JPH0621983B2 - 乗算器 - Google Patents
乗算器Info
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- JPH0621983B2 JPH0621983B2 JP58190717A JP19071783A JPH0621983B2 JP H0621983 B2 JPH0621983 B2 JP H0621983B2 JP 58190717 A JP58190717 A JP 58190717A JP 19071783 A JP19071783 A JP 19071783A JP H0621983 B2 JPH0621983 B2 JP H0621983B2
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- multiplier
- data
- multiplicand
- partial product
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は乗算方式に関し、特にＮ倍精度の乗算回路に簡
単な回路を追加するのみで、２Ｎ倍精度の乗算を直接行
い得るようにした乗算方式に関する。
単な回路を追加するのみで、２Ｎ倍精度の乗算を直接行
い得るようにした乗算方式に関する。
従来の高速乗算器の一構成例を第１図に示す。同図にお
いて、乗数レジスタ２にセットされた乗数が４分割さ
れ、順次下位から乗数選択回路３により選択され、被乗
数レジスタ１にセットされた被乗数の倍数を倍数発生回
路４により発生する。発生された倍数はキャリ・セイブ
・アダー・トウリー５に入力される。キャリ・セイブ・
アダー・トウリー５は図示するように複数個のキャリ・
セイブ・アダー（キャリ保留加算器）６〜１３をトウリ
ー状に配置して構成のものであり、複数個の加算の対象
となる数を最終的に２個に絞る。キャリ・セイブ・アダ
ー自体の動作は第２図の加算例に示すように３個の入力
から、キャリを伝播せずに和とは別にハーフ・キャリの
形で保持する。このとき、和も通常の意味の和とは異な
るのでハーフ・サムと呼ぶことが多い。加算においては
キャリの伝播に一番時間がかゝるので、高速乗算器では
第１図に示すようにキャリ・セイブ・アダー・トウリー
５により加算すべき数を２個まで絞った後、キャリ・プ
ロパゲイト・アダー（キャリ伝播加算器）１４によりキ
ャリ伝播加算を行い、一つにまとめる。下位乗数による
ハープ・キャリ、ハーフ・サムの形をした部分積は上位
の部分積に加えるため乗数ビット分だけ右シフトされ、
再度キャリ・セイブ・アダー・トウリー５に入力され
る。このとき、右シフトにより、キャリ・セイブ・アダ
ー・トウリー５よりこぼれる部分がスピル・アダー（こ
ぼれ加算器）１５により和をとられ、乗算結果レジスタ
１６の下位の所定の位置にセットされる。
いて、乗数レジスタ２にセットされた乗数が４分割さ
れ、順次下位から乗数選択回路３により選択され、被乗
数レジスタ１にセットされた被乗数の倍数を倍数発生回
路４により発生する。発生された倍数はキャリ・セイブ
・アダー・トウリー５に入力される。キャリ・セイブ・
アダー・トウリー５は図示するように複数個のキャリ・
セイブ・アダー（キャリ保留加算器）６〜１３をトウリ
ー状に配置して構成のものであり、複数個の加算の対象
となる数を最終的に２個に絞る。キャリ・セイブ・アダ
ー自体の動作は第２図の加算例に示すように３個の入力
から、キャリを伝播せずに和とは別にハーフ・キャリの
形で保持する。このとき、和も通常の意味の和とは異な
るのでハーフ・サムと呼ぶことが多い。加算においては
キャリの伝播に一番時間がかゝるので、高速乗算器では
第１図に示すようにキャリ・セイブ・アダー・トウリー
５により加算すべき数を２個まで絞った後、キャリ・プ
ロパゲイト・アダー（キャリ伝播加算器）１４によりキ
ャリ伝播加算を行い、一つにまとめる。下位乗数による
ハープ・キャリ、ハーフ・サムの形をした部分積は上位
の部分積に加えるため乗数ビット分だけ右シフトされ、
再度キャリ・セイブ・アダー・トウリー５に入力され
る。このとき、右シフトにより、キャリ・セイブ・アダ
ー・トウリー５よりこぼれる部分がスピル・アダー（こ
ぼれ加算器）１５により和をとられ、乗算結果レジスタ
１６の下位の所定の位置にセットされる。
第４図は従来の４倍精度乗算回路の構成例を示す図で、
４倍精度の乗算は、被乗数レジスタ２１および乗数レジ
スタ２２にセットされた被乗数および乗数を、第３図に
示すように被乗数の上位α（２倍精度），下位β（２倍
精度）、乗数の上位γ（２倍精度），下位δ（２倍精
度）に分け、β×δ，α×δ，β×γ，α×γの順に乗
算器２３により乗算を行い、その結果を乗算結果レジス
タ２４にセットする。この乗算結果を４倍精度演算のた
め附加的な回路を持った２倍精度の加算器２５により以
下の順序で加算し最終結果を出す。
４倍精度の乗算は、被乗数レジスタ２１および乗数レジ
スタ２２にセットされた被乗数および乗数を、第３図に
示すように被乗数の上位α（２倍精度），下位β（２倍
精度）、乗数の上位γ（２倍精度），下位δ（２倍精
度）に分け、β×δ，α×δ，β×γ，α×γの順に乗
算器２３により乗算を行い、その結果を乗算結果レジス
タ２４にセットする。この乗算結果を４倍精度演算のた
め附加的な回路を持った２倍精度の加算器２５により以
下の順序で加算し最終結果を出す。
(1) β×δＨ＋α×δＬ…上位へのキャリ保持。
(2) (前記(1)の加算結果)＋β×γＬ…上位へのキャリ
保持。
保持。
(3) α×δＨ＋β×γＨ＋(前記(1)の加算からのキャ
リ)＋(前記(2)の加算からのキャリ)…上位へのキャリ保
持。
リ)＋(前記(2)の加算からのキャリ)…上位へのキャリ保
持。
(4) (前記(3)の加算結果)＋α×δＬ…上位へのキャリ
保持。
保持。
(5) α×γＨ＋(前記(3)の加算からのキャリ)＋(前記
(4)の加算からのキャリ)。
(4)の加算からのキャリ)。
なお、こゝでは最終的な積の正規化については省略して
いるが、さらに正規化が必要な場合がある。また、α×
βＨ，α×δＬなどの末尾のＨ，Ｌは乗算器２３での４
倍精度の乗算結果の上位、下位をそれぞれ示している。
第３図には、上記４個の積の桁合せを図式的に示す。
いるが、さらに正規化が必要な場合がある。また、α×
βＨ，α×δＬなどの末尾のＨ，Ｌは乗算器２３での４
倍精度の乗算結果の上位、下位をそれぞれ示している。
第３図には、上記４個の積の桁合せを図式的に示す。
以上、従来は上記のような手順で４倍精度の乗算を行っ
ていたので、実行時間が２倍精度の乗算の実行時間の４
倍よりも相当長くなるという欠点があった。
ていたので、実行時間が２倍精度の乗算の実行時間の４
倍よりも相当長くなるという欠点があった。
本発明は上述の点にかんがみてなされたもので、Ｎ倍精
度の乗算回路を基本構成とし、簡単な手段を追加するこ
とにより２Ｎ倍精度の乗算を直接実行し、２Ｎ倍精度の
乗算の実行時間をＮ倍精度の乗算の実行時間の４倍より
も短かくする乗算方式を提供することを目的とする。
度の乗算回路を基本構成とし、簡単な手段を追加するこ
とにより２Ｎ倍精度の乗算を直接実行し、２Ｎ倍精度の
乗算の実行時間をＮ倍精度の乗算の実行時間の４倍より
も短かくする乗算方式を提供することを目的とする。
本発明の要点は、ｎビットデータとｍ（ｎはｍの整数
倍、但しｍ≠ｎ。）ビットデータが入力される倍数発生
回路を有するＮ倍精度データの乗算回路を用いる２Ｎ倍
精度データの乗算器において、２Ｎ倍精度の被乗数に下
位ビットとしてゼロを付加して２ｎビットに構成したデ
ータを２分割して上位データと下位データとして一方を
選択する被乗数選択手段と、２Ｎ倍精度の乗数に下位ビ
ットとしてゼロを付加して２ｎビットに構成したデータ
をｍビット毎に分割して任意の桁の乗数分割部分を選択
する乗数選択手段とを有し、前記被乗数選択手段と前記
乗数選択手段は、前記被乗数選択手段が選択するデータ
と、前記乗数選択手段が選択する前記乗数分割部分との
部分積の桁位置が下位から上位となる順序で、前記それ
ぞれの選択を行ない、前記倍数発生回路は、前記被乗数
選択手段で選択されたデータと前記乗数選択手段で選択
された乗数分割部分とを乗じて倍数を得、更に、前記得
られた倍数と下位の部分積とを加算して上位の部分積を
出力するキャリー・セイブ・アダー・トウリーと、前記
上位の部分積、又は前記ｍビットだけ右シフトした前記
上位の部分積を、前記下位の部分積とみなして前記キャ
リー・セイブ・アダー・トリーにフィードバックする桁
合わせ手段と、前記選択された乗数分割部分の桁位置と
前記被乗数選択手段で選択されたデータの上位／下位位
置との対応関係により前記桁合わせ手段のシフト実行の
有無を制御する制御手段と、前記上位の部分積が入力さ
れるキャリ・プロパゲイト・アダーとスピルアダーとを
有する点にある。
倍、但しｍ≠ｎ。）ビットデータが入力される倍数発生
回路を有するＮ倍精度データの乗算回路を用いる２Ｎ倍
精度データの乗算器において、２Ｎ倍精度の被乗数に下
位ビットとしてゼロを付加して２ｎビットに構成したデ
ータを２分割して上位データと下位データとして一方を
選択する被乗数選択手段と、２Ｎ倍精度の乗数に下位ビ
ットとしてゼロを付加して２ｎビットに構成したデータ
をｍビット毎に分割して任意の桁の乗数分割部分を選択
する乗数選択手段とを有し、前記被乗数選択手段と前記
乗数選択手段は、前記被乗数選択手段が選択するデータ
と、前記乗数選択手段が選択する前記乗数分割部分との
部分積の桁位置が下位から上位となる順序で、前記それ
ぞれの選択を行ない、前記倍数発生回路は、前記被乗数
選択手段で選択されたデータと前記乗数選択手段で選択
された乗数分割部分とを乗じて倍数を得、更に、前記得
られた倍数と下位の部分積とを加算して上位の部分積を
出力するキャリー・セイブ・アダー・トウリーと、前記
上位の部分積、又は前記ｍビットだけ右シフトした前記
上位の部分積を、前記下位の部分積とみなして前記キャ
リー・セイブ・アダー・トリーにフィードバックする桁
合わせ手段と、前記選択された乗数分割部分の桁位置と
前記被乗数選択手段で選択されたデータの上位／下位位
置との対応関係により前記桁合わせ手段のシフト実行の
有無を制御する制御手段と、前記上位の部分積が入力さ
れるキャリ・プロパゲイト・アダーとスピルアダーとを
有する点にある。
以下、本発明の一実施例を図面に基づいて説明する。
第５図は本発明の一実施例をなす乗算回路の構成を示す
図であり、被乗数レジスタ３１，３２、乗数レジスタ３
３，３４に、被乗数，乗数の上位５６ビット、下位５６
ビットがそれぞれセットされる。同図の乗算回路では１
度の乗算に使用される乗数は１６ビットであり、被乗数
選択回路３５により、被乗数として１６ビットの４倍の
６４ビットが倍数発生回路３７へ送出される。すなわ
ち、データＡ１として上位データ５６ビットに下位デー
タの上位８ビットが併合され、また、データＡ２として
下位データの残りの４８ビットに１６個のゼロが併合さ
れて選択される。一方、乗数選択回路６では乗数の上位
データ３３，下位データ３４に１６個のゼロを附加して
１２８ビットとしたとき、１６ビットずつ、Ｂ１，Ｂ
２，……Ｂ８の８個のデータの中から１個を倍数発生回
路３７へ送出する。倍数発生回路３７は、８個の倍数発
生器よりなり、各倍数発生器では、第８図に示すよう
に、乗数に関して、補正１ビット＋データ２ビットの３
ビットを１組として各ビットパターンに対応して倍数を
発生させており、ある倍数発生器での乗数のデータ２ビ
ットのうち下位ビットは隣合う下位の倍数発生器での乗
数の補正ビットと重複して使用している。このため乗数
データＢｉの１６ビットを倍数発生回路３７に送出する
とき同時にデータＢｉ−１の最下位ビット倍数発生回路
３７に送出している。データＢ８がゼロであるにもかか
わらず倍数発生回路３７に送出する理由は、同時に送出
される乗数の最下位データであるＢ７の最下位ビットに
よる補正を行うためである。また、データＢ１に対する
補正ビットは０とする。第８図を簡単に説明すると、被
乗数の倍数を加算を伴うことなく被乗数のシフトおよび
反転だけで発生させるため、例えばある倍数発生器での
乗数が「０１１」の場合、３倍数ではなく４倍数を発生
させ、隣合う下位の倍数発生器で乗数が「１００」の場
合、負の４倍数（元の倍数発生器では負の１倍数に相当
する）を発生することにより実質的に３倍数とするもの
である。第８図において、２の補数化は、被乗数の反転
だけでは１の補数にしかならないので２の補数に補正す
る必要があることを示している。また、同図で乗数が
「１１１」の場合は、被乗数としてすべて１とし、２の
補正化によってゼロとする。
図であり、被乗数レジスタ３１，３２、乗数レジスタ３
３，３４に、被乗数，乗数の上位５６ビット、下位５６
ビットがそれぞれセットされる。同図の乗算回路では１
度の乗算に使用される乗数は１６ビットであり、被乗数
選択回路３５により、被乗数として１６ビットの４倍の
６４ビットが倍数発生回路３７へ送出される。すなわ
ち、データＡ１として上位データ５６ビットに下位デー
タの上位８ビットが併合され、また、データＡ２として
下位データの残りの４８ビットに１６個のゼロが併合さ
れて選択される。一方、乗数選択回路６では乗数の上位
データ３３，下位データ３４に１６個のゼロを附加して
１２８ビットとしたとき、１６ビットずつ、Ｂ１，Ｂ
２，……Ｂ８の８個のデータの中から１個を倍数発生回
路３７へ送出する。倍数発生回路３７は、８個の倍数発
生器よりなり、各倍数発生器では、第８図に示すよう
に、乗数に関して、補正１ビット＋データ２ビットの３
ビットを１組として各ビットパターンに対応して倍数を
発生させており、ある倍数発生器での乗数のデータ２ビ
ットのうち下位ビットは隣合う下位の倍数発生器での乗
数の補正ビットと重複して使用している。このため乗数
データＢｉの１６ビットを倍数発生回路３７に送出する
とき同時にデータＢｉ−１の最下位ビット倍数発生回路
３７に送出している。データＢ８がゼロであるにもかか
わらず倍数発生回路３７に送出する理由は、同時に送出
される乗数の最下位データであるＢ７の最下位ビットに
よる補正を行うためである。また、データＢ１に対する
補正ビットは０とする。第８図を簡単に説明すると、被
乗数の倍数を加算を伴うことなく被乗数のシフトおよび
反転だけで発生させるため、例えばある倍数発生器での
乗数が「０１１」の場合、３倍数ではなく４倍数を発生
させ、隣合う下位の倍数発生器で乗数が「１００」の場
合、負の４倍数（元の倍数発生器では負の１倍数に相当
する）を発生することにより実質的に３倍数とするもの
である。第８図において、２の補数化は、被乗数の反転
だけでは１の補数にしかならないので２の補数に補正す
る必要があることを示している。また、同図で乗数が
「１１１」の場合は、被乗数としてすべて１とし、２の
補正化によってゼロとする。
先ず、第５図の乗算回路が２倍精度乗算器として使用さ
れる場合の動作概要を第６図の乗算順序を参照しながら
説明する。
れる場合の動作概要を第６図の乗算順序を参照しながら
説明する。
(1) 倍数発生回路３７の８本の各々の出力線には、被乗
数５６ビット×乗数３ビットの倍数がそれぞれ出力さ
れ、キャリ・セイブ・アダー・トウリー３８に入力さ
れ、データＡ１とデータＢ４の部分積（Ａ１×Ｂ４）５
１がハーフ・キャリ、ハーフ・サムの形で求められる。
数５６ビット×乗数３ビットの倍数がそれぞれ出力さ
れ、キャリ・セイブ・アダー・トウリー３８に入力さ
れ、データＡ１とデータＢ４の部分積（Ａ１×Ｂ４）５
１がハーフ・キャリ、ハーフ・サムの形で求められる。
(2) 上記(1)と同様に倍数発生回路３７とキャリ・セイ
ブ・アダー・トウリー３８によりデータＡ１とデータＢ
３との部分積（Ａ１×Ｂ３）５２が求められる。上記
(1)と異なるのは、(1)での部分積Ａ１×Ｂ４が部分積桁
合せ用選択回路３９によって右に１６ビットシフトされ
キャリ・セイブ・アダー・トウリー３８に入力されてＡ
１×Ｂ３との和がとられ、右にシフトすることにより、
こぼれたＡ１×Ｂ４の下位１６ビットの部分は、スピル
・アダー４１によって和がとられる。
ブ・アダー・トウリー３８によりデータＡ１とデータＢ
３との部分積（Ａ１×Ｂ３）５２が求められる。上記
(1)と異なるのは、(1)での部分積Ａ１×Ｂ４が部分積桁
合せ用選択回路３９によって右に１６ビットシフトされ
キャリ・セイブ・アダー・トウリー３８に入力されてＡ
１×Ｂ３との和がとられ、右にシフトすることにより、
こぼれたＡ１×Ｂ４の下位１６ビットの部分は、スピル
・アダー４１によって和がとられる。
(3) 上記(2)と同様Ａ１×Ｂ２の部分積５３が求められ
る。
る。
(4) 上記(2)と同様Ａ１×Ｂ１の部分積５４が求められ
る。
る。
(5) ハーフ・キャリ，ハーフ・サムの形で求められてい
る部分積５１〜５４をキャリ・プロパゲイト・アダー４
０により１つにまとめ、乗算結果が得られる。
る部分積５１〜５４をキャリ・プロパゲイト・アダー４
０により１つにまとめ、乗算結果が得られる。
次に第５図の乗算回路が４倍精度乗算器として使用され
る場合の動作を説明する。１６ビット乗算は、第７図に
示す順序で実行される。このとき、２倍精度乗算と異な
る点は次の４通りの場合である。すなわち、 (ｉ) 部分積６１ないし部分積６５と部分積６６の和、 (ii) 部分積６１ないし部分積６７と部分積６８の和、 (iii) 部分積６１ないし部分積６９と部分積７０の
和、 (iv) 部分積６１ないし部分積７１と部分積７２の和、 の場合、２倍精度乗算と異なる。この場合、部分積を右
に１６ビットシフトすることなくそのまゝ、キャリ・セ
イブ・アダー・トウリー３８に入力する。また、このと
きは、スピル・アダー４１も使用しない。
る場合の動作を説明する。１６ビット乗算は、第７図に
示す順序で実行される。このとき、２倍精度乗算と異な
る点は次の４通りの場合である。すなわち、 (ｉ) 部分積６１ないし部分積６５と部分積６６の和、 (ii) 部分積６１ないし部分積６７と部分積６８の和、 (iii) 部分積６１ないし部分積６９と部分積７０の
和、 (iv) 部分積６１ないし部分積７１と部分積７２の和、 の場合、２倍精度乗算と異なる。この場合、部分積を右
に１６ビットシフトすることなくそのまゝ、キャリ・セ
イブ・アダー・トウリー３８に入力する。また、このと
きは、スピル・アダー４１も使用しない。
こゝで、部分積を右に１６ビットするか、そのまゝとす
るかを選択するのが部分積桁合せ用選択回路３９であ
る。
るかを選択するのが部分積桁合せ用選択回路３９であ
る。
４倍精度乗算では１６ビット乗算を１６回実行するが、
下位の部分については上位へのキャリだけを拾い、結果
として結果レジスタ群４２〜４６の１１６ビットだけ求
める。結果レジスタ４６の４ビットは、４ビットを１デ
ィジットとしたとき、結果の最上位がゼロの場合、カー
ド・ディシットとして使用する。結果レジスタ群４２〜
４６のセットするデータを第７図に示す演算手段に従っ
て説明すると以下の通りとなる。
下位の部分については上位へのキャリだけを拾い、結果
として結果レジスタ群４２〜４６の１１６ビットだけ求
める。結果レジスタ４６の４ビットは、４ビットを１デ
ィジットとしたとき、結果の最上位がゼロの場合、カー
ド・ディシットとして使用する。結果レジスタ群４２〜
４６のセットするデータを第７図に示す演算手段に従っ
て説明すると以下の通りとなる。
結果レジスタ４６には、部分積６１ないし部分積７３を
右に１６ビットシフトするとき、ビット中の上位４ビッ
トをセットする。
右に１６ビットシフトするとき、ビット中の上位４ビッ
トをセットする。
結果レジスタ４５には、部分積６１ないし部分積７４を
右に１６ビットシフトするとき、スピル・アダー４１に
よって求まる和１６ビットをセットする。
右に１６ビットシフトするとき、スピル・アダー４１に
よって求まる和１６ビットをセットする。
結果レジスタ４４には、部分積６１ないし部分積７５を
右に１６ビットシフトするとき、スピル・アダー４１に
よって求まる和１６ビットをセットする。
右に１６ビットシフトするとき、スピル・アダー４１に
よって求まる和１６ビットをセットする。
結果レジスタ４３には、部分積６１ないし部分積７６の
うち上位から６５ないし８０ビットに相当し、スピル・
アダー４１によって求まる和１６ビットがセットされ
る。
うち上位から６５ないし８０ビットに相当し、スピル・
アダー４１によって求まる和１６ビットがセットされ
る。
結果レジスタ４２には、部分積６１ないし部分積７６の
うち上位から１ないし６４ビットに相当し、キャリ・プ
ロパゲイト・アダー４０によって求まる和６４ビットが
セットされる。
うち上位から１ないし６４ビットに相当し、キャリ・プ
ロパゲイト・アダー４０によって求まる和６４ビットが
セットされる。
以上、上記実施例によれば、乗算回路の主要部分である
倍数発生回路３７、キャリ・セイブ・アダー・トウリー
３８の規模を２倍にすることなく、２Ｎ倍精度乗算回路
をＮ倍精度乗算回路を基本的に構成できるので、以下の
(1)〜(3)に示すような効果が得られる。
倍数発生回路３７、キャリ・セイブ・アダー・トウリー
３８の規模を２倍にすることなく、２Ｎ倍精度乗算回路
をＮ倍精度乗算回路を基本的に構成できるので、以下の
(1)〜(3)に示すような効果が得られる。
(1) 従来のように２Ｎ倍精度乗算をＮ倍精度の４回の乗
算に分割しなくて済み、実行時間の短縮が図れる。
算に分割しなくて済み、実行時間の短縮が図れる。
(2) 従来は、２Ｎ倍精度乗算をＮ倍精度の４回の乗算に
分割し、この４回の乗算の積をＮ倍精度加算器で１つに
まとめる場合、２Ｎ倍精度を特別に意識した回路をＮ倍
精度加算器に持たせていたが、その必要がなくなり、Ｎ
倍精度加算器の構成が簡略化できる。
分割し、この４回の乗算の積をＮ倍精度加算器で１つに
まとめる場合、２Ｎ倍精度を特別に意識した回路をＮ倍
精度加算器に持たせていたが、その必要がなくなり、Ｎ
倍精度加算器の構成が簡略化できる。
(3) 従来のように、２Ｎ倍精度をＮ倍精度の４回の乗算
に分割し、この４回の乗算の積をＮ倍精度加算器に送る
場合、最上位ディジットがゼロであっても正規化するこ
となく送るという特別な結果の選択をしなくて済み、乗
算の結果の選択回路が簡略化できる。
に分割し、この４回の乗算の積をＮ倍精度加算器に送る
場合、最上位ディジットがゼロであっても正規化するこ
となく送るという特別な結果の選択をしなくて済み、乗
算の結果の選択回路が簡略化できる。
以上説明したように本発明に係る乗算器は、被乗数から
選択されるデータと乗数から選択される乗数分割部分
は、これらの部分積の桁位置が下位の方からとなるよう
に順次選択される。そのため、被乗数から選択されたデ
ータと乗数から選択された乗数分割部分との部分積と、
右シフト又はシフトされないところの前回に演算された
キャリー・セイブ・アダー・トウリーの出力との和を、
即ち、被乗数から選択されたデータと乗数から選択され
た乗数分割部分との部分積の累積を、キャリー・セイブ
・アダー・トウリーにより順次求めることができる。従
って、被乗数の上位データおよび下位データと、乗数の
全ての乗数分割部分に対するキャリー・セイブ・アダー
・トウリーでの演算が終了した時点でのキャリ・プロパ
ゲイト・アダーとスピルアダーの出力が、そのまま２Ｎ
倍精度の被乗数と乗数の乗算結果となる。つまり、Ｎ倍
精度の乗算結果を得ることなく直接２Ｎ倍精度の乗算結
果を得ることができる。この結果、本願発明では、２Ｎ
倍精度の乗算をＮ倍精度の４度の乗算に分けて行なう方
法と比べて、分割されて演算された結果を加算するため
の加算器を必要としないため、構成を簡略化でき、ま
た、加算を必要としない分、実行時間を短縮できるとい
う顕著な効果を得ることができる。
選択されるデータと乗数から選択される乗数分割部分
は、これらの部分積の桁位置が下位の方からとなるよう
に順次選択される。そのため、被乗数から選択されたデ
ータと乗数から選択された乗数分割部分との部分積と、
右シフト又はシフトされないところの前回に演算された
キャリー・セイブ・アダー・トウリーの出力との和を、
即ち、被乗数から選択されたデータと乗数から選択され
た乗数分割部分との部分積の累積を、キャリー・セイブ
・アダー・トウリーにより順次求めることができる。従
って、被乗数の上位データおよび下位データと、乗数の
全ての乗数分割部分に対するキャリー・セイブ・アダー
・トウリーでの演算が終了した時点でのキャリ・プロパ
ゲイト・アダーとスピルアダーの出力が、そのまま２Ｎ
倍精度の被乗数と乗数の乗算結果となる。つまり、Ｎ倍
精度の乗算結果を得ることなく直接２Ｎ倍精度の乗算結
果を得ることができる。この結果、本願発明では、２Ｎ
倍精度の乗算をＮ倍精度の４度の乗算に分けて行なう方
法と比べて、分割されて演算された結果を加算するため
の加算器を必要としないため、構成を簡略化でき、ま
た、加算を必要としない分、実行時間を短縮できるとい
う顕著な効果を得ることができる。
第１図は従来の高速乗算器の構成例を示す図、第２図は
キャリ・セイブ加算例を示す図、第３図は乗算の順序と
桁合せを示す図、第４図は従来の４倍精度乗算回路の構
成例を示す図、第５図は本発明に係るＮ倍精度乗算回路
を基本とした２Ｎ倍精度乗算回路の構成を示す図、第６
図、第７図は第５図の乗算回路を用いて、Ｎ倍精度の乗
算、２Ｎ倍精度乗算の乗算の順序と桁合せをそれぞれ示
す図、第８図は倍数発生器で発生する倍数を示す図であ
る。 １……被乗数レジスタ、２……乗数レジスタ、３……乗
数選択回路、４……倍数発生回路、５……キャリ・セイ
ブ・アダー・トウリー、６〜１３……キャリ・セイブ・
アダー、１４……キャリ・プロパゲイト・アダー、１５
……スピル・アダー、１６……乗算結果レジスタ、２１
……被乗数レジスタ、２２……乗数レジスタ、２３……
乗算器、２４……乗算結果レジスタ、２５……加算器、
２６……加算結果レジスタ、３１，３２……被乗数レジ
スタ、３３，３４……乗数レジスタ、３５……被乗数選
択回路、３６……乗数選択回路、３７……倍数発生回
路、３８……キャリ・セイブ・アダー・トウリー、４０
……キャリ・プロパゲイト・アダー、４１……スピル・
アダー、４２〜４６……結果レジスタ群。
キャリ・セイブ加算例を示す図、第３図は乗算の順序と
桁合せを示す図、第４図は従来の４倍精度乗算回路の構
成例を示す図、第５図は本発明に係るＮ倍精度乗算回路
を基本とした２Ｎ倍精度乗算回路の構成を示す図、第６
図、第７図は第５図の乗算回路を用いて、Ｎ倍精度の乗
算、２Ｎ倍精度乗算の乗算の順序と桁合せをそれぞれ示
す図、第８図は倍数発生器で発生する倍数を示す図であ
る。 １……被乗数レジスタ、２……乗数レジスタ、３……乗
数選択回路、４……倍数発生回路、５……キャリ・セイ
ブ・アダー・トウリー、６〜１３……キャリ・セイブ・
アダー、１４……キャリ・プロパゲイト・アダー、１５
……スピル・アダー、１６……乗算結果レジスタ、２１
……被乗数レジスタ、２２……乗数レジスタ、２３……
乗算器、２４……乗算結果レジスタ、２５……加算器、
２６……加算結果レジスタ、３１，３２……被乗数レジ
スタ、３３，３４……乗数レジスタ、３５……被乗数選
択回路、３６……乗数選択回路、３７……倍数発生回
路、３８……キャリ・セイブ・アダー・トウリー、４０
……キャリ・プロパゲイト・アダー、４１……スピル・
アダー、４２〜４６……結果レジスタ群。
フロントページの続き (56)参考文献 特開 昭57−59245（ＪＰ，Ａ) 特開 昭50−115740（ＪＰ，Ａ) 特開 昭58−137045（ＪＰ，Ａ) 特開 昭53−135534（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｎビットデータとｍ（ｎはｍの整数倍、但
しｍ≠ｎ。）ビットデータが入力される倍数発生回路を
有するＮ倍精度データの乗算回路を用いる２Ｎ倍精度デ
ータの乗算器において、 ２Ｎ倍精度の被乗数に下位ビットとしてゼロを付加して
２ｎビットに構成したデータを２分割して上位データと
下位データとして一方を選択する被乗数選択手段と、 ２Ｎ倍精度の乗数に下位ビットとしてゼロを付加して２
ｎビットに構成したデータをｍビット毎に分割して任意
の桁の乗数分割部分を選択する乗数選択手段とを有し、 前記被乗数選択手段と前記乗数選択手段は、前記被乗数
選択手段が選択するデータと、前記乗数選択手段が選択
する前記乗数分割部分との部分積の桁位置が下位から上
位となる順序で前記それぞれの選択を行ない、 前記倍数発生回路は、前記被乗数選択手段で選択された
データと前記乗数選択手段で選択された乗数分割部分と
を乗じて倍数を得、 更に、前記得られた倍数と下位の部分積とを加算して上
位の部分積を出力するキャリー・セイブ・アダー・トウ
リーと、 前記上位の部分積、又は前記ｍビットだけ右へシフトし
た前記上位の部分積を、前記下位の部分積とみなして前
記キャリー・セイブ・アダー・トリーにフィードバック
する桁合わせ手段と、 前記選択された乗数分割部分の桁位置と前記被乗数選択
手段で選択されたデータの上位／下位位置との対応関係
により前記桁合わせ手段のシフト実行の有無を制御する
制御手段と、 前記上位の部分積が入力されるキャリ・プロパゲイト・
アダーとスピルアダーとを有することを特徴とする乗算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190717A JPH0621983B2 (ja) | 1983-10-14 | 1983-10-14 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190717A JPH0621983B2 (ja) | 1983-10-14 | 1983-10-14 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083140A JPS6083140A (ja) | 1985-05-11 |
| JPH0621983B2 true JPH0621983B2 (ja) | 1994-03-23 |
Family
ID=16262648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190717A Expired - Lifetime JPH0621983B2 (ja) | 1983-10-14 | 1983-10-14 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621983B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061438B2 (ja) * | 1984-04-26 | 1994-01-05 | 日本電気株式会社 | 倍精度乗算器 |
| JPH03185516A (ja) * | 1989-12-14 | 1991-08-13 | Fujitsu Ltd | １０進数を２進数に変換する方法 |
| JPH03256117A (ja) * | 1990-03-07 | 1991-11-14 | Fujitsu Ltd | 乗算器 |
| US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440185B2 (ja) * | 1974-02-21 | 1979-12-01 | ||
| JPS5759245A (en) * | 1980-09-26 | 1982-04-09 | Fujitsu Ltd | Double-length multiplier |
| JPS58137045A (ja) * | 1982-02-05 | 1983-08-15 | Matsushita Electric Ind Co Ltd | 並列乗算器 |
-
1983
- 1983-10-14 JP JP58190717A patent/JPH0621983B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083140A (ja) | 1985-05-11 |
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