JPH0621994B2 - Redundant control system - Google Patents
Redundant control systemInfo
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- JPH0621994B2 JPH0621994B2 JP63109955A JP10995588A JPH0621994B2 JP H0621994 B2 JPH0621994 B2 JP H0621994B2 JP 63109955 A JP63109955 A JP 63109955A JP 10995588 A JP10995588 A JP 10995588A JP H0621994 B2 JPH0621994 B2 JP H0621994B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は入出力装置を共用する２つのプロセッサユニッ
トと、これらの２つのプロセッサユニットの動作を監視
し制御する二重化制御ユニットとを有する二重化制御シ
ステムに関し、更に詳しくは、２つのプロセッサユニッ
ト内のメモリの内容を等値価する手段として、ファース
トイン・ファーストアウト・メモリ（ＦＩＦＯ）を用い
た二重化制御システムに関する。The present invention relates to a duplex control having two processor units that share an input / output device and a duplex control unit that monitors and controls the operation of these two processor units. More specifically, the present invention relates to a dual control system that uses a first-in first-out memory (FIFO) as a means for equalizing the contents of memories in two processor units.
（従来の技術） 従来より、制御装置の信頼性を高める一つの手法とし
て、２つのプロセッサユニットを設けると共に、これら
の動作を監視し、どちら側を実作業に従事させ、どちら
側を待機状態とするか制御する二重化制御ユニットとを
設けた二重化システムがある。(Prior Art) Conventionally, as one technique for improving the reliability of a control device, two processor units are provided, and their operations are monitored, and which side is engaged in actual work and which side is in a standby state. There is a duplication system provided with a duplication control unit for controlling or controlling.
この様なシステムにおいては、実作業の連続性を保つた
めに、２つのプロセッサユニット内のメモリの内容を一
致させる必要があり、そのための等値化手段として、従
来よりＦＩＦＯを用いたものがある。In such a system, in order to maintain the continuity of the actual work, it is necessary to match the contents of the memories in the two processor units, and as a value equalizing means therefor, there has been one using a FIFO conventionally. .
この場合、ＦＩＦＯには、実作業側のプロセッサユニッ
ト内のメモリからのデータが、実作業側のプロセッサユ
ニットからのライト動作によって書き込まれ、待機側の
プロセッサユニットからのリード動作によって、その内
容が読み出され、待機側のプロセッサユニット内のメモ
リに書き込まれるようになっている。In this case, the data from the memory in the processor unit on the actual work side is written to the FIFO by the write operation from the processor unit on the actual work side, and the content is read by the read operation from the processor unit on the standby side. And is written to the memory in the processor unit on the standby side.
ところで、このようにメモリ内容の等値化手段として、
ＦＩＦＯを用いた場合、実作業側のプロセッサユニット
からのＦＩＦＯへのデータ書き込みに比べ、待機側のプ
ロセッサユニットのＦＩＦＯからのデータ読みだしが遅
いと、ＦＩＦＯはいずれフルになって、データがそれ以
上書き込み出来なくなり、正確なデータ転送を行うこと
が困難となる。By the way, as a means for equalizing memory contents,
When the FIFO is used, if the data read from the FIFO of the processor unit on the standby side is slower than the data writing to the FIFO from the processor unit on the actual work side, the FIFO will eventually become full, and the data Writing becomes impossible and it becomes difficult to perform accurate data transfer.
従来システムにおいては、この様な不具合を避けるため
にＦＩＦＯの格納容量の半分に等値化データが格納され
たら、ＨＡＬＦ ＦＵＬＬ（ハーフフル）信号を出力
し、これによって待機側のプロセッサユニットに割り込
みをかけ、待機側プロセッサユットによるＦＩＦＯデー
タの読みだしの優先度を上げるようにしている。In the conventional system, in order to avoid such a problem, when the equalized data is stored in half of the storage capacity of the FIFO, the HALF FULL (half full) signal is output and the processor unit on the standby side is interrupted. The priority of reading FIFO data by the standby processor unit is increased.
（発明が解決しようとする課題） しかしながら、この様な従来システムにおいて、待機側
プロセッサユニットによるＦＩＦＯデータの読みだしの
優先度が上がり、ＦＩＦＯ格納データ量が半分より減っ
た後に、実作業側プロセッサユニットによるＦＩＦＯへ
のデータ書き込み動作が更に早くなり、格納データ量が
再び半分を越えるような場合には、再び待機側プロセッ
サユニットへ割り込みがかかることとなる。この為に最
悪の時には、待機側プロセッサユニットに割り込みばか
りが入り、ＦＩＦＯのデータ読みだしの動作が進まなく
なるという問題点が生ずる。(Problems to be Solved by the Invention) However, in such a conventional system, the priority of reading the FIFO data by the standby side processor unit is increased, and after the amount of data stored in the FIFO is reduced to less than half, the actual work side processor unit When the data write operation to the FIFO by the above becomes faster and the amount of stored data exceeds half again, the standby processor unit is interrupted again. For this reason, in the worst case, a problem occurs in that only interrupts are input to the processor unit on the standby side, and the data reading operation of the FIFO does not proceed.
本発明はこの様な点に鑑みてなされたもので、その目的
は、ＦＩＦＯによるデータ転送を正確に行えると共に、
待機側プロセッサユニットに必要以上に割り込みが入ら
ないようにし、処理効率の高い二重化制御システムを実
現することにある。The present invention has been made in view of such a point, and an object thereof is to accurately perform data transfer by a FIFO and
It is to realize a redundant control system with high processing efficiency by preventing interrupts from entering the standby processor unit more than necessary.
（課題を解決するための手段） 第１図は本発明の基本的な構成を示すブロック図であ
る。図において、ＰＣ１、ＰＣ２は２つのプロセッサユ
ニット、ＤＸＣはこの２つのプロセッサユニットＰＣ
１、ＰＣ２の動作を監視し、どちら側を実作業につかせ
どちら側を待機側につかせるかを制御すると共に、２つ
のプロセッサユニット内のメモリの内容を等値化するフ
ァーストイン・ファーストアウト・メモリ（ＦＩＦＯ）
１を含む二重化制御ユニットである。(Means for Solving the Problems) FIG. 1 is a block diagram showing the basic configuration of the present invention. In the figure, PC1 and PC2 are two processor units, and DXC is these two processor units PC.
First, a first-in-first-out memory that monitors the operation of the PC2 and controls which side is used for actual work and which side is used for the standby side, and equalizes the contents of the memory in the two processor units. (FIFO)
2 is a redundant control unit including 1.
二重化制御ユニットにおいて、２はＦＩＦＯ１から出力
される、格納データ量が空を示す信号ＥＭＰＹと、格納
データ量が半分を示す信号ＦＵＬＬ等を入力し、待機側
プロセッサユニットへの割り込みを制御する割り込み制
御手段である。In the duplication control unit, 2 is an interrupt control for controlling an interrupt to the standby side processor unit by inputting a signal EMPY output from the FIFO 1 indicating that the stored data amount is empty and a signal FULL indicating that the stored data amount is half. It is a means.
（作用） 割り込み制御手段２は２つのプロセッサユニットＰＣ
１、ＰＣ２から出力されるアクセス信号ＡＣＣ、ＦＩＦ
Ｏ１から出力される、格納データ量が空を示す信号ＥＭ
ＰＹと、格納データ量が半分を示す信号ＨＦＵＬ、更に
シフト・アウト信号ＳＯ、シフト・イン信号ＳＩ等の各
信号の論理によって、２つのプロセッサユニットへの割
り込み信号を出力する。これによって必要な時以外に
は、プロセッサユニット側に割り込みがかからないよう
にし、処理効率の向上を可能とする。(Operation) The interrupt control means 2 has two processor units PC
1. Access signals ACC and FIF output from PC2
A signal EM output from O1 indicating that the stored data amount is empty
An interrupt signal to the two processor units is output by the logic of PY, the signal HFUL indicating that the amount of stored data is half, the shift-out signal SO, and the shift-in signal SI. This prevents the processor unit from being interrupted except when it is necessary, thus improving the processing efficiency.
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は、本発明の一実施例を示す構成ブロック図であ
る。図において、第１図と同じものには同一の符号を付
して示す。各プロセッサユニットＰＣ１、ＰＣ２は、い
ずれもプロセッサＣＰＵと、メインメモリＭＭＵとを持
っている。二重化制御ユニットＤＸＣにおいて、３は各
プロセッサユニットから出力されるその動作状態を示す
信号ＲＤＹ１、ＲＤＹ２を監視し、どちらのプロセッサ
ユニットに制御権を与えるかを判断する監視手段であ
り、ここからは制御権をどちら側にするかを示す二重化
制御信号ＤＣＳＬ、ＤＣＳＲを出力する。FIG. 2 is a configuration block diagram showing an embodiment of the present invention. In the figure, the same parts as those in FIG. 1 are designated by the same reference numerals. Each of the processor units PC1 and PC2 has a processor CPU and a main memory MMU. In the duplex control unit DXC, reference numeral 3 is a monitoring means for monitoring the signals RDY1 and RDY2 indicating the operating state output from each processor unit and determining which processor unit is given the control right. Duplex control signals DCS L and DCS R indicating which side the right is to be output.
割込制御手段２は、例えばＰＡＬ１６Ｒ４が用いられて
おり、以下の論理式に従って２つのプロセッサユニット
ＰＣ１、ＰＣ２にデータ読みだしの優先度を高めるため
の割り込みを指示する割込信号ＦＩＮＴＬ、ＦＩＮＴＲ
を出力するように構成されている。The PAL16R4, for example, is used as the interrupt control means 2, and interrupt signals FINT L and FINT R for instructing two processor units PC1 and PC2 to perform an interrupt for increasing the priority of data reading according to the following logical expression.
Is configured to output.
ただし、ＡＣＣは割込制御手段へのアクセス信号（各信
号の添字Ｌは左側のプロセッサユニットから、Ｒは右側
のプロセッサユニットからを示している） ＳＯはＦＩＦＯのシフト・アウト信号 ＳＩはＦＩＦＯのシフト・イン信号 ＨＦＵＬはＦＩＦＯにその容量の半分のデータが格納さ
れたとき出力されるハーフフル信号 ＥＭＰＹはＦＩＦＯが空になった時出力されるエンプテ
ィ信号 ＦＩＮＴＬは左側のプロセッサユニットに与えられる割
込信号 ＦＩＮＴＲは、右側のプロセッサユニットに与えられる
割込信号 ＩＲＳＴはアクセス信号ＡＣＣがアサートされている時
に右側または左側プロセッサユニットから与えられる割
込信号ＦＩＮＴＬ、ＦＩＮＴＲのリセット信号 第３図はこのように構成されるシステムの動作の一例を
示す動作概念図であり、Ｘ軸方向にＦＩＦＯに格納され
る等値化データの格納数を、Ｙ軸方向に時間をそれぞれ
とってある。 However, ACC is an access signal to the interrupt control means (subscript L of each signal indicates from the left processor unit, R indicates from the right processor unit) SO is the shift-out signal of the FIFO SI is the shift of the FIFO -In signal HFUL is a half-full signal that is output when half the capacity of the data is stored in the FIFO. EMPY is an empty signal that is output when the FIFO is empty. FINT L is an interrupt signal that is given to the left processor unit. FINT R is the interrupt signal IRST given to the right processor unit. IRST is the interrupt signal FINT L , reset signal of FINT R given from the right or left processor unit when the access signal ACC is asserted. Showing an example of the operation of the system configured in A conceptual diagram, the number of stored equalization data stored in the FIFO in the X-axis direction, are taken respectively time in the Y-axis direction.
いま左側のプロセッサユニットＰＣ１が、実作業に従事
しており、右側のプロセッサユニットＰＣ２が待機状態
にあるものとする。実作業側のプロセッサユニットＰＣ
１から、ＦＩＦＯへのデータ書き込みが、待機側のプロ
セッサユニットＰＣ２のデータ読みだしより多いと、デ
ータ格納数は図示するように次第に増加していき、やが
て全容量の半分に達する。そうすると、ＦＩＦＯ１から
ハーフフル信号ＨＦＵＬが出力される。割込制御手段２
は、このハーフフル信号ＨＦＵＬを受けると、（２）式
の論理式に従って、割込信号ＦＩＮＴＲを出力する。待
機側のプロセッサユニットＰＣ２は、この割込信号を検
出すると、この割込信号ＦＩＮＴＲをリセット信号ＩＲ
ＳＴでリセットすると共に、ＦＩＦＯ１からのデータ読
みだしの優先度を高める。これによって、ＦＩＦＯ１内
の格納データ数は、次第に減少し始める。ここで再び実
作業側のプロセッサユニットＰＣ１からのデータ書き込
み動作と、待機側プロセッサユニットＰＣ２からのデー
タ読みだし動作の速度とが微妙に変化すると、（Ａ）の
部分に示すように、ＦＩＦＯ１の格納データ量は、ハー
フフルを境に変動する。しかし、この状態ではエンプテ
ィ信号ＥＭＰＹがアサートされておらず、従って（２）
式による割込信号ＩＮＴＲは発生しない。It is assumed that the left processor unit PC1 is engaged in actual work and the right processor unit PC2 is in a standby state. Actual work side processor unit PC
When the number of data writes from 1 to the FIFO is greater than the number of data reads of the processor unit PC2 on the standby side, the number of stored data gradually increases as shown in the figure, and eventually reaches half of the total capacity. Then, the half full signal HFUL is output from the FIFO1. Interrupt control means 2
When receiving the half-full signal HFUL, outputs an interrupt signal FINT R according to the logical expression (2). When the processor unit PC2 on the standby side detects this interrupt signal, it outputs this interrupt signal FINT R to the reset signal IR.
At the same time as ST is reset, the priority of reading data from the FIFO1 is increased. As a result, the number of data stored in the FIFO1 gradually starts to decrease. Here, if the speed of the data write operation from the processor unit PC1 on the actual work side and the data read operation from the processor unit PC2 on the standby side slightly changes again, as shown in part (A), the storage of the FIFO1 is performed. The amount of data fluctuates at the half-full level. However, in this state, the empty signal EMPY is not asserted, and therefore (2)
The expression interrupt signal INT R is not generated.
待機側のプロセッサユニットＰＣ２のＦＩＦＯからのデ
ータ読みだし動作が早く、格納データが減少し、やがて
空になると、エンプティ∂信号ＥＭＰＹがアサートされ
る。When the data reading operation from the FIFO of the processor unit PC2 on the standby side is fast and the stored data decreases and eventually becomes empty, the empty ∂ signal EMPY is asserted.
これ以後では、（Ｂ）の部分に示すように、ＦＩＦＯ１
の格納データ数が増大し、ハーフフルに達すると、
（２）式に従って、割込信号ＩＮＴＲが発生し、待機側
のプロセッサユニットＰＣ２に対して、データ読みだし
の優先度を高めるようにする。After this, as shown in part (B), FIFO1
When the number of stored data increases and reaches half full,
According to the equation (2), the interrupt signal INT R is generated, and the priority of data reading is increased with respect to the processor unit PC2 on the standby side.
第４図は、割り込み制御手段２において、前記（１）
式、（２）式で示される論理式を実現する回路の一例を
示すブロック図である。FIG. 4 shows the above (1) in the interrupt control means 2.
FIG. 3 is a block diagram showing an example of a circuit that realizes the logical expression represented by the expression (2).
ここでは右側のプロセッサユニットからデータの書き込
みを行い、左側のプロセッサユニットからデータの読み
だしを行う例であって、はじめＩＦＬはハイレベル、Ｆ
ＩＮＴＬはローレベルとする。右側のプロセッサユニッ
トからデータの書き込みが行われ、ハーフフルとなりＨ
ＦＵＬが出力されると、に示す各信号の条件により割
り込み用フリップフロップＦＦ１がセットされ、その出
力により、に示す信号の条件によりＩＦＬがリセット
される。Here writes data from the right side of the processor unit, a example of performing read from left processor unit data, beginning IF L is a high level, F
INT L is low level. Data is written from the processor unit on the right side, becoming half full and H
When FUL is output, an interrupt flip-flop FF1 by condition of each signal shown in the set, by its output, IF L is reset by the condition of the signal shown in.
割り込み用フリップフロップＦＦ１からの信号は、割り
込み信号ＦＩＮＴＬ（ＦＩＮＴＲ）として相手側プロセ
ッサユニットに与えられる。この割り込み信号を受け付
けた相手側プロセッサユニットは、リセットＩＲＳＴを
出力し、に示す信号の条件により割り込み用フリップ
フロップＦＦ１はリセットされる。これにより割り込み
はリセットされるが、エンプティ検出用のフリップフロ
ップＦＦ２は、それまでまだセットされておらず、に
示す信号の条件は成り立たず、その出力ＩＦＬはローレ
ベルのままである。従って再び右側プロセッサユニット
からアクセスにより、に示す信号の条件が揃っても割
り込み用フリップフロップＦＦ１はセットされない。The signal from the interrupt flip-flop FF1 is given to the partner processor unit as an interrupt signal FINT L (FINT R ). The counterpart processor unit that has received this interrupt signal outputs a reset IRST, and the interrupt flip-flop FF1 is reset according to the signal condition shown in. Although this way interrupts are reset, the flip-flop FF2 for empty detection is not yet set far, the condition of the signal shown in is not satisfied, the output IF L remains at a low level. Therefore, the interrupt flip-flop FF1 is not set even if the condition of the signal shown in (3) is satisfied by the access from the right processor unit again.
左側プロセッサユニットからデータの読みだしが行わ
れ、エンプティとなると、に示す信号の条件により、
エンプティ検出用のフリップフロップＦＦ２がセットさ
れ、その出力ＩＦＬがハイレベルとなる。これ以後は、
右側プロセッサユニットからのアクセスにより、ハーフ
フルとなりＨＦＵＬが出力されると、割り込み用フリッ
プフロップＦＦ１はセットされるようになる。When the data is read from the left processor unit and it becomes empty, the signal condition shown in
Flip-flop FF2 for empty detection is set, the output IF L becomes high level. After this,
When the access from the right side processor unit results in half full and HFUL is output, the interrupt flip-flop FF1 is set.
なお、上記の動作は右側のプロセッサユニットからデー
タの書き込みを行い、左側のプロセッサユニットからデ
ータの書き込みを行う例を想定したものであるが、この
逆の場合であっても動作は同様である。Note that the above operation is based on the assumption that data is written from the right processor unit and data is written from the left processor unit, but the operation is the same in the opposite case.
（発明の効果） 以上詳細に説明したように、本発明によれば、等値化手
段にＦＩＦＯを用いたシステムにおいて、ＦＩＦＯに格
納されているデータ量がハーフフルに達した時出力され
る信号、データ量が空になった時出力される信号等の所
定の論理によって、データ読みだし動作を優先させる割
込信号を発生するようにしたもので、必要以上の割込が
かかることはなく、従って等値化データの正確な伝送を
維持しながら、２つのプロセッサユニットの動作効率を
高くできる二重化制御システムが提供できる。(Effect of the Invention) As described in detail above, according to the present invention, in the system using the FIFO as the equalization means, the signal output when the data amount stored in the FIFO reaches half full, An interrupt signal that prioritizes the data read operation is generated by a predetermined logic such as a signal output when the data amount becomes empty, so that no more interrupts than necessary will be applied. It is possible to provide a duplex control system capable of increasing the operating efficiency of two processor units while maintaining accurate transmission of equalized data.
第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図、第３図はその動
作の一例を示す説明図、第４図は割り込み制御手段２に
おいて、前記（１）式、（２）式で示される論理式を実
現する回路の一例を示すブロック図である。 ＰＣ１、ＰＣ２……プロセッサユニット ＤＸＣ……二重化制御ユニット １……ＦＩＦＯ ２……割込制御手段 ３……監視手段FIG. 1 is a basic block diagram of the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is an explanatory diagram showing an example of its operation, and FIG. 4 is an interrupt control means. 3 is a block diagram showing an example of a circuit that realizes the logical expressions expressed by the expressions (1) and (2) in FIG. 2. FIG. PC1, PC2 ... Processor unit DXC ... Redundant control unit 1 ... FIFO 2 ... Interrupt control means 3 ... Monitoring means
Claims (1)
プロセッサユニットの動作を監視し、どちら側を実作業
につかせどちら側を待機側とするかを制御する二重化制
御ユニットとを有する二重化制御システムにおいて、 前記二重化制御ユニットに、 実作業についているプロセッサユニット側からそのメモ
リ内容が入力されて格納されると共に、待機側となって
いるプロセッサユニット側のメモリに向けてそこに格納
されているデータが読みだされるファーストイン・ファ
ーストアウト・メモリ（ＦＩＦＯ）と、 このＦＩＦＯから当該ＦＩＦＯの容量の半分のデータが
格納されたとき出力されるハーフフル信号ＨＦＵＬ，当
該ＦＩＦＯが空になったとき出力されるエンプティ信号
ＥＭＰＹ，実作業についているプロセッサユニット側か
らＦＩＦＯに与えられるシフト・イン信号ＳＩ，待機側
となっているプロセッサユニット側からＦＩＦＯに与え
られるシフト・アウト信号ＳＯをそれぞれ入力し、以下
の（１）式，（２）式に示される論理式に従って２つの
プロセッサユニットにデータの読み出しの優先度を高め
るための割り込みを指示する割込信号ＦＩＮＴL，ＦＩ
ＮＴRを出力する割り込み制御手段 を設けたことを特徴とする二重化制御システム。 ただし、ＡＣＣは、割込制御手段へのアクセス信号（各
信号の添字Lは左側のプロセッサユニットから、Rは右側
のプロセッサユニットからを示している） ＦＩＮＴLは、左側のプロセッサユニットに与えられる
割り込み信号 ＦＩＮＴRは、右側のプロセッサユニットに与えられる
割り込み信号 ＩＲＳＴは、アクセス信号ＡＣＣがアサートされている
時に左側または右側プロセッサユニツトから与えられる
割込信号ＦＩＮＴL，ＦＩＮＴRのリセット信号1. A duplex control system having two processor units and a duplex control unit for monitoring operations of the two processor units and controlling which side is used for actual work and which side is a standby side. , The memory content is input to and stored in the redundant control unit from the processor unit side in the actual work, and the data stored there is read toward the memory on the processor unit side on the standby side. A first-in-first-out memory (FIFO) that is output, a half-full signal HFUL that is output when data of half the capacity of the FIFO is stored from this FIFO, and an empty output that is output when the FIFO is empty. Signal EMPY, F from the processor unit side on the actual work The shift-in signal SI given to the FO and the shift-out signal SO given to the FIFO from the processor unit side on the standby side are input, respectively, and the logical expressions shown in the following equations (1) and (2) are input. According to the above, the interrupt signals FINT L and FI for instructing the two processor units to interrupt for increasing the priority of data read.
Redundant control system is characterized by providing an interrupt control means for outputting a NT R. However, ACC is an access signal to the interrupt control means (subscript L of each signal indicates from the left processor unit, R indicates from the right processor unit) FINT L is an interrupt given to the left processor unit The signal FINT R is an interrupt signal IRST given to the right processor unit, and the reset signal IRST is an interrupt signal FINT L , FINT R given from the left or right processor unit when the access signal ACC is asserted.
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|---|---|---|---|---|
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1988
- 1988-05-06 JP JP63109955A patent/JPH0621994B2/en not_active Expired - Fee Related
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| JPH01280840A (en) | 1989-11-13 |
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