JPH0621994B2 - 二重化制御システム - Google Patents
二重化制御システムInfo
- Publication number
- JPH0621994B2 JPH0621994B2 JP63109955A JP10995588A JPH0621994B2 JP H0621994 B2 JPH0621994 B2 JP H0621994B2 JP 63109955 A JP63109955 A JP 63109955A JP 10995588 A JP10995588 A JP 10995588A JP H0621994 B2 JPH0621994 B2 JP H0621994B2
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- JP
- Japan
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- signal
- processor unit
- interrupt
- fifo
- data
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- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は入出力装置を共用する２つのプロセッサユニッ
トと、これらの２つのプロセッサユニットの動作を監視
し制御する二重化制御ユニットとを有する二重化制御シ
ステムに関し、更に詳しくは、２つのプロセッサユニッ
ト内のメモリの内容を等値価する手段として、ファース
トイン・ファーストアウト・メモリ（ＦＩＦＯ）を用い
た二重化制御システムに関する。
トと、これらの２つのプロセッサユニットの動作を監視
し制御する二重化制御ユニットとを有する二重化制御シ
ステムに関し、更に詳しくは、２つのプロセッサユニッ
ト内のメモリの内容を等値価する手段として、ファース
トイン・ファーストアウト・メモリ（ＦＩＦＯ）を用い
た二重化制御システムに関する。
（従来の技術） 従来より、制御装置の信頼性を高める一つの手法とし
て、２つのプロセッサユニットを設けると共に、これら
の動作を監視し、どちら側を実作業に従事させ、どちら
側を待機状態とするか制御する二重化制御ユニットとを
設けた二重化システムがある。
て、２つのプロセッサユニットを設けると共に、これら
の動作を監視し、どちら側を実作業に従事させ、どちら
側を待機状態とするか制御する二重化制御ユニットとを
設けた二重化システムがある。
この様なシステムにおいては、実作業の連続性を保つた
めに、２つのプロセッサユニット内のメモリの内容を一
致させる必要があり、そのための等値化手段として、従
来よりＦＩＦＯを用いたものがある。
めに、２つのプロセッサユニット内のメモリの内容を一
致させる必要があり、そのための等値化手段として、従
来よりＦＩＦＯを用いたものがある。
この場合、ＦＩＦＯには、実作業側のプロセッサユニッ
ト内のメモリからのデータが、実作業側のプロセッサユ
ニットからのライト動作によって書き込まれ、待機側の
プロセッサユニットからのリード動作によって、その内
容が読み出され、待機側のプロセッサユニット内のメモ
リに書き込まれるようになっている。
ト内のメモリからのデータが、実作業側のプロセッサユ
ニットからのライト動作によって書き込まれ、待機側の
プロセッサユニットからのリード動作によって、その内
容が読み出され、待機側のプロセッサユニット内のメモ
リに書き込まれるようになっている。
ところで、このようにメモリ内容の等値化手段として、
ＦＩＦＯを用いた場合、実作業側のプロセッサユニット
からのＦＩＦＯへのデータ書き込みに比べ、待機側のプ
ロセッサユニットのＦＩＦＯからのデータ読みだしが遅
いと、ＦＩＦＯはいずれフルになって、データがそれ以
上書き込み出来なくなり、正確なデータ転送を行うこと
が困難となる。
ＦＩＦＯを用いた場合、実作業側のプロセッサユニット
からのＦＩＦＯへのデータ書き込みに比べ、待機側のプ
ロセッサユニットのＦＩＦＯからのデータ読みだしが遅
いと、ＦＩＦＯはいずれフルになって、データがそれ以
上書き込み出来なくなり、正確なデータ転送を行うこと
が困難となる。
従来システムにおいては、この様な不具合を避けるため
にＦＩＦＯの格納容量の半分に等値化データが格納され
たら、ＨＡＬＦ ＦＵＬＬ（ハーフフル）信号を出力
し、これによって待機側のプロセッサユニットに割り込
みをかけ、待機側プロセッサユットによるＦＩＦＯデー
タの読みだしの優先度を上げるようにしている。
にＦＩＦＯの格納容量の半分に等値化データが格納され
たら、ＨＡＬＦ ＦＵＬＬ（ハーフフル）信号を出力
し、これによって待機側のプロセッサユニットに割り込
みをかけ、待機側プロセッサユットによるＦＩＦＯデー
タの読みだしの優先度を上げるようにしている。
（発明が解決しようとする課題） しかしながら、この様な従来システムにおいて、待機側
プロセッサユニットによるＦＩＦＯデータの読みだしの
優先度が上がり、ＦＩＦＯ格納データ量が半分より減っ
た後に、実作業側プロセッサユニットによるＦＩＦＯへ
のデータ書き込み動作が更に早くなり、格納データ量が
再び半分を越えるような場合には、再び待機側プロセッ
サユニットへ割り込みがかかることとなる。この為に最
悪の時には、待機側プロセッサユニットに割り込みばか
りが入り、ＦＩＦＯのデータ読みだしの動作が進まなく
なるという問題点が生ずる。
プロセッサユニットによるＦＩＦＯデータの読みだしの
優先度が上がり、ＦＩＦＯ格納データ量が半分より減っ
た後に、実作業側プロセッサユニットによるＦＩＦＯへ
のデータ書き込み動作が更に早くなり、格納データ量が
再び半分を越えるような場合には、再び待機側プロセッ
サユニットへ割り込みがかかることとなる。この為に最
悪の時には、待機側プロセッサユニットに割り込みばか
りが入り、ＦＩＦＯのデータ読みだしの動作が進まなく
なるという問題点が生ずる。
本発明はこの様な点に鑑みてなされたもので、その目的
は、ＦＩＦＯによるデータ転送を正確に行えると共に、
待機側プロセッサユニットに必要以上に割り込みが入ら
ないようにし、処理効率の高い二重化制御システムを実
現することにある。
は、ＦＩＦＯによるデータ転送を正確に行えると共に、
待機側プロセッサユニットに必要以上に割り込みが入ら
ないようにし、処理効率の高い二重化制御システムを実
現することにある。
（課題を解決するための手段） 第１図は本発明の基本的な構成を示すブロック図であ
る。図において、ＰＣ１、ＰＣ２は２つのプロセッサユ
ニット、ＤＸＣはこの２つのプロセッサユニットＰＣ
１、ＰＣ２の動作を監視し、どちら側を実作業につかせ
どちら側を待機側につかせるかを制御すると共に、２つ
のプロセッサユニット内のメモリの内容を等値化するフ
ァーストイン・ファーストアウト・メモリ（ＦＩＦＯ）
１を含む二重化制御ユニットである。
る。図において、ＰＣ１、ＰＣ２は２つのプロセッサユ
ニット、ＤＸＣはこの２つのプロセッサユニットＰＣ
１、ＰＣ２の動作を監視し、どちら側を実作業につかせ
どちら側を待機側につかせるかを制御すると共に、２つ
のプロセッサユニット内のメモリの内容を等値化するフ
ァーストイン・ファーストアウト・メモリ（ＦＩＦＯ）
１を含む二重化制御ユニットである。
二重化制御ユニットにおいて、２はＦＩＦＯ１から出力
される、格納データ量が空を示す信号ＥＭＰＹと、格納
データ量が半分を示す信号ＦＵＬＬ等を入力し、待機側
プロセッサユニットへの割り込みを制御する割り込み制
御手段である。
される、格納データ量が空を示す信号ＥＭＰＹと、格納
データ量が半分を示す信号ＦＵＬＬ等を入力し、待機側
プロセッサユニットへの割り込みを制御する割り込み制
御手段である。
（作用） 割り込み制御手段２は２つのプロセッサユニットＰＣ
１、ＰＣ２から出力されるアクセス信号ＡＣＣ、ＦＩＦ
Ｏ１から出力される、格納データ量が空を示す信号ＥＭ
ＰＹと、格納データ量が半分を示す信号ＨＦＵＬ、更に
シフト・アウト信号ＳＯ、シフト・イン信号ＳＩ等の各
信号の論理によって、２つのプロセッサユニットへの割
り込み信号を出力する。これによって必要な時以外に
は、プロセッサユニット側に割り込みがかからないよう
にし、処理効率の向上を可能とする。
１、ＰＣ２から出力されるアクセス信号ＡＣＣ、ＦＩＦ
Ｏ１から出力される、格納データ量が空を示す信号ＥＭ
ＰＹと、格納データ量が半分を示す信号ＨＦＵＬ、更に
シフト・アウト信号ＳＯ、シフト・イン信号ＳＩ等の各
信号の論理によって、２つのプロセッサユニットへの割
り込み信号を出力する。これによって必要な時以外に
は、プロセッサユニット側に割り込みがかからないよう
にし、処理効率の向上を可能とする。
（実施例） 以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成ブロック図であ
る。図において、第１図と同じものには同一の符号を付
して示す。各プロセッサユニットＰＣ１、ＰＣ２は、い
ずれもプロセッサＣＰＵと、メインメモリＭＭＵとを持
っている。二重化制御ユニットＤＸＣにおいて、３は各
プロセッサユニットから出力されるその動作状態を示す
信号ＲＤＹ１、ＲＤＹ２を監視し、どちらのプロセッサ
ユニットに制御権を与えるかを判断する監視手段であ
り、ここからは制御権をどちら側にするかを示す二重化
制御信号ＤＣＳＬ、ＤＣＳＲを出力する。
る。図において、第１図と同じものには同一の符号を付
して示す。各プロセッサユニットＰＣ１、ＰＣ２は、い
ずれもプロセッサＣＰＵと、メインメモリＭＭＵとを持
っている。二重化制御ユニットＤＸＣにおいて、３は各
プロセッサユニットから出力されるその動作状態を示す
信号ＲＤＹ１、ＲＤＹ２を監視し、どちらのプロセッサ
ユニットに制御権を与えるかを判断する監視手段であ
り、ここからは制御権をどちら側にするかを示す二重化
制御信号ＤＣＳＬ、ＤＣＳＲを出力する。
割込制御手段２は、例えばＰＡＬ１６Ｒ４が用いられて
おり、以下の論理式に従って２つのプロセッサユニット
ＰＣ１、ＰＣ２にデータ読みだしの優先度を高めるため
の割り込みを指示する割込信号ＦＩＮＴＬ、ＦＩＮＴＲ
を出力するように構成されている。
おり、以下の論理式に従って２つのプロセッサユニット
ＰＣ１、ＰＣ２にデータ読みだしの優先度を高めるため
の割り込みを指示する割込信号ＦＩＮＴＬ、ＦＩＮＴＲ
を出力するように構成されている。
ただし、ＡＣＣは割込制御手段へのアクセス信号（各信
号の添字Ｌは左側のプロセッサユニットから、Ｒは右側
のプロセッサユニットからを示している） ＳＯはＦＩＦＯのシフト・アウト信号 ＳＩはＦＩＦＯのシフト・イン信号 ＨＦＵＬはＦＩＦＯにその容量の半分のデータが格納さ
れたとき出力されるハーフフル信号 ＥＭＰＹはＦＩＦＯが空になった時出力されるエンプテ
ィ信号 ＦＩＮＴＬは左側のプロセッサユニットに与えられる割
込信号 ＦＩＮＴＲは、右側のプロセッサユニットに与えられる
割込信号 ＩＲＳＴはアクセス信号ＡＣＣがアサートされている時
に右側または左側プロセッサユニットから与えられる割
込信号ＦＩＮＴＬ、ＦＩＮＴＲのリセット信号 第３図はこのように構成されるシステムの動作の一例を
示す動作概念図であり、Ｘ軸方向にＦＩＦＯに格納され
る等値化データの格納数を、Ｙ軸方向に時間をそれぞれ
とってある。
号の添字Ｌは左側のプロセッサユニットから、Ｒは右側
のプロセッサユニットからを示している） ＳＯはＦＩＦＯのシフト・アウト信号 ＳＩはＦＩＦＯのシフト・イン信号 ＨＦＵＬはＦＩＦＯにその容量の半分のデータが格納さ
れたとき出力されるハーフフル信号 ＥＭＰＹはＦＩＦＯが空になった時出力されるエンプテ
ィ信号 ＦＩＮＴＬは左側のプロセッサユニットに与えられる割
込信号 ＦＩＮＴＲは、右側のプロセッサユニットに与えられる
割込信号 ＩＲＳＴはアクセス信号ＡＣＣがアサートされている時
に右側または左側プロセッサユニットから与えられる割
込信号ＦＩＮＴＬ、ＦＩＮＴＲのリセット信号 第３図はこのように構成されるシステムの動作の一例を
示す動作概念図であり、Ｘ軸方向にＦＩＦＯに格納され
る等値化データの格納数を、Ｙ軸方向に時間をそれぞれ
とってある。
いま左側のプロセッサユニットＰＣ１が、実作業に従事
しており、右側のプロセッサユニットＰＣ２が待機状態
にあるものとする。実作業側のプロセッサユニットＰＣ
１から、ＦＩＦＯへのデータ書き込みが、待機側のプロ
セッサユニットＰＣ２のデータ読みだしより多いと、デ
ータ格納数は図示するように次第に増加していき、やが
て全容量の半分に達する。そうすると、ＦＩＦＯ１から
ハーフフル信号ＨＦＵＬが出力される。割込制御手段２
は、このハーフフル信号ＨＦＵＬを受けると、（２）式
の論理式に従って、割込信号ＦＩＮＴＲを出力する。待
機側のプロセッサユニットＰＣ２は、この割込信号を検
出すると、この割込信号ＦＩＮＴＲをリセット信号ＩＲ
ＳＴでリセットすると共に、ＦＩＦＯ１からのデータ読
みだしの優先度を高める。これによって、ＦＩＦＯ１内
の格納データ数は、次第に減少し始める。ここで再び実
作業側のプロセッサユニットＰＣ１からのデータ書き込
み動作と、待機側プロセッサユニットＰＣ２からのデー
タ読みだし動作の速度とが微妙に変化すると、（Ａ）の
部分に示すように、ＦＩＦＯ１の格納データ量は、ハー
フフルを境に変動する。しかし、この状態ではエンプテ
ィ信号ＥＭＰＹがアサートされておらず、従って（２）
式による割込信号ＩＮＴＲは発生しない。
しており、右側のプロセッサユニットＰＣ２が待機状態
にあるものとする。実作業側のプロセッサユニットＰＣ
１から、ＦＩＦＯへのデータ書き込みが、待機側のプロ
セッサユニットＰＣ２のデータ読みだしより多いと、デ
ータ格納数は図示するように次第に増加していき、やが
て全容量の半分に達する。そうすると、ＦＩＦＯ１から
ハーフフル信号ＨＦＵＬが出力される。割込制御手段２
は、このハーフフル信号ＨＦＵＬを受けると、（２）式
の論理式に従って、割込信号ＦＩＮＴＲを出力する。待
機側のプロセッサユニットＰＣ２は、この割込信号を検
出すると、この割込信号ＦＩＮＴＲをリセット信号ＩＲ
ＳＴでリセットすると共に、ＦＩＦＯ１からのデータ読
みだしの優先度を高める。これによって、ＦＩＦＯ１内
の格納データ数は、次第に減少し始める。ここで再び実
作業側のプロセッサユニットＰＣ１からのデータ書き込
み動作と、待機側プロセッサユニットＰＣ２からのデー
タ読みだし動作の速度とが微妙に変化すると、（Ａ）の
部分に示すように、ＦＩＦＯ１の格納データ量は、ハー
フフルを境に変動する。しかし、この状態ではエンプテ
ィ信号ＥＭＰＹがアサートされておらず、従って（２）
式による割込信号ＩＮＴＲは発生しない。
待機側のプロセッサユニットＰＣ２のＦＩＦＯからのデ
ータ読みだし動作が早く、格納データが減少し、やがて
空になると、エンプティ∂信号ＥＭＰＹがアサートされ
る。
ータ読みだし動作が早く、格納データが減少し、やがて
空になると、エンプティ∂信号ＥＭＰＹがアサートされ
る。
これ以後では、（Ｂ）の部分に示すように、ＦＩＦＯ１
の格納データ数が増大し、ハーフフルに達すると、
（２）式に従って、割込信号ＩＮＴＲが発生し、待機側
のプロセッサユニットＰＣ２に対して、データ読みだし
の優先度を高めるようにする。
の格納データ数が増大し、ハーフフルに達すると、
（２）式に従って、割込信号ＩＮＴＲが発生し、待機側
のプロセッサユニットＰＣ２に対して、データ読みだし
の優先度を高めるようにする。
第４図は、割り込み制御手段２において、前記（１）
式、（２）式で示される論理式を実現する回路の一例を
示すブロック図である。
式、（２）式で示される論理式を実現する回路の一例を
示すブロック図である。
ここでは右側のプロセッサユニットからデータの書き込
みを行い、左側のプロセッサユニットからデータの読み
だしを行う例であって、はじめＩＦＬはハイレベル、Ｆ
ＩＮＴＬはローレベルとする。右側のプロセッサユニッ
トからデータの書き込みが行われ、ハーフフルとなりＨ
ＦＵＬが出力されると、に示す各信号の条件により割
り込み用フリップフロップＦＦ１がセットされ、その出
力により、に示す信号の条件によりＩＦＬがリセット
される。
みを行い、左側のプロセッサユニットからデータの読み
だしを行う例であって、はじめＩＦＬはハイレベル、Ｆ
ＩＮＴＬはローレベルとする。右側のプロセッサユニッ
トからデータの書き込みが行われ、ハーフフルとなりＨ
ＦＵＬが出力されると、に示す各信号の条件により割
り込み用フリップフロップＦＦ１がセットされ、その出
力により、に示す信号の条件によりＩＦＬがリセット
される。
割り込み用フリップフロップＦＦ１からの信号は、割り
込み信号ＦＩＮＴＬ（ＦＩＮＴＲ）として相手側プロセ
ッサユニットに与えられる。この割り込み信号を受け付
けた相手側プロセッサユニットは、リセットＩＲＳＴを
出力し、に示す信号の条件により割り込み用フリップ
フロップＦＦ１はリセットされる。これにより割り込み
はリセットされるが、エンプティ検出用のフリップフロ
ップＦＦ２は、それまでまだセットされておらず、に
示す信号の条件は成り立たず、その出力ＩＦＬはローレ
ベルのままである。従って再び右側プロセッサユニット
からアクセスにより、に示す信号の条件が揃っても割
り込み用フリップフロップＦＦ１はセットされない。
込み信号ＦＩＮＴＬ（ＦＩＮＴＲ）として相手側プロセ
ッサユニットに与えられる。この割り込み信号を受け付
けた相手側プロセッサユニットは、リセットＩＲＳＴを
出力し、に示す信号の条件により割り込み用フリップ
フロップＦＦ１はリセットされる。これにより割り込み
はリセットされるが、エンプティ検出用のフリップフロ
ップＦＦ２は、それまでまだセットされておらず、に
示す信号の条件は成り立たず、その出力ＩＦＬはローレ
ベルのままである。従って再び右側プロセッサユニット
からアクセスにより、に示す信号の条件が揃っても割
り込み用フリップフロップＦＦ１はセットされない。
左側プロセッサユニットからデータの読みだしが行わ
れ、エンプティとなると、に示す信号の条件により、
エンプティ検出用のフリップフロップＦＦ２がセットさ
れ、その出力ＩＦＬがハイレベルとなる。これ以後は、
右側プロセッサユニットからのアクセスにより、ハーフ
フルとなりＨＦＵＬが出力されると、割り込み用フリッ
プフロップＦＦ１はセットされるようになる。
れ、エンプティとなると、に示す信号の条件により、
エンプティ検出用のフリップフロップＦＦ２がセットさ
れ、その出力ＩＦＬがハイレベルとなる。これ以後は、
右側プロセッサユニットからのアクセスにより、ハーフ
フルとなりＨＦＵＬが出力されると、割り込み用フリッ
プフロップＦＦ１はセットされるようになる。
なお、上記の動作は右側のプロセッサユニットからデー
タの書き込みを行い、左側のプロセッサユニットからデ
ータの書き込みを行う例を想定したものであるが、この
逆の場合であっても動作は同様である。
タの書き込みを行い、左側のプロセッサユニットからデ
ータの書き込みを行う例を想定したものであるが、この
逆の場合であっても動作は同様である。
（発明の効果） 以上詳細に説明したように、本発明によれば、等値化手
段にＦＩＦＯを用いたシステムにおいて、ＦＩＦＯに格
納されているデータ量がハーフフルに達した時出力され
る信号、データ量が空になった時出力される信号等の所
定の論理によって、データ読みだし動作を優先させる割
込信号を発生するようにしたもので、必要以上の割込が
かかることはなく、従って等値化データの正確な伝送を
維持しながら、２つのプロセッサユニットの動作効率を
高くできる二重化制御システムが提供できる。
段にＦＩＦＯを用いたシステムにおいて、ＦＩＦＯに格
納されているデータ量がハーフフルに達した時出力され
る信号、データ量が空になった時出力される信号等の所
定の論理によって、データ読みだし動作を優先させる割
込信号を発生するようにしたもので、必要以上の割込が
かかることはなく、従って等値化データの正確な伝送を
維持しながら、２つのプロセッサユニットの動作効率を
高くできる二重化制御システムが提供できる。
第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図、第３図はその動
作の一例を示す説明図、第４図は割り込み制御手段２に
おいて、前記（１）式、（２）式で示される論理式を実
現する回路の一例を示すブロック図である。 ＰＣ１、ＰＣ２……プロセッサユニット ＤＸＣ……二重化制御ユニット １……ＦＩＦＯ ２……割込制御手段 ３……監視手段
発明の一実施例を示す構成ブロック図、第３図はその動
作の一例を示す説明図、第４図は割り込み制御手段２に
おいて、前記（１）式、（２）式で示される論理式を実
現する回路の一例を示すブロック図である。 ＰＣ１、ＰＣ２……プロセッサユニット ＤＸＣ……二重化制御ユニット １……ＦＩＦＯ ２……割込制御手段 ３……監視手段
Claims (1)
- 【請求項１】２つのプロセッサユニットと、この２つの
プロセッサユニットの動作を監視し、どちら側を実作業
につかせどちら側を待機側とするかを制御する二重化制
御ユニットとを有する二重化制御システムにおいて、 前記二重化制御ユニットに、 実作業についているプロセッサユニット側からそのメモ
リ内容が入力されて格納されると共に、待機側となって
いるプロセッサユニット側のメモリに向けてそこに格納
されているデータが読みだされるファーストイン・ファ
ーストアウト・メモリ（ＦＩＦＯ）と、 このＦＩＦＯから当該ＦＩＦＯの容量の半分のデータが
格納されたとき出力されるハーフフル信号ＨＦＵＬ，当
該ＦＩＦＯが空になったとき出力されるエンプティ信号
ＥＭＰＹ，実作業についているプロセッサユニット側か
らＦＩＦＯに与えられるシフト・イン信号ＳＩ，待機側
となっているプロセッサユニット側からＦＩＦＯに与え
られるシフト・アウト信号ＳＯをそれぞれ入力し、以下
の（１）式，（２）式に示される論理式に従って２つの
プロセッサユニットにデータの読み出しの優先度を高め
るための割り込みを指示する割込信号ＦＩＮＴL，ＦＩ
ＮＴRを出力する割り込み制御手段 を設けたことを特徴とする二重化制御システム。 ただし、ＡＣＣは、割込制御手段へのアクセス信号（各
信号の添字Lは左側のプロセッサユニットから、Rは右側
のプロセッサユニットからを示している） ＦＩＮＴLは、左側のプロセッサユニットに与えられる
割り込み信号 ＦＩＮＴRは、右側のプロセッサユニットに与えられる
割り込み信号 ＩＲＳＴは、アクセス信号ＡＣＣがアサートされている
時に左側または右側プロセッサユニツトから与えられる
割込信号ＦＩＮＴL，ＦＩＮＴRのリセット信号
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109955A JPH0621994B2 (ja) | 1988-05-06 | 1988-05-06 | 二重化制御システム |
| GB8904779A GB2217487B (en) | 1988-04-13 | 1989-03-02 | Dual computer system |
| NL8900635A NL8900635A (nl) | 1988-04-13 | 1989-03-15 | Tweevoudig computerstelsel. |
| DE3911848A DE3911848A1 (de) | 1988-04-13 | 1989-04-11 | Doppelrechneranlage |
| BR898901738A BR8901738A (pt) | 1988-04-13 | 1989-04-12 | Sistema de computador duplo |
| KR1019890004858A KR920003453B1 (ko) | 1988-04-13 | 1989-04-12 | 이중컴퓨우터시스템 |
| CN89102265A CN1041466C (zh) | 1988-04-13 | 1989-04-13 | 双计算机系统 |
| GB9204278A GB2251966B (en) | 1988-04-13 | 1992-02-28 | Dual computer system |
| GB9204279A GB2251967B (en) | 1988-04-13 | 1992-02-28 | Dual computer system |
| US08/033,661 US5434998A (en) | 1988-04-13 | 1993-03-16 | Dual computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109955A JPH0621994B2 (ja) | 1988-05-06 | 1988-05-06 | 二重化制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280840A JPH01280840A (ja) | 1989-11-13 |
| JPH0621994B2 true JPH0621994B2 (ja) | 1994-03-23 |
Family
ID=14523369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109955A Expired - Fee Related JPH0621994B2 (ja) | 1988-04-13 | 1988-05-06 | 二重化制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621994B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500447B2 (ja) * | 1993-05-19 | 1996-05-29 | 日本電気株式会社 | メモリコピ―方式 |
-
1988
- 1988-05-06 JP JP63109955A patent/JPH0621994B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01280840A (ja) | 1989-11-13 |
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