JPH06222990A - データ処理装置 - Google Patents

データ処理装置

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JPH06222990A
JPH06222990A JP5281759A JP28175993A JPH06222990A JP H06222990 A JPH06222990 A JP H06222990A JP 5281759 A JP5281759 A JP 5281759A JP 28175993 A JP28175993 A JP 28175993A JP H06222990 A JPH06222990 A JP H06222990A
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JP5281759A
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Hitoshi Miyaoku
人至 宮奥
Atsuhiro Suga
敦浩 須賀
Koichi Sasamori
幸一 笹森
Kazuhide Yoshino
和秀 吉野
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Fujitsu Ltd
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Abstract

(57)【要約】 （修正有） 【目的】 命令を格納するための命令キャッシュメモ
リ、およびデータを格納するデータキャッシュメモリに
できるだけ有効なデータを格納し、キャッシュメモリの
ヒット率を向上させ、データ処理装置としての全体的性
能を向上させ、さらにロード命令およびストア命令のキ
ャッシュアクセスの競合を解消する。 【構成】 命令を格納するための命令キャッシュメモリ
２０と、命令キャッシュメモリに必要とする命令が格納
されていない時、必要とする命令の転送を命令キャッシ
ュメモリにより下位にある記憶装置に要求する命令処理
部２１とを有し、命令キャッシュメモリにより下位の記
憶装置から転送され、データ処理装置の命令処理部が必
要として転送を要求した命令を含む１ライン分の命令デ
ータが格納される第１の転送命令データ格納手段２３
と、１ラインに続いて転送された１ライン以上の先取り
命令データが格納される１段以上の第２の転送命令デー
タ格納手段２４とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュメモリを備え
たデータ処理装置に係わり、更に詳しくは命令、あるい
はデータを格納する手段を、主記憶装置とキャッシュメ
モリの間に設けてキャッシュメモリの高速化を図ったデ
ータ処理装置に関する。
【０００２】
【従来の技術】近年コンピュータの高速化のために、複
数の演算ユニットや並列処理機構が設けられるようにな
っている。これらのユニットを効率的に稼働させるため
には、キャッシュメモリに次ぐ下位の記憶装置からデー
タ処理装置に対して、実行すべき命令や必要なデータを
絶えることなく供給する必要がある。ここで、キャッシ
ュメモリに次ぐ下位の記憶装置とは中央処理装置（ＣＰ
Ｕ）からみて下位のものであり、例えば２次キャッシュ
メモリ、または主記憶装置である。
【０００３】データ処理装置における処理の高速化をは
かるために、主記憶装置の内容の一部のコピーを持ち、
主記憶装置より高速に動作するキャッシュメモリ（バッ
ファ記憶装置）が広く用いられている。
【０００４】キャッシュ記憶装置には、通常、高速また
は大容量のＳＲＡＭ（Static Random Access Memory)を
利用する。そこでまずデータ処理装置の中央処理装置
（ＣＰＵ）の動作と関連させてキャッシュメモリの動作
を説明する。図６９は中央処理装置（ＣＰＵ）の概略構
成図である。
【０００５】図６９において、ＣＰＵ１は、整数演算部
２、汎用レジスタ等３、プログラムカウンタ４、命令バ
ッファ５、命令デコーダ６、メモリ制御部７により構成
されるものである。比較的小規模のデータ処理装置のＣ
ＰＵはＭＰＵ（マイクロプロセッサ）とも言われる。Ｃ
ＰＵ１は、中央演算処理ユニットであり、文字どおり計
算機における中心的機能を行う。
【０００６】主記憶装置９には、ＣＰＵ１が実行する命
令およびデータがコード化されて、蓄えられている。主
記憶装置９のメモリはアドレスが付けされており、ＣＰ
Ｕ１は主記憶装置９のメモリアドレスを指定することに
より、データの読み込みおよび書き込みを行う。通常、
主記憶装置９は１バイト（８ビット）ごとに先頭から順
にアドレス付けされている。例えば、３２ビットアーキ
テクチャの場合、アドレスの指定は、３２ビットの整数
で行われる。従って０〜４２９４９６７２９（＝２
32個）のバイト位置が存在する。
【０００７】計算機が動作を開始するとプログラムカウ
ンタ（ＰＣ）４で指定されたアドレスから、主記憶装置
９のメモリに格納されている命令が命令バッファ５に読
み出される。この動作を命令フェッチと言う。この命令
バッファ５は、複数の命令を格納することができる。命
令デコーダ６は、命令を命令バッファ５から読み出し、
解読を行う。解読された命令は、整数演算部２、汎用レ
ジスタ等３、または各種制御部に指示される。指示され
た各種演算部または制御部は命令を実行する。通常、命
令フェッチをＦ、命令デコードをＤ、命令実行をＥ、実
行結果の書き込みをＷと省略し“Ｆ−Ｄ−Ｅ−Ｗ”のパ
イプライン制御が行われる。パイプラインの段数、およ
び一度に実行できる命令数は、アーキテクチャによって
異なる。
【０００８】ＣＰＵ１が主記憶装置９（メモリ）または
下位の記憶装置に命令、またはデータの読み出し、また
は書き込み要求を行う場合としては、命令フェッチ要求
によるものと命令の指定（Load/Store) するデータの読
み出し、または書き込み要求によるものがある。命令フ
ェッチは、ＣＰＵ１が動作する際には必ず実行される。
フェッチされる命令のアドレスは、通常の場合上述のよ
うにプログラムカウンタ４の指定するアドレスである
が、命令の流れを換える命令（分岐またはジャンプ命令
等）の場合、ターゲット加算器等により命令フェッチア
ドレスが計算される。
【０００９】一方、命令の指定（即ち、Load/Store命
令）する要求の場合、命令で指定された演算等を実行す
る際に使用するデータの読み出し(Load)または命令によ
り実行された演算結果の書き込み(Store) が行われる。
データへのアクセス要求は、命令デコードステージか、
または実行ステージで行われる。例えば、読み出し要求
アドレスは、整数演算部２を用いて計算される。
【００１０】キャッシュメモリは、主記憶の内容のコピ
ーを持ち、主記憶装置よりも高速で動作するメモリであ
る。通常、その内容の入れ換えは、ハードウエアにより
動的に行われる。
【００１１】キャッシュメモリは、図７０に示すように
メモリの一階層を構成するものである。キャッシュメモ
リの性能を向上させる手段としてキャッシュメモリを複
数階層で構成させる方法もある。
【００１２】キャッシュメモリは通常の二つの部分から
成る。キャッシュタグ（キャッシュディレクトリ）とキ
ャッシュ（ランダムアクセスメモリ（ＲＡＭ））であ
る。キャッシュＲＡＭは等しいサイズの沢山のラインに
分割されている。キャッシュタグは通常連想メモリで、
アドレスタグ、および制御ビットからなる。
【００１３】アドレスタグは現在キャッシュ内にあるラ
インのラインアドレスを保持する。制御ビットはキャッ
シュの制御等に使用される。従って、キャッシュメモリ
はアドレス／データ対のセットを含み、そのセットの各
々は主記憶のラインアドレスと、そのアドレスに対応す
る主記憶内容のコピーを持つ。
【００１４】キャッシュタグには、タグ検索とデータ検
索を並列して実行するものと、逐次的に実行するものが
ある。後者では、参照されたデータは、対応するタグを
検索した後で、キャッシュＲＡＭから読み出される。一
方前者では、アドレスタグと対応したデータの検索が同
時に実行できる。しかし、必要なラインのデータがキャ
ッシュ中に存在するか否かはキャッシュサイクル終結時
に初めて検出される。
【００１５】図７１に、従来のデータ処理装置における
キャッシュ記憶装置の構成図を示す。図７１において、
従来のデータ処理装置は、アドレスレジスタＡＤＲ、デ
ータＤＲ１およびＤＲ２、キャッシュタグ１１、キャッ
シュＲＡＭ１２、比較器（ＣＯＭＰ）１３、およびセレ
クタ１４（ＳＥ）から構成されている。なお、本従来例
のキャッシュ記憶装置は、４ウェイ構成であり、一度に
４つのデータを同時にアクセスしてタグアドレスの一致
したものを選択して読み出す。キャッシュメモリに要求
されるデータのアドレスはOffset,Index,Tagの三つに分
けられる。OffSetは、キャッシュの１ライン以内の位置
を指定するアドレスビットであるため、キャッシュアク
セスの際使用されない。Index は、キャッシュタグ１
１、およびキャッシュＲＡＭ１２を検索する際のアドレ
スである。このIndex によりタグ、およびＲＡＭ内の１
ラインを特定できる。Tag はキャッシュタグ１１内のラ
インアドレスと同ビットであり、コンパレータ１３を用
いて両者を比較することにより必要なラインか否かが判
定される。
【００１６】この判定においてキャッシュミスとなった
場合は、主記憶装置９または下位のキャッシュメモリか
らのデータの読み出し、または書き込みを行う。データ
の読み出し動作においてキャッシュミスが発生した際、
キャッシュメモリは主記憶装置または下位のキャッシュ
メモリにデータ読み出し要求を行う。この主記憶装置等
からキャッシュメモリへの読み出し動作を" ムーブイ
ン" と呼ぶ。上述のようにこのムーブインは、通常キャ
ッシュミス時にハードウエアが動的に行うものである。
一般的に、このキャッシュミスおよびムーブインは、Ｃ
ＰＵの実行性能に重大な影響を及ぼす。従って、キャッ
シュメモリを設計する際、キャッシュミスを可能な限り
低くすること、およびムーブインに要するサイクル数を
可能な限り小さくすることに努力する必要がある。キャ
ッシュミス率は、キャッシュの容量およびWay 数を増加
させると減少する。しかし、これらの方法では同時にチ
ップ上で必要とする面積も増加する。一般的にＣＰＵに
キャッシュメモリを内蔵して１チップ構成にする場合、
キャッシュメモリは他のハードウエア資源よりも大きな
面積を占める。従って、キャッシュメモリを可能な限り
小さな面積で、かつ高性能を維持するように構成しなけ
ればならない。
【００１７】キャッシュミスを低減させる方法の一つと
して、キャッシュの内容の入れ換えの際に、キャッシュ
メモリへの読み出し要求ラインとは別に、今後利用され
る可能性のあるラインを先取りしてキャッシュメモリに
格納する方法がある。これは、「プリフェッチ」と呼ば
れている。このプリフェッチデータは、キャッシュメモ
リ内の既存の１ラインを削除して格納される。従って、
もしキャッシュメモリに格納されたプリフェッチデータ
が使用されなかった場合、キャッシュミスは逆に増加す
る。そこで、プリフェッチを行う際には、可能な限り有
効なデータのみをキャッシュメモリに格納するようにし
なければならない。
【００１８】このプリフェッチは、例えばＣＰＵ内部の
命令処理部からの命令フェッチ要求に対応してハードウ
エアで自動的に行われるが、演算用のデータ（オペラン
ド）のプリフェッチ要求をプログラム上で指定すること
も可能である。このプリフェッチはソフトウエアにおい
て指定されることからソフトウエアプリフェッチと呼ば
れる。ＣＰＵ内部の汎用レジスタにおけるアドレス０の
内容は通常‘０’に固定されている。そこで、このアド
レス０をプリフェッチデータの格納先とすることによ
り、プリフェッチデータはキャッシュには格納される
が、レジスタには実質的に格納されず、後で使われる可
能性のあるデータのプリフェッチを指定するソフトウエ
アプリフェッチが実現される。
【００１９】キャッシュ記憶装置のヒット時の一般的な
動作をより具体的に説明するフローチャートを図７２
（ａ），（ｂ）に示す。図７２（ａ）のロード命令で
は、アドレスセレクトステージ（ステップＳＴ１）にお
いて、ロード命令を発行し、アドレスを選択する。次
に、タグ及びキャッシュアクセスステージ（ステップＳ
Ｔ２）で、キャッシュＲＡＭ１２及びキャッシュタグ１
１にアクセスしデータを読み出す。この読み出したデー
タのヒット判定は、次のヒット判定ステージ（ステップ
ＳＴ３）で行う。以上でヒット時のロード動作が終了す
る。
【００２０】一方、図７２（ｂ）のストア命令では、ア
ドレスセレクトステージ（ステップＳＴ１１）におい
て、ストア命令を発行し、アドレスを選択する。次に、
タグアクセスステージ（ステップＳＴ１２）で、キャッ
シュタグ１１のみにアクセスし、ヒット判定ステージ
（ステップＳＴ１３）においてヒット判定を行う。も
し、ヒットしていれば、次のステージ（ステップＳＴ１
４）でキャッシュＲＡＭ１２への書き込みを行う。
【００２１】つまり、ロード命令ではキャッシュタグ１
１及びキャッシュＲＡＭ１２へのアクセスを同一ステー
ジで行うのに対し、ストア命令ではキャッシュタグ１１
からのアドレス読み出しとキャッシュへのデータ書き込
みを別のステージで行う。このロード命令とストア命令
の実行ステージの数の差により、ストア命令後に連続し
たロード命令は、キャッシュアクセスの競合により実行
できない。
【００２２】図７３に、ストア命令及びそれに連続する
ロード命令を実行する場合のキャッシュ記憶装置のタイ
ミングチャートを示す。図７３に示されているように、
Ｔ０サイクルで発行されたストア命令（Store)は、Ｔ１
サイクルにおいてタグアクセス（Tag Access) 、Ｔ２サ
イクルにおいてヒット判定（Hit)、Ｔ３サイクルにおい
てキャッシュＲＡＭ１２への書き込み（Data Write) を
行う。次に、Ｔ１サイクルで発行されたロード命令（Lo
ad) は、Ｔ２サイクルにおいてタグ及びキャッシュアク
セス（Cache Access) を行い、Ｔ３サイクルにおいてヒ
ット判定（Hit)及びデータＢＢの出力を行う。
【００２３】しかし、次のＴ２サイクルでロード命令
（Load) を発行しようとすると、Ｔ３サイクルにおい
て、先行のストア命令（Store)によるキャッシュＲＡＭ
１２への書き込み（Data Write) と、発行しようとする
ロード命令(Load)によるキャッシュＲＡＭ１２からの読
み出しが競合する。従って、キャッシュ記憶装置は、Ｔ
２サイクルにおけるロード命令（Load) を受け入れるこ
とができず、次のＴ３サイクルまで待たせる必要があ
る。
【００２４】このような先行ストア命令による後続ロー
ド命令の待たされるサイクル数は、上述の例のように１
サイクルとは限らない。
【００２５】
【発明が解決しようとする課題】従来のデータ処理装置
においては、キャッシュメモリに次ぐ下位記憶装置、例
えば二次キャッシュ、あるいは主記憶装置から転送され
た命令、またはデータを全てキャッシュメモリに格納す
る方式が用いられていた。従って前述のように、キャッ
シュメモリに格納されたプリフェッチデータが使用され
なかった場合にはキャッシュミスは逆に増加することに
なる。通常プリフェッチはキャッシュミスの際に複数の
ラインをムーブインすることによって実現される。しか
し、例えば命令フェッチにおいてムーブインされた必要
な命令に後続する命令が分岐命令の場合には、プリフェ
ッチされた命令データは不必要になってしまう。このよ
うに従来の方式では、結果としてキャッシュメモリに不
必要な命令やデータが格納されてしまうという問題点が
あった。
【００２６】また前述のソフトウエアプリフェッチ命令
によってデータの先取りを行う場合に、ソフトウエアプ
リフェッチ命令とその他の命令、例えば通常のロード命
令との区別は従来行われておらず、どちらの命令の場合
にも、例えば主記憶装置から転送されたデータをデータ
キャッシュメモリに即座に格納する方式が用いられてい
た。ソフトウエアプリフェッチ命令におけるデータのプ
リフェッチは実際に演算にデータを必要とするよりも以
前に行われることが多く、ソフトウエアプリフェッチ命
令がデータ供給を円滑に行うという目的を達することは
できるが、逆に他の命令、例えば実際に直ちに演算に必
要なデータをロードすべきロード命令の実行を妨げてし
まうという問題点があった。この場合データキャッシュ
メモリのパイプラインに乱れが生じ、データ処理装置の
全体的な性能を低下させることになってしまう。
【００２７】更にソフトウエアプリフェッチ命令の場合
には、ソフトウエアプリフェッチ命令が実際にデータが
必要な時刻より前に実行されることにより、プリフェッ
チされたデータに対応する量のキャッシュメモリ内のデ
ータが捨てられ、ソフトウエアプリフェッチ命令が対象
とするデータが実際に演算のためにレジスタなどに格納
されるまでにヒットする可能性があるデータがキャッシ
ュメモリから捨てられてしまうという問題点もあった。
【００２８】さらに、従来のデータ処理装置のキャッシ
ュ記憶装置では、ロード命令とストア命令の実行ステー
ジの実行ステージ数の差により、ストア命令後に連続し
たロード命令は、キャッシュアクセスの競合により実行
できず、後続のロード命令が待たされる現象が生じ、キ
ャッシュ記憶装置及び同装置を搭載するデータ処理装置
の性能に大きな影響を及ぼすという問題があった。
【００２９】また、ロード命令の後にストア命令が続く
場合、もし先行するロード命令によるキャッシュタグへ
のアクセスがミスすると、主記憶装置あるいは他のキャ
ッシュ記憶装置から、必要とされるデータを読み出し
て、キャッシュＲＡＭに書き込んでいた。読み出したデ
ータをキャッシュＲＡＭに書き込んでいる間は、キャッ
シュＲＡＭに対する他のアクセスが禁止されるため、後
続するストア命令を実行することができない。
【００３０】従って、先行するロード命令によるキャッ
シュタグへのアクセスがミスすると、後続するストア命
令の実行が待たされ、インタロックを生じるという問題
もあった。
【００３１】本発明は、命令を格納するための命令キャ
ッシュメモリ、およびデータを格納するデータキャッシ
ュメモリにできるだけ有効なデータを格納し、キャッシ
ュメモリのヒット率を向上させ、データ処理装置として
の全体的性能を向上させることを目的とする。
【００３２】本発明は、さらにロード命令及びストア命
令のキャッシュアクセスの競合を解消し、高性能なキャ
ッシュ記憶装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図（ａ）は、命令を格納するための命
令キャッシュメモリ２０と、該命令キャッシュメモリ２
０に必要とする命令が格納されていない時、該必要とす
る命令の転送を要求する命令処理部２１とを有するデー
タ処理装置における第１の発明の原理ブロック図であ
る。
【００３４】図１（ａ）の第１の発明の原理ブロック図
において、第１の転送命令データ格納手段２３は例えば
ロードバッファプライマリ（ＬＢＰ）であり、命令キャ
ッシュメモリ２０に次ぐ下位の記憶装置２２、例えば主
記憶装置から転送され、命令処理部２１が必要として転
送を要求した命令を含む１ライン分の命令データを一時
的に格納するものである。また第２の転送命令データ格
納手段２４は例えばロードバッファセカンダリ（ＬＢ
Ｓ）であり、命令処理部２１が転送を要求した命令を含
む１ラインに続く１ライン以上の命令データを先取りし
て、一時的に格納する１段以上のロードバッファから構
成されている。
【００３５】図１（ｂ）は第２の発明の原理ブロック図
である。第１の発明においては命令データが先取りされ
るのに対して、第２の発明においてはロード／ストア命
令、および前述のソフトウエアプリフェッチ命令の実行
に際して、ムーブインされたデータに引き続くデータが
プリフェッチされる。
【００３６】図１（ｂ）はデータを格納するためのデー
タキャッシュメモリ２６と、そのデータキャッシュメモ
リ２６に必要とするデータが格納されていない時、必要
とするデータの転送を主記憶装置などのキャッシュメモ
リに次ぐ下位記憶装置２２に要求する命令／演算処理部
２７とを有するデータ処理装置を示し、転送データ格納
手段２８は命令／演算処理部２７が必要として転送を要
求したデータを含む１ライン分のデータと共に、その１
ラインに続く１ライン以上のデータを先取りして格納す
るものであり、例えばデータロードバッファである。
【００３７】
【作用】図１（ａ）にその原理を示した第１の発明にお
いては、命令処理部２１から転送を要求された命令、す
なわちムーブイン対象の命令データを含む１ライン分の
データは第１の転送命令データ格納手段２３、例えばロ
ードバッファプライマリ（ＬＢＰ）に格納され、その１
ラインに続く１ライン以上の先取りされたラインは第２
の転送命令データ格納手段２４、例えばロードバッファ
セカンダリ（ＬＢＳ）に格納される。そしてＬＢＰに格
納されたムーブイン対象命令は、命令キャッシュメモリ
２０に直ちに出力されると共に、命令処理部２１に対し
ても命令キャッシュメモリ２０を介することなくバイパ
スして転送される。
【００３８】ＬＢＰに格納された１ライン分のデータが
例えば４つの命令に対応するものであり、例えばムーブ
イン対象の命令の後に３つの命令データが格納されてい
るものとし、ムーブイン対象の命令がブランチ命令やジ
ャンプ命令などのように命令の流れを変える命令でなけ
れば、次の命令は有効データとして命令キャッシュメモ
リ２０に格納されるべきものである。これに対してムー
ブイン対象の命令がブランチ命令やジャンプ命令の時に
は、次の命令を命令キャッシュメモリ２０に格納するこ
とは不適当であり、このような命令データの有効性の判
定を行う必要がある。
【００３９】本発明において、ＬＢＰおよびＬＢＳは、
この命令データの有効性判別の手段として、命令データ
に対するアドレスの全てを比較してデータの有効性を判
定するヒット判定、および不完全ではあるが、アドレス
の下位ビットだけを比較してデータの有効性を判定する
アクセス判定の２つを行うことができ、例えばＬＢＰ内
でムーブイン対象となった命令に引き続く命令にアクセ
スがあった時、すなわちアクセス判定で有効と判定され
た時にのみＬＢＳ内の命令を命令キャッシュメモリ２０
に格納することも、またＬＢＰに格納された命令を命令
キャッシュメモリ２０に格納した後にＬＢＳに格納され
ている命令に対するアクセス判定が有効と判定された時
にのみＬＢＳ内の命令を命令キャッシュメモリ２０に格
納することも、またＬＢＰ内に格納された命令へのアク
セスに対してＬＢＰでのヒット判定の結果ヒットしたと
判定された時にのみＬＢＳに格納された命令を命令キャ
ッシュメモリ２０に格納することもできる。
【００４０】第２の発明の原理を示す図１（ｂ）におい
て、ハードウエアプリフェッチによる（すなわちソフト
ウエアプリフェッチ命令以外の命令に対応するプリフェ
ッチによる）プリフェッチデータのデータキャッシュメ
モリ２６への格納は第１の発明におけると同様に行われ
る。例えば主記憶装置などのような、キャッシュメモリ
に次いで下位の記憶装置２２から転送され、転送データ
格納手段２８に格納されたデータのうちムーブイン対象
のデータ（命令／演算処理部２７の要求データ）は、デ
ータキャッシュメモリ２６に格納されると同時にバイパ
ス経路を介して命令／演算処理部２７に転送される。ム
ーブイン対象データに引き続くプリフェッチデータに対
しては、第１の発明におけると同様にアクセス判定、ま
たはヒット判定が行われ、その結果に応じてデータキャ
ッシュメモリ２６に転送される。
【００４１】これに対してムーブインがソフトウエアプ
リフェッチ命令に対応して行われた場合には、プリフェ
ッチデータの格納は本発明においては最も低い優先度を
持つものとされ、例えばプライオリティコントロール部
による制御によって、実際に直ちにデータの転送を必要
とする命令、例えばロード／ストア命令などが実行され
ていない期間において実行され、データキャッシュメモ
リのパイプラインの中断を防ぎ、またすでに格納されて
いる有効データのデータキャッシュメモリ滞在期間をで
きるだけ延ばすことができる。
【００４２】以上のように本発明によれば不必要な命令
やデータの命令キャッシュメモリ、およびデータキャッ
シュメモリへの格納を防ぐことが可能となる。さらに、
図１（ａ），（ｂ）の原理図において、キャッシュメモ
リ２０，２６でキャッシュミスした場合、必要な命令あ
るいはデータを下位の記憶装置２２から命令データ格納
手段２３にムーブインする間、キャッシュメモリ２０，
２６をウェイント状態にすることなく、他の命令あるい
はデータに対して動作可能とする。
【００４３】
【実施例】図２は本発明におけるデータ処理装置の中央
処理装置（ＣＰＵ）の全体構成ブロック図である。同図
において、本発明の特徴である命令ロードバッファは命
令キャッシュブロック３１内に、またデータロードバッ
ファはデータキャッシュブロック３２内にそれぞれ備え
られる。
【００４４】図２において、ブランチ命令やジャンプ命
令以外の一般の命令に対してはインクリメンタ３３によ
ってプログラムカウンタ（ＰＣ）３４の内容がインクリ
メントされ、その内容はセレクタ３５を介して、要求ア
ドレスとして命令キャッシュブロック３１に与えられ
る。命令キャッシュブロック３１から読み出された命令
は命令バッファ３６を介して命令デコーダ３７に与えら
れる。命令デコーダ３７によって解読された命令は、例
えば浮動少数点演算器などのコプロセッサ３９、汎用レ
ジスタ４０、またはＡＬＵ４１に与えられる。例えばジ
ャンプ命令などの場合には、加算器３８に対してプログ
ラムカウンタ３４の内容と命令バッファ３６の出力が与
えられ、加算器３８による加算結果のアドレスがセレク
タ３５を介して命令キャッシュブロック３１に与えられ
る。
【００４５】データキャッシュブロック３２への要求ア
ドレスは、例えばＡＬＵ４１によって与えられ、データ
キャッシュブロック３２から出力されたデータは汎用レ
ジスタ４０に与えられ、ＡＬＵ４１における演算などに
用いられる。汎用レジスタ４０にはシフタ４２が接続さ
れている。
【００４６】命令キャッシュブロック３１、およびデー
タキャッシュブロック３２には、主記憶装置との間のイ
ンタフェースバスとしてのＰＢＵＳが接続されており、
本発明では主記憶装置とキャッシュメモリとの間のデー
タの交換はｎバイトの単位で行われるものとする。例え
ば命令の語長がｎ／４バイトであるとすれば、主記憶と
キャッシュメモリとの間でのデータの交換が一度に４命
令分行われることになる。しかしながら、これらの命令
やデータの語長とデータの交換量との関係はこれに限定
されないことは当然である。
【００４７】図２の各部を図１と対応させると、インク
リメンタ３３、プログラムカウンタ３４、セレクタ３
５、命令バッファ３６、命令デコーダ３７、および加算
器３８は図１（ａ）の命令処理部２１に対応し、この命
令処理部２１とコプロセッサ３９、汎用レジスタ４０、
ＡＬＵ４１、およびシフタ４２（これらは演算処理部を
構成する。）とを合わせたものが図１（ｂ）の命令／演
算処理部２７に対応する。
【００４８】図３は、第１の実施例を説明するためのデ
ータ処理装置の構成ブロック図である。同図においては
図２の命令キャッシュブロック３１内の命令キャッシュ
メモリ２０および命令ロードバッファ（ＬＢＰ４５とＬ
ＢＳ４６）と命令処理部２１および主記憶装置９との関
係が示されている。前述のように命令ロードバッファ
は、図１（ａ）の第１の転送命令データ格納手段２３を
構成するロードバッファプライマリ（ＬＢＰ）４５と、
第２の転送命令データ格納手段２４を構成するロードバ
ッファセカンダリ（ＬＢＳ）４６とから成る。
【００４９】後述する図６で説明するように、ＬＢＰ４
５とＬＢＳ４６とは実際には同一の構成を持ち、ＬＢＰ
かＬＢＳかはプライマリかセカンダリかを示すＰＳフラ
グの内容によって区別され、このフラグがアクティブの
とき、そのバッファはセカンダリとなる。
【００５０】図１（ａ）において、命令処理部２１から
の命令フェッチ要求が命令キャッシュメモリ２０に入力
されると、その要求に応じて命令キャッシュメモリ２０
の内容が検索される。命令キャッシュメモリ２０に要求
命令データが格納されていないとき、すなわちキャッシ
ュミスが発生したときには、命令キャッシュメモリ２０
から要求アドレスが主記憶装置９に通知され、ムーブイ
ン動作が開始される。
【００５１】主記憶装置９から転送されるデータは２ラ
イン分であり、フェッチ要求対象の命令データを含む１
ラインはＬＢＰ４５に格納され、それに続く１ラインは
ＬＢＳ４６に格納される。ＬＢＰ４５に格納されたフェ
ッチ要求対象の命令データは直ちに命令キャッシュメモ
リ２０に書き込まれるとともに、命令処理部２１に直接
出力される。ＬＢＳ４６に格納されたデータの命令キャ
ッシュメモリ２０への書き込み等については、図８〜図
１４で詳述する。
【００５２】図２における命令キャッシュブロック３１
の構成を図４に示す。本キャッシュブロックはｎバイ
ト、ダイレクトマップ方式を３段パイプライン構成で実
現している。図中の２本線はセレクタを、斜線のボック
スはＦＦを、ＣＭＰと明記された三角形は比較器をそれ
ぞれ示す。Stage1は、プライオリティコントロール部５
０等により構成される。
【００５３】プライオリティコントロール部５０は、命
令処理部からの命令フェッチ要求および後述するウェイ
トレジスタからの再実行要求等を実行するか否かを各要
求の優先度により判定する。
【００５４】Stage2は、キャッシュタグ５３、キャッシ
ュＲＡＭ５４を持つ。読み出されたデータは、本ステー
ジで図２に示されている命令バッファ３６に格納され
る。Stage3は、ヒット判定を行うための比較器５５、パ
リティチェック器５９、ステータスコントロール部５６
等により構成される。ステータスコントロール部５６
は、ヒット判定および、例外（割り込み、その他）発生
等の各種状態の判定および制御を行う。命令キャッシュ
は、これ以外の主要構成要素としてウェイトレジスタ
（Wait Reg）部５７、および命令ロードバッファ５８を
持つ。
【００５５】ウェイトレジスタ部５７は、キャッシュミ
ス等により再実行を必要とするフェッチ要求、およびそ
のアドレス等を保有するためのバッファである。命令ロ
ードバッファ５８は、ムーブインデータ、およびプリフ
ェッチデータを保持するためのバッファであり、本シス
テムにおける特徴的部分である。なお、図４における各
種制御信号の意味は図６に関連して後述する。
【００５６】命令キャッシュブロック３１にフェッチ要
求を行うにあたり、命令処理部２１は命令フェッチ要求
信号をアクティブにするとともに要求アドレスを通知す
る。命令キャッシュブロック３１がフェッチ要求を受け
付けるときは、命令処理部２１に対するフェッチ応答信
号をアクティブにする。フェッチ要求は、プライオリテ
ィコントロール部５０に入力され、例えば優先回路によ
ってその要求に対する優先度が判定され、同一サイクル
中における要求の中で、その優先度が最も高いときのみ
受け付けられる。要求が受け付けられると、該当アドレ
スのキャッシュタグ５３、およびキャッシュＲＡＭ５４
のラインが検索される。キャッシュタグ５３から読み出
されたアドレスと要求アドレス（仮想アドレスか物理ア
ドレスかはシステムによって異なる）とが、コンパレー
タ５５により比較される。図４に示されているシステム
では、アドレスの比較と同時にパリティチェック器５９
によってＲＡＭのパリティ検査が行われる。これらの結
果は、ステータスコントロール部５６に入力され、命令
フェッチにより要求されたラインがキャッシュ内に存在
する場合、すなわちちキャッシュヒットの場合、ヒット
信号が出力され、命令フェッチに関する一連の動作はこ
れまでの処理で終了する。
【００５７】しかしキャッシュミスが発生した場合、主
記憶装置から該当ラインとともにプリフェッチラインの
読み出しが行われる。キャッシュミスが発生した際、ス
テータスコントロール部５６はウェイトレジスタ部５７
にそのミス発生を通知する。ウェイトレジスタ部５７は
キャッシュミス、またはその他の何等かの原因により再
実行あるいはムーブインを行うべき要求、およびアドレ
スを格納するバッファである。キャッシュミスを通知さ
れたウェイトレジスタ部５７は該当アドレスを格納す
る。その後、ウェイトレジスタ部５７はＭＩコントロー
ル部５１にムーブイン要求及びそのアドレスを出力す
る。ＭＩコントロール部５１は主記憶装置に対して、該
当ラインの読み出し要求を行う。主記憶装置から読み出
されたデータは、命令ロードバッファ５８に保有され
る。その後、命令ロードバッファ５８は命令フェッチ要
求の該当データを命令処理部２１に出力するとともに、
キャッシュにそのデータを格納する。
【００５８】命令ロードバッファ５８からキャッシュへ
のデータ出力に際して、命令ロードバッファ５８は後述
するライトリクエスト信号をプライオリティコントロー
ル部５０に出力し、そのリクエストに対するライトアク
ノリッジ信号を受けて命令のアドレス部をキャッシュタ
グ５３に、データ部をキャッシュＲＡＭ５４に出力す
る。ロードバッファに対するフェッチ要求があり、ロー
ドバッファ内のコンパレータ（不図示）によってアドレ
ス比較が行われ、ロードバッファ内のデータにヒットし
たとき、そのデータはキャッシュに格納されるととも
に、セレクタ６０を介したバイパス径路によって命令処
理部２１に出力される。
【００５９】続いて図４の命令キャッシュブロック内の
主要構成部分について更に詳細に説明する。図５は図４
のプライオリティコントロール部５０の動作の詳細説明
図である。プライオリティコントロール部５０は、各種
の要求のうちどれを優先して受け付けるべきかを判定す
るための回路であり、プライオリティエンコーダといく
つかのゲートによって構成される。
【００６０】図５に示すようにプライオリティコントロ
ール部５０には命令フェッチ要求、再実行要求、および
キャッシュへの書込み要求の３つの要求信号が入力され
る。これらの要求に対しては、例えばキャッシュ書込み
要求に対して第１位、再実行要求に対して第２位、フェ
ッチ要求に対して第３位の優先順位が付けられ、プライ
オリティエンコーダはこの優先順位に従って３つの信号
のコード化を行う。この３つの要求に対しては、２ビッ
トによるコード化が可能である。
【００６１】要求がキャッシュへの書込み要求の場合に
は、キャッシュアクセスアドレスをロードバッファから
のアドレス出力に切り換えるために、要求アドレスの制
御信号（出力信号）がアクティブとされる。更にこの
場合、命令キャッシュへの書込みが許可されることにな
るため、キャッシュライトアクノリッジ信号（出力信号
）も同時にアクティブとされ、これを契機としてロー
ドバッファは命令キャッシュへの書込みを行い、また後
述するＷＭ／ＷＬフラグをアクティブとする。
【００６２】次に再実行要求に対しては、要求アドレス
の制御信号（出力信号）がアクティブとされ、ウェイ
トレジスタ部５７から出力さるアドレスが要求アドレス
として送られる。
【００６３】更にフェッチ要求に対しては、フェッチ要
求に対するアクノリッジ信号（出力信号）がアクティ
ブとされ、フェッチ要求が受け付けられたことが命令処
理部２１に通知されると共に、出力信号，がノンア
クティブとされ、命令フェッチ動作が行われる。この動
作は命令キャッシュメモリの通常動作である。
【００６４】次に、ウェイトレジスタ部５７は実質的に
アドレス保持回路であり、単なるフリップフロップのみ
で構成される。すなわちウェイトレジスタ部５７は、キ
ャッシュミスが発生した時に要求アドレスを保持してお
き、ムーブイン要求時に必要なアドレスを供給するため
にのみ存在するものであり、本来ならばステータスコン
トロール部５６の内部に含めてもよいものである。
【００６５】このように図４の命令キャッシュブロック
の構成はかなり一般的なものである。例えば、キャッシ
ュメモリ（ＴＡＧ５３，ＣＨＥ５４）、コンパレータ５
５、パリティチェック器５９などは一般的なものであ
り、ステータスコントロール部５６についても、その動
作はキャッシュブロックの構成によって異なる点がある
ものの、一般な回路である。
【００６６】命令ロードバッファ５８は、データ等を保
有するバッファ部と、バッファ部へのデータ書き込みお
よび命令ロードバッファ５８からキャッシュへの書き込
み等を制御する制御部とに分けられる。ロードバッファ
の構成の一例を図６に示す。バッファ部は理論的にロー
ドバッファプライマリ（ＬＢＰ）およびロードバッファ
セカンダリ（ＬＢＳ）の２ブロックにより構成される。
ＬＢＰは、必ずキャッシュに格納される。命令を含むラ
インのみを保有する。従って通常ＬＢＰにはムーブイン
起動の原因となったフェッチ要求の対象データを含むラ
インが格納される。一方ＬＢＳはキャッシュミスととも
に実行されるプリフェッチ動作の対象となったデータを
格納する。従って、ＬＢＳには後続命令で使用されるか
否か明確でないデータが格納される。本ロードバッファ
は、回路的には同一な２本のバッファ（それぞれロード
バッファ０およびロードバッファ１と呼ぶ）により構成
される。これは、実際の回路構成としてＬＢＰおよびＬ
ＢＳの明確な区別を行わないことを意味する。ＬＢＰと
ＬＢＳの区別は、制御フラグを用いることにより行われ
る。
【００６７】本ロードバッファは２ライン（図４におけ
るキャッシュは１ラインｎバイトである。）を保有する
ことができる。従って、ＬＢＰおよびＬＢＳはそれぞれ
ｎバイトのＦＦで構成される。ただし、主記憶装置から
のデータは１バイトごとのパリティを持つ。またＬＢＰ
およびＬＢＳは、それぞれ格納データに対応するアドレ
スおよび制御フラグを持つ。本ロードバッファにおける
制御フラグは、Ｖ，ＰＳ，Ｍ，Ｌ，ＷＭ．ＷＬの６ビッ
トで構成される。これらフラグの意味を以下に示す。
【００６８】Ｖ ：アクティブのときエントリが有効で
あることを示す。 ＰＳ：アクティブのときロードバッファがセカンダリで
あることを示す。 Ｍ ：アクティブのときエントリのＭＳＢ側ｎ／２バイ
トが有効であることを示す。
【００６９】Ｌ ：アクティブのときエントリのＬＳＢ
側ｎ／２バイトが有効であることを示す。 ＷＭ：アクティブのときエントリのＭＳＢ側ｎ／２バイ
トがキャッシュに格納されたことを示す。
【００７０】ＷＬ：アクティブのときエントリのＬＳＢ
側ｎ／２バイトがキャッシュに格納されたことを示す。 また、コントロール部とバッファ部間のデータの転送で
は以下のインタフェースを使用する。
【００７１】ＷＥ０ ：ロードバッファ０への書き込
みを指示する。 ＷＥ１ ：ロードバッファ１への書き込みを指示す
る。 ＦＬＡＧ０ ＩＮ ：ロードバッファ０の制御フラグの
書き込みデータ ＦＬＡＧ１ ＩＮ ：ロードバッファ１の制御フラグの
書き込みデータ ＡＤＲ ＩＮ ：格納されるデータのアドレス ＤＡＴＡ ＩＮ ：格納されるデータ ＦＬＡＧ０ ＯＵＴ：ロードバッファ０の制御フラグの
出力データ ＦＬＡＧ１ ＯＵＴ：ロードバッファ１の制御フラグの
出力データ ＡＤＲ０ ＯＵＴ ：ＬＢ０に格納されているデータの
アドレスの出力 ＡＤＲ１ ＯＵＴ ：ＬＢ１に格納されているデータの
アドレスの出力 ＤＯ０ ＯＵＴ ：ＬＢ０に格納されているデータの
出力 ＤＯ１ ＯＵＴ ：ＬＢ１に格納されているデータの
出力 ＲＥＳＥＴ ：リセット信号 ＣＬＯＣＫ ：クロック信号 図７に本ロードバッファと命令キャッシュおよびＰＢＵ
Ｓとのインタフェースの一例を示す。それぞれの信号の
意味を以下に示す。
【００７２】ＩＬＢ ＡＤＲ ：ムーブイン起動の原
因となったフェッチ要求に対応するデータのしたアドレ
スを示す。 ＲＥＡＤ ＩＤ ：命令フェッチ時の２ライン分、２
ｎバイト内のデータの選択信号（データを指定する） ＳＴＡＧＥ３ ＶＡＬＩＤ：キャッシュブロックのＳＴ
ＡＧＥ３が有効であることを示す。
【００７３】ＳＴＡＧＥ３ ＰＡＤＲ ：命令フェッチ
要求の物理アドレスで、ＩＬＢ ＡＤＲと同じとしても
よい。 ＷＲＩＴＥ ＡＣＫ ：キャッシュへの書き込み要
求に対するキャッシュからの応答 ＤＯ ＬＯＡＤ ：キャッシュＲＡＭへの書き
込みデータ ＤＯ ＬＯＡＤ ＩＵ ：命令バッファへの書き込み
データ ＤＡＴＡ ＩＤ ：キャッシュへの書き込みデ
ータのＩＤ ＷＲＩＴＥ ＲＥＱ ：キャッシュへの書き込み要
求 ＩＦ ＮＥＧＡＴＥ ：ＰＬＢにデータが格納さ
れ、ＰＬＢがフェッチ要求を受け付ける状態となったこ
とを示す ＬＯＡＤ ＢＵＦＦ ＶＡＬＩＤ：ロードバッファのデ
ータが有効であることを示す。
【００７４】 ＳＥＴ ＳＴＶ ：ムーブイン時のヒット信号 ＩＬＢ ＬＩＮＥ ：ロードバッファに命令フェ
ッチ要求がきた際のヒット判定信号（ロードバッファ内
のコンパレータによりアドレスが比較された結果の判定
信号） ＰＢＵＳ ＤＥＩ ＩＮ ：ＰＢＵＳから次のサイクル
にデータが来ることを示す ＰＢＵＳ ＤＡＴＡ ＩＮ：ＰＢＵＳからのデータ ＰＢＵＳ ＤＡＴＡ ＩＤ：ＰＢＵＳから来るデータの
２ライン分、２ｎバイト内の位置 ＲＥＳＥＴ ：リセット信号 ＣＬＯＣＫ ：クロック信号 図８に本ロードバッファのステートマシーンを示す。な
お、例えば図中のｌｂｐ．Ｖは大文字のＬＢＰ．Ｖと同
じものを示す。図８左側にロードバッファのステートマ
シーンを、また右側にロードバッファステートの１つで
あるData In のステートマシーンを示す。本ロードバッ
ファは、いかなる動作も行わないときidle状態を維持し
ている。しかし、次のサイクルでデータが転送されるこ
とを示すＤＥＩ信号がアクティブになることを契機にFi
rst Data In 状態に遷移する。この状態では、主記憶装
置から転送されてくる最初のムーブインデータを格納す
るまでの一連の動作が制御される。最初のデータを格納
する際、ＬＢ０の各制御フラグがアクティブにされる。
すなわち、エントリ有効を示すＶフラグとともに、Ｍ，
またはＬの該当するビットが１にセットされる。図８に
おけるＬＢＰ．Ｖは、ＬＢＰのＶフラグを示している。
アクティブなＤＥＩ信号が入力され、ＬＢＰ．Ｖがアク
ティブになると、状態はFirst Data In 状態からData I
n 状態に遷移する。Data In 状態は、ロードバッファVa
lid がアクティブの間維持される。
【００７５】Data In状態におけるステートマシーン
は、図８の右側に示されている。状態がData In に遷移
するとき、Data In 状態のステートマシーンはidle状態
からLBPValid 状態に遷移する。この状態では、ムーブ
イン対象のフェッチ要求データに続くプリフェッチデー
タを格納しながらＬＢＰに既に格納ずみの有効なデータ
をキャッシュへ書き込む。その際、キャッシュへの格納
を行ったことを示すフラグ、すなわちＷＭまたはＷＬフ
ラグ、をアクティブにする。本システムは、ムーブイン
を起動した命令フェッチ要求アドレスに示されるデータ
が、主記憶装置から最初にムーブインされることを期待
した制御を行っている。すなわち、ＬＢＰ Valid状態の
最初にＬＢＰに格納されたデータは、命令フェッチ要求
に該当するデータである。従って、LBP Valid 状態にお
いて格納されている該当データを命令バッファに格納す
るため、命令バッファへの信号線としてのDo Load Iuに
そのデータを出力する。このとき、キャッシュヒットを
示すＳＥＴ ＳＴＶ信号とともにＩＦ ＮＥＧＡＴＥ信
号がアクティブとされる。命令キャッシュは、ＩＦ Ｎ
ＥＧＡＴＥ信号がアクティブになることを契機に新たな
る命令フェッチ要求を受理する状態となり、同時にData
In 状態中のＬＢＰ Valid状態からＬＢＰ ValidWith F
etch 状態に遷移する。このＬＢＰ Valid With Fetch
状態では、新たなるムーブインデータ、すなわちプリフ
ェッチデータをロードバッファに格納しながらＬＢＰで
保持しているデータで、かつまだキャッシュに格納して
いないデータをキャッシュに格納する。また本状態中命
令キャッシュブロックは、命令フェッチ要求を受理す
る。ロードバッファValid 中に受理された命令フェッチ
要求に対しては、キャッシュミスによってフェッチされ
た命令に続く命令を対象としてロードバッファが検索さ
れる。次の命令がジャンプ命令のときは多くの場合その
命令はロードバッファに格納されていない。
【００７６】キャッシュミスが発生してから、ＬＢＰ内
のデータをキャッシュに格納する動作をさらに詳細に説
明する。命令キャッシュにおいてミスが発生すると、次
の命令を実行することはできず、データ処理装置は全体
としてインタロックの状態となり、プライオリティコン
トロール部５０はすべての要求を全く受けつけない。ロ
ードバッファは、ＤＥＩ信号の入力によってデータが主
記憶から転送されてくることを最初に知るので、ＬＢ
Ｐ．ＶをアクティブにするとともにＩＦ ＮＥＧＡＴＥ
信号を用いてデータが転送されたことをプライオリティ
コントロール部５０に通知し、インタロック状態は解除
され、プライオリティコントロール部５０は要求を受理
できることになる。
【００７７】そして、ＬＢＰに格納された最初の要求デ
ータは前述のようにセレクタ６０を介したバイパス経路
によって命令バッファ３６に出力されるが、このデータ
出力を命令処理部２１に通知するために、ＳＥＴ ＳＴ
Ｖ信号がロードバッファからステータスコントロール部
５６に出力され、ステータスコントロール部５６からデ
ータがきたことが命令処理部に通知される。命令データ
が命令バッファ３６に格納されると、次の命令フェッチ
が要求され、ＬＢＰ Valid With Fetch 状態のロードバ
ッファは、例えばＬＢＳにデータを格納しながらＬＢＰ
内のデータのうち命令キャッシュに格納していないデー
タの格納を続行する。
【００７８】先述のようにプリフェッチデータをキャッ
シュに格納する効果的な方法の１つは、後続命令で使用
されるプリフェッチデータのみを格納する方法である。
図８におけるステートマシーンは、この方法の実現例を
示している。ＬＢＰ Valid With Fetch 状態においてロ
ードバッファが命令処理部２１からの命令フェッチ要求
（stage3 valid がアクティブにされるとともにstage3
padrにより要求アドレスが通知される。) に対応して
データを検索するとき、ロードバッファ制御部は、保持
しているデータのアドレスと要求アドレスとをコンパレ
ータによって比較する。このときＬＢＰ内のデータにヒ
ットした場合、ロードバッファが命令バッファに該当デ
ータを格納する。
【００７９】すなわち命令フェッチ要求に対応したデー
タの検索とは、後述する図９で説明する命令ロードバッ
ファコントローラのコンパレータによりアドレス比較を
行うことを意味する。このコントローラに対してアドレ
スイン信号によって要求アドレスが入力され、コントロ
ーラ内部のコンパレータにより要求アドレスとロードバ
ッファ内の命令データのアドレスとの比較が行われる。
【００８０】ＬＢＳ内のデータにヒットした場合、ＬＢ
ＰのＷＭおよびＷＬ両フラグがアクティブであればＬＢ
Ｓ Valid状態に遷移する。ＬＢＰのＷＭおよびＷＬ両方
がアクティブでないとき、まだキャッシュに格納してい
ないＬＢＰのデータがキャッシュに格納される。ＬＢＳ
Valid状態では、ＬＢＳのＰＳフラグにに０をセットす
ることによりＬＢＳは直ちにＬＢＰに変更される。図５
に示されているように、本ロードバッファの場合、この
ＬＢＳからＬＢＰへの変更はＰＳフラグのみの変更で実
現される。この変更動作、即ちＬＢＳ．ＰＳ＝０を契機
に、ステートマシーンはＬＢＳ Valid状態からＬＢＰ V
alid With Fetch 状態に遷移する。先述のようにこのＬ
ＢＰ Valid With Fetch 状態では、キャッシュに未格納
のＬＢＰのデータがキャッシュに格納される。これによ
って、プリフェッチデータを含むすべてのムーブインデ
ータが格納されたことになる。ロードバッファ制御部は
すべてのデータがキャッシュに格納されるとロードバッ
ファValid を０にセットする。このロードバッファVali
d ＝０を契機にステートマシンは、idle状態に遷移す
る。
【００８１】ＬＢＳ内のデータにミスした場合、プリフ
ェッチデータは無効であるため、ＬＢＳのデータは無効
化される。その後ロードバッファValid ＝０を契機にス
テートマシーンはidle状態に遷移する。
【００８２】本発明における命令ロードバッファの動作
について、図９〜図１２を用いて更に詳細に説明する。
図９は図６で説明した命令ロードバッファのロードバッ
ファコントローラの概略構成図である。同図においてロ
ードバッファコントローラは、図８で説明したステート
マシンに相当するコントロール部７０を中心としてロー
ドバッファ０に対してアクセスがあった場合、例えば命
令処理部からの要求によってムーブインされた命令の次
の命令に対するフェッチ要求に応じてロードバッファ０
の内容が検索される場合に、アクセスされる命令のアド
レスの上位ビットとロードバッファ０内の命令のアドレ
スの上位ビットとを比較するコンパレータ７１、両方の
アドレスの下位ビットを比較するコンパレータ７２、同
様にロードバッファ１に対してアクセスがあった場合ア
ドレスの上位ビットを比較するコンパレータ７３、下位
ビットを比較するコンパレータ７４、ロードバッファ
０、またはロードバッファ１内に格納されたデータのい
ずれかを選択して命令キャッシュメモリ側に出力するた
めのセレクタ７５、および同様にアドレスを選択して命
令キャッシュメモリ側に出力するセレクタ７６を備えて
いる。
【００８３】図８の右側、および後述する図１３以降で
説明する実施例においては、ＬＢＰに格納された命令が
命令キャッシュメモリ２０に格納された後で、ＬＢＳに
格納された命令を命令キャッシュメモリに格納する場合
に、ＬＢＳに格納されている命令に対するアドレスの全
ビットを比較するヒット判定の結果判定に適合した時に
のみ、ＬＢＳに格納された命令が命令キャッシュメモリ
２０に格納されることになる。すなわち、図８右側で、
ＬＢＰ(Valid With Fetch)バリッドウィズフェッチ状態
からＬＢＳバリッド状態に遷移するための条件は、ＬＢ
Ｐ内のデータが全てキャッシュメモリに格納され、かつ
ＬＢＳ内のデータに対するヒット判定の結果がヒットと
判定されたことであり、図９ではコンパレータ７３、お
よび７４が共に‘１’を出力し、コントロール部７０の
内部に設けられたアンドゲートにこれらのコンパレータ
の出力が入力されることによってそのアンドゲートの出
力が‘１’となり、ヒット判定に適合したものとして処
理が行われる。
【００８４】本発明においては、図８で説明した状態遷
移のみでなく、それと異なった状態遷移も行われる。図
１０は図８と異なる状態遷移の例（その１）を示す。同
図においては、図８の右側のデータイン状態のステート
マシンのみが示されており、このステートマシンにおい
てＬＢＰバリッドウィズフェッチ状態からＬＢＳバリッ
ド状態への遷移の条件が一部異なっており、ＬＢＳヒッ
トの代わりにＬＢＰアクセスが用いられている。すなわ
ちここではＬＢＰのデータを全て命令キャッシュメモリ
に格納した後に、ＬＢＳに格納されている命令データへ
のアクセスに対してアドレスの下位ビットのみによる判
定、すなわちアクセス判定が行われ、そのアクセス判定
に適合した時にＬＢＳに格納されている命令データが命
令キャッシュメモリに格納される。図９においてはコン
パレータ７４の出力が‘１’となることにより、このア
クセス判定に適合したものとして処理が行われる。
【００８５】図１１は図８と異なる状態遷移の例（その
２）を示す。同図においては、ＬＢＰに格納された命令
データが全て命令キャッシュメモリに格納された後にＬ
ＢＳ内に格納されたデータを命令キャッシュメモリに格
納するか否かが、図８と異なってＬＢＰ内に格納された
命令データに対するヒット判定の結果によって決定され
る。すなわちＬＢＰ内に格納された命令のうちで、命令
処理部からの要求に応じてムーブインされた命令データ
に引き続く命令へのアクセス時において、アドレスの全
ビットを用いた比較によってヒット判定が行われ、その
判定に適合した時にのみＬＢＳ内に格納された命令デー
タの命令キャッシュメモリへの格納が行われる。図９に
おいては、このヒット判定はコンパレータ７１、および
７２が共に‘１’を出力することに対応する。
【００８６】図１２は図８と異なる状態遷移の例（その
３）を示し、ＬＢＳ内に格納された命令データを格納す
るか否かの決定が、ＬＢＰに格納された命令データへの
アクセス判定の結果によって決定される。すなわち、要
求に応じてムーブインされた命令データの次の命令デー
タに対してＬＢＰ内でアクセスがあった時に、アドレス
の下位ビットの比較によるアクセス判定の結果コンパレ
ータ７２が‘１’を出力した場合にのみ、ＬＢＳ内に格
納された命令データが命令キャッシュメモリに格納され
る。なお、図８〜図１２の説明では、図６のロードバッ
ファ０が最初はＬＢＰに相当し、ロードバッファ１がＬ
ＢＳに相当するものとして状態遷移を説明した。
【００８７】図１３にＬＢＳ内のデータにヒットした場
合のタイムチャートを示す。図１３において、命令キャ
ッシュに対する命令フェッチ要求はＴ０で発行される。
命令キャッシュは、フェッチ要求を受理することを命令
フェッチ応答により通知する。その後、Ｔ１において何
等かのデータが命令バッファに格納される。しかし、こ
のデータは要求データでないため、Ｔ２においてキャッ
シュミスが発生し、ＭＩコントロール部によってムーブ
イン要求がアクティブとされることにより、ムーブイン
動作が開始される。Ｔ６においてＤＥＩが通知され、そ
の次のＴ７からＴ10までの４サイクルの間主記憶からデ
ータが転送されてくる。最初に転送されてくるデータ、
即ちＴ７において転送されてくるデータＡＡＡＡは、例
えばバイパス経路を介してＴ８で命令バッファにも格納
される。それと同時にＩＦ ＮＥＧＡＴＥがアクティブ
にされ、これによって命令キャッシュ部はこのサイクル
以後の命令フェッチ要求を受理することができる。Ｔ８
での命令フェッチ要求に対してＴ９において、ロードバ
ッファに入力される該当データＣＣＣＣは、直ちに命令
バッファに出力される。その後Ｔ10において、ＬＢＳ内
のデータにヒットしたためＬＢＳ ＨＩＴがアクティブ
になる。このとき一旦ＬＢＳ ＶＡＬＩＤ状態となり、
ＰＳフラグが変更され、ＬＢＳはＬＢＰに変更される。
Ｔ11, Ｔ12において、プリフェッチデータをキャッシュ
に格納し、次のＴ13においてIdle状態に遷移する。以上
で、一連の動作は終了する。なお、Ｔ８でアドレス１０
８でなく、１１０のデータのフェッチが要求されている
のは要求アドレスが必ずしも連続とは限らないためであ
る。
【００８８】図１３ではＴ２でムーブイン要求が出され
てから、例えば実際にデータが転送されてくるＴ７まで
の期間においてはキャッシュメモリ側では何の動作も行
われないものとしたが、この期間においてキャッシュメ
モリに対して他の処理に伴うアクセスを許すことも可能
になる。すなわち本発明においては、命令ロードバッフ
ァに転送されたデータが命令キャッシュメモリに書き込
まれるまでの期間は命令キャッシュメモリに対するアク
セスを許すことができ、一般にこの期間は長いので、キ
ャッシュメモリのさらなる有効利用が可能となる。
【００８９】図１４はＬＢＳ内のデータにミスした場合
を示す。Ｔ９までの動作は図１３と同様である。しか
し、図１４においてＴ１０でＬＢＳ内のデータにミスし
たため、ＬＢＳ内のデータを無効化することにより、Ｔ
11において一連の動作を終了させている。なお、Ｔ９に
おいて命令バッファへのデータは本来‘ＣＣＣＣ’であ
るが、次のサイクルでミスと判定される無効データであ
るので‘ＸＸＸＸ’としてある。さらにこのとき図１３
と同様に、転送されたデータがロードバッファに入力さ
れると同時に命令バッファにも入力されているが、これ
は例えば別のパスを設けることによって可能である。
【００９０】続いて第２の実施例について説明する。第
２の実施例においては、前述のようにデータキャッシュ
メモリへの、例えば主記憶装置からのデータのフェッチ
に際してデータを一時的に格納するためのデータロード
バッファが用いられ、フェッチ命令に対応するムーブイ
ン対象のデータに加えてプリフェッチデータがデータロ
ードバッファに格納される。そこでまず第２の実施例に
おけるデータプリフェッチ、すなわちデータの先取り制
御に関して、そのような先取り制御が有効なプログラム
の例と、そのようなプログラムに対応するタイミングチ
ャートを用いて第２の実施例の概要を説明する。
【００９１】図１５は第２の実施例においてデータの先
取り制御が有効なプログラムの例であり、図１６は図１
５のプログラムに対応するタイミングチャートである。
図１５においてアドレス‘０１００’のデータがデータ
レジスタＤ１に読み込まれ、アドレスがインクリメント
され、インクリメントされたアドレスのデータがデータ
レジスタＤ２に読み込まれるという動作が行われる。例
えば図１（ｂ）における命令／演算処理部２７内のアド
レスレジスタＡ１に‘０１００’というアドレス値が読
み込まれ、これに伴って命令／演算処理部２７からデー
タキャッシュメモリ２６の制御部にデータフェッチ要求
がなされ、その次のサイクルでデータキャッシュメモ
リ、およびデータロードバッファにおけるヒット判定が
行われる。
【００９２】図１６において、サイクルＴ１においてア
ドレス‘０１００’を指定してデータキャッシュメモリ
に対するデータ要求がなされ、Ｔ２でデータキャッシュ
メモリとデータロードバッファの両方でヒット判定が行
われる。両方のヒット判定でミスと判定され、このサイ
クルでデータキャッシュメモリに次ぐ下位の記憶装置、
例えば主記憶装置へのデータ要求がアドレス‘０１０
０’を用いて行われる。
【００９３】これに対応して、要求されたアドレスのデ
ータに加えて、データのプリフェッチが行われる。この
プリフェッチは第１の実施例におけると同様にハードウ
エアプリフェッチであり、Ｔｎでフェッチ要求データ、
すなわちムーブイン対象データ‘ＡＡＡ’が主記憶装置
からデータロードバッファに転送されると、その次のサ
イクルＴｎ＋１でプリフェッチデータ‘ＢＢＢ’が続い
てデータロードバッファ（ＤＬＢ）に転送される。それ
と同時に、データ‘ＡＡＡ’はＤＬＢからデータキャッ
シュメモリに出力されると共に、命令／演算処理部へも
バイパス経路を経て出力される。
【００９４】サイクルＴｎ＋１において、命令／演算処
理部からアドレス‘０１１０’を用いてデータのフェッ
チ要求がデータキャッシュメモリとＤＬＢの両方に対し
て入力され、次のサイクルＴｎ＋２において共にヒット
判定が行われる。この時要求データ、すなわち‘ＢＢ
Ｂ’はまだキャッシュメモリに格納されていないので、
キャッシュメモリにおいてはヒット判定の結果がミスと
なるが、ＤＬＢのヒット判定においてヒットと判定さ
れ、次のサイクルＴｎ＋３においてデータ‘ＢＢＢ’が
データキャッシュメモリと命令／演算処理部との両方に
対して出力される。
【００９５】第２の実施例においても、図１３において
説明したと同様に、主記憶装置にムーブイン要求が出さ
れてから最初のデータがデータキャッシュメモリに格納
されるまでの期間においては、データキャッシュメモリ
に対する他の処理に伴うアクセスを許すことが可能とな
る。
【００９６】図１６のＴ３からＴｎまでの間がその期間
である図１７および図１８は第２の実施例においてソフ
トウエアプリフェッチ命令による先取り制御が有効なプ
ログラムの例であり、図１７は高級言語の場合、図１８
はアセンブリ言語の場合を示す。図１７，図１８のプロ
グラムにおいて‘pload Ａ１’の命令がソフトウエアプ
リフェッチ命令であり、‘load Ｄ１，Ａ１’の命令が
実際に演算に使用するために、データをレジスタＤ１に
格納するロード命令である。
【００９７】図１７の高級言語の場合にはソフトウェア
プリフェッチ命令に相当する命令がなく、図１７は図１
８を理解するための概念を示しているものである。図１
８においてではdata（ｉ）と言う配列の先頭アドレス
がセットされ、では後になって必要とするデータのプ
リフェッチが行われ、この命令によってムーブインが起
動される。通常ムーブイン動作は一般の命令実行に比べ
て非常に時間がかかるため、実際のロード命令よりも十
分な時間だけ前に実行されるコンパイラがその時間を考
慮して、このプリフェッチ命令を最適な位置に置く。
【００９８】図１８のは図１７のＳ＝０に相当する。
では実際に計算に必要なデータがデータレジスタＤ１
に読み込まれる。この時のプリフェッチ命令によって
すでに必要なデータがデータキャッシュメモリ、または
データロードバッファに格納されているため、このデー
タは高速に得られる。では和の計算が行われる。なお
図１８ではこれ以後、ソフトウェアプリフェッチ命令
も、ｉをインクリメントする命令も出てこないが、これ
はのプリフェッチ命令によってＳ＝Ｓ＋data（ｉ）を
計算するに十分なデータが読み込まれるためである。そ
しての命令実行により、図１７のプログラムによると
同じ結果が得られる。
【００９９】図１９は図１７，図１８に対応するタイミ
ングチャートの例である。例えば図１７において、最初
の命令でアドレスレジスタＡ１に‘０３００’の数値が
アドレス値として読み込まれた後に、続いてＡ１が指す
アドレスのデータがソフトウエアプリフェッチされる。
これに対応して、図１９においてサイクルＴ１において
アドレス‘０３００’を用いてデータキャッシュメモリ
へのデータフェッチ要求がなされ、次のサイクルＴ２に
おいてデータキャッシュメモリとＤＬＢとのヒット判定
において共にミスと判定され、例えば主記憶装置へのデ
ータ要求がこのアドレスを用いて行われる。
【０１００】図１６におけると同様に、サイクルＴｎに
おいてデータ‘ＡＡＡ’が、また次のサイクルＴｎ＋１
においてプリフェッチデータ‘ＢＢＢ’が主記憶装置か
らＤＬＢに転送される。図１６と異なり、サイクルＴｎ
＋１において命令／演算処理部からのデータ要求がなさ
れいないために、データキャッシュメモリへはＴｎ＋１
で‘ＡＡＡ’が、またＴｎ＋２において‘ＢＢＢ’が出
力される。この点では図１６に比較してデータ‘ＢＢ
Ｂ’はデータキャッシュメモリに対しては１サイクル早
く出力される。しかしながら、図１９においてはソフト
ウエアプリフェッチ命令であるために、命令／演算処理
部へのデータ出力はデータキャッシュメモリへの出力と
は同時に行われない。実際の命令／演算処理部へのデー
タ転送要求はＴｎ＋２においてなされ、この時アドレス
‘０３００’のデータはすでにＤＬＢからデータキャッ
シュメモリに出力されているので、Ｔｎ＋３における判
定においてデータキャッシュメモリにおいてはヒット、
ＤＬＢにおいてはミスと判定され、Ｔｎ＋４においてデ
ータ‘ＡＡＡ’がデータキャッシュメモリから命令／演
算処理部に出力される。
【０１０１】図２０は第２の実施例を説明するためのデ
ータ処理装置の構成ブロック図である。同図において
は、図３と異なり、図２のデータキャッシュブロック３
２内のデータキャッシュメモリ２６ａ、同制御部２６
ｂ、データロードバッファ（ＤＬＢ）６１ａ、および同
制御部６１ｂと、命令／演算処理部２７および主記憶装
置９との関係のみが示されている。
【０１０２】ＤＬＢ（バッファ部）６１ａも、図２２で
説明するように、図３のＬＢＰ４５、ＬＢＳ４６と同様
にそれぞれ１ライン分のデータ（オペランド）を格納す
る同一構成の２つのロードバッファから成っている。２
つのロードバッファは図６と同様にロードバッファ０、
ロードバッファ１と名づけられるが、プライマリ、セカ
ンダリの区別は成されない。
【０１０３】図２０におけるデータロードバッファの動
作は図３における命令ロードバッファの動作と同様であ
る。すなわち命令／演算処理部２７からのデータ要求に
対してキャッシュミスが発生すると、データキャッシュ
メモリ制御部２６ｂから主記憶装置９に要求アドレスが
通知され、ムーブイン動作が開始される。
【０１０４】主記憶装置９から転送される２ライン分の
データはＤＬＢ（バッファ部）６１ａに格納される。デ
ータ要求がソフトウェアプリフェッチ命令によるもので
ないときには、命令／演算処理部２７から要求されたデ
ータは直ちにデータキャッシュメモリ２６ａに書き込ま
れるとともに、命令／演算処理部２７に直接出力され
る。他のデータおよびソフトウェアプリフェッチ命令に
対応するデータのデータキャッシュメモリ２６ａへの書
き込みについては図２４で詳述する。
【０１０５】図２１は図２０のデータキャッシュブロッ
クの詳細構成図である。同図において、データキャッシ
ュブロックは図４で説明した命令キャッシュブロックと
構成は類似しているが、取り扱われるデータが演算など
に用いられるデータとしてのオペランドである点と、プ
ライオリティコントロール部に入力されるデータフェッ
チ要求がロード／ストア要求であり、フェッチ応答がロ
ード／ストア応答である点と、ストア命令に対応してデ
ータをＣＰＵから主記憶装置に格納する際に使用される
バッファとしてのストアバッファ６２が追加されている
点が異なっている。
【０１０６】ソフトウェアプリフェッチ命令は、例えば
図１８で説明したように独立した命令としてインプリメ
ントすることもできる。またより簡単な方法としては、
通常のロード命令において格納対象レジスタとして書込
み禁止のレジスタを指定する方法もある。前者の場合に
は、通常のロード命令とソフトウェアプリフェッチ命令
は全く異なるため、命令／演算処理部がその違いを認識
するのは簡単であり、命令／演算処理部はソフトウェア
プリフェッチ命令をロード要求信号と共にデータキャッ
シュに通知する。
【０１０７】後者の場合には、ロード命令が実質的にソ
フトウェアプリフェッチ命令として機能するか否かの検
出を行うのは命令／演算処理部だけである。その理由は
データキャッシュメモリは通常要求されたデータを命令
／演算処理部に渡すだけであり、そのデータが最終的に
どのレジスタに格納されるかを知っている必要がないた
めである。すなわち命令／演算処理部は、格納対象レジ
スタが書込み禁止のレジスタであることから、その命令
がソフトウェアプリフェッチ命令であることを認識す
る。
【０１０８】従ってソフトウェアプリフェッチ命令か否
かはロードバッファに専用の信号として通知されるとす
るのが実際的である。その場合は、後述する図２３で説
明するように、ソフトウェアプリフェッチ命令通知信号
はプライオリティコントロール部を介してプリフェッチ
信号としてロードバッファに通知される。
【０１０９】ストアデータをキャッシュに格納する手段
として有効なキャッシュライトバッファが追加されてい
る。キャッシュライトバッファにはステータスコントロ
ール部５６からのＳＴＯＲＥ ＨＩＴ信号によりストア
データを格納する。そして、そのデータはプライオリテ
ィコントロール部５０に要求を出してその要求が受け付
けられた際に、該当データをキャッシュに格納する。
【０１１０】図２１のデータキャッシュブロックと図４
の命令キャッシュブロックとの構成の相違について更に
説明すると、まずウェイトレジスタ部とＭＩコントロー
ル部は全く同じ構成である。ステータスコントロール部
については、データキャッシュブロックでは命令キャッ
シュブロックと異なって主記憶装置への書込み、すなわ
ちストア動作が行われるために外部回路はその分異なる
が、ロードバッファに着目した時の動作は同じである。
【０１１１】また、プライオリティコントロール部につ
いては、要求が増えるためにプライオリティエンコーダ
の構成は若干異なるが、それ以外は同じである。キャッ
シュへの書込み要求に対するライトアクノリッジ信号の
出力タイミングについても、命令キャッシュブロックに
おけると全く同様である。ソフトウェアプリフェッチ命
令に対しては、ロードバッファに格納されたデータをキ
ャッシュメモリに格納する要求がプライオリティコント
ロール部で受け付けられた時に、プライオリティコント
ロール部からライトアクノリッジ信号が出力される。
【０１１２】図２２は第２の実施例におけるデータロー
ドバッファの構成ブロック図である。同図において、デ
ータロードバッファは図６に説明した第１の実施例にお
ける命令データロード用のロードバッファとその構成に
おいてほとんど同様であるが、使用目的が異なり、図６
のようにロードバッファプライマリィとロードバッファ
セカンダリィとを区別する必要がない。ロードバッファ
のそれぞれはＬＢ０およびＬＢ１と名付けられ、これら
のそれぞれのロードバッファは１ライン分、ｎバイトの
フリップフロップで構成される。図６との大きな相違点
は、図６においてロードバッファのプライマリィとセカ
ンダリィとの区別を示すＰＳフラグの代わりに、アクテ
ィブである時のそのエントリのデータがソフトウエアプ
リフェッチのデータであることを示すＰＦフラグが設け
られている点である。その他のフラグなどの意味は図６
におけると同様である。
【０１１３】図２３はデータロードバッファと図２１に
示したデータキャッシュブロック内の各部とのインタフ
ェース、および主記憶装置との間のバスとしてのＰＢＵ
Ｓとのインタフェースの例である。図２３における各信
号の意味は図７と類似しているが、区別を明確にするた
め、それぞれの信号の意味を以下に説明する。
【０１１４】ＤＬＢ ＡＤＲ ：ムーブインの原因と
なったデータフェッチ要求に対応するデータの起動アド
レスを示す ＲＥＡＤ ＩＤ ： データフェッチ時の２ライン
分、２ｎバイト内の選択信号 ＳＲＡＧＥ３ ＶＡＬＩＤ ：キャッシュブロックのＳ
ＴＡＧＥ３が有効であることを示す ＳＲＡＧＥ３ ＰＡＤＲ ：データフェッチ要求の物
理アドレスで、ＤＬＢＡＤＲと同じとしてもよい ＷＲＩＴＥ ＡＣＫ ：キャッシュへの書き込み
要求に対するキャッシュからの応答 ＰＲＥ ＦＥＴＣＨ ：ムーブインによるデータ
はソフトウエアプリフェッチであることを示す ＤＯ ＬＯＡＤ ：キャッシュＲＡＭへの書
き込みデータ ＤＯ ＬＯＡＤ ＩＵ ：レジスタへの書き込みデ
ータ ＬＢ ＷＲＩＴＥ ＡＤＲ ：キャッシュへの書
き込みデータのアドレス ＬＢ ＷＲＩＴＥ ＲＥＱ ：キャッシュへの書
き込み要求 ＬＢ ＷＲＩＴＥ ＲＥＱ ＷＩＴＨ ＳＰＦ ：キャ
ッシュへのソフトウエアプリフェッチ時の書き込み要求 ＤＦ ＮＥＧＡＴＥ ：ＬＢにデータが格納さ
れ、ＬＢがフェッチ要求を受け付ける状態となったこと
を示す ＬＯＡＤ ＢＵＦＦ ＶＡＬＩＤ：ロードバッファのデ
ータが有効であることを示す ＳＥＴ ＳＴＶ ：ムーブイン時のヒット信
号 ＤＬＢ ＬＩＮＥ ：ロードバッファにデータ
フェッチ要求がきた際のヒット判定信号（コンパレータ
による判定結果） ＰＢＵＳ ＤＥＩ ＩＮ ：ＰＢＵＳから次のサイク
ルにデータが来ることを示す ＰＢＵＳ ＤＡＴＡ ＩＮ ：ＰＢＵＳからのデータ ＰＢＵＳ ＤＡＴＡ ＩＤ ：ＰＢＵＳから来るデータ
の２ライン、２ｎバイト内の位置 ＲＥＳＥＴ ：リセット信号 ＣＬＯＣＫ ：クロック信号 図２４にデータロードバッファのステートマシンを示
す。図８と同様に左側は全体のステートマシンを、右側
は１つのステートであるデータインのステートマシンを
示している。左側の全体のステートマシンでは図８のＬ
ＢＰ．ＶのフラグがロードバッファのＶフラグ、ＬＢ．
Ｖとなっている点を除いて、状態遷移の様子は図８と同
様である。
【０１１５】図８におけると同様に、フラグＬＢ．Ｖが
アクティブになるとData In 状態になるが、このときソ
フトウエアプリフェッチでなければ（ＬＢ Pre Fetch
＝０）ハードウエアプリフェッチとしてのＬＢ Wait 状
態に遷移する。この状態は図８におけるＬＢＰ Valid状
態に相当し、同様の動作が行われる。例えばこの状態で
最初にロードバッファに格納されるデータは、データフ
ェッチ要求に該当するデータである。従って、ＬＢ Wai
t 状態において最初にデータが格納されるとき、データ
ロードバッファはそのデータを図２の汎用レジスタ４０
に格納するため、do Load iuに出力する。このとき、
データロードバッファはキャッシュヒットを示すＳＥＴ
ＳＴＶ信号をステータスコントロール部５６に出力す
る。データキャッシュは、何等からの原因によりインタ
ーロックしない限り新たなるデータフェッチ要求を受理
する。
【０１１６】データフェッチ要求によってロードバッフ
ァに保有中のラインがアクセスされる場合、データロー
ドバッファは、アドレスの下位ビットのみによってアク
セス判定を行い、この判定にヒットしたとき、ＬＢ Acc
ess をアクティブにする。ロードバッファは、このＬ
Ｂ．Access信号がアクティブとなるのを契機にData In
状態中のＬＢ Wait 状態からHigh Write状態に遷移す
る。このHigh Write状態では、新たなるムーブインデー
タ( プリフェッチデータ) を格納しながらＬＢで保持し
ているデータでかつまだキャッシュに格納していないデ
ータをキャッシュに格納する。また本状態中データキャ
ッシュブロックは、データフェッチ要求を受理する。ロ
ードバッファValid 中に受理されたデータフェッチ要求
に対しては、ロードバッファが検索される。上述のアク
セス判定の結果、ＬＢ Access がアクティブとなること
は、図３７におけるキャッシュへのアクセスに関して説
明したアドレスのIndex 部が一致していることを意味す
る。
【０１１７】ソフトウエアプリフェッチのデータが主記
憶装置から転送されることにより状態がData In に遷移
するとき、Data In 状態のステートマシーンはidle状態
からＬＢ Wait With ＳＰＦ状態に遷移する。この状態
において、主記憶装置から転送されるデータはロードバ
ッファに格納される。しかし、キャッシュへの書き込み
は、キャッシュ部がいかなる動作も実行しない場合に限
り実行される。本システムでは、ロードバッファからキ
ャッシュへの書き込み要求(WRITE REQ WITH SPF)信号は
アクティブになるが、この信号はデータキャッシュ部で
実行される操作における最も低い優先度を持つ。従っ
て、この要求がデータフェッチ要求等の他の要求と衝突
したときは、ロードバッファに対する応答(WRITE ACK)
信号がアクティブとならない。ＬＢ Wait With SPF状態
においてのデータフェッチ要求に対しては、キャッシュ
部とともにロードバッファもその内容が検索される。
【０１１８】この検索においてロードバッファ内のデー
タにヒットすると、ステートマシーンはHigh Write状態
に遷移する。この状態では WRITE REQ WITH SPF よりも
優先度の高い書き込み要求(WRITE REQ) を用いてロード
バッファ内のデータはキャッシュに格納される。なおこ
の状態への遷移は、ＬＢ Go Write 信号がアクティブに
なることによっても成される。この信号は、図２１にお
けるコンパレータ５５によるアドレス比較の結果、キャ
ッシュミスのときにステータスコントロール部５６から
出力されるもので、ロードバッファに対して格納されて
いるデータの出力を指示するものである。
【０１１９】データロードバッファのロードバッファコ
ントローラの構成は、図９で説明した命令ロードバッフ
ァのコントローラとほぼ同じである。図２４で説明した
ように、データロードバッファのステートマシンは命令
ロードバッファのステートマシンと異なるため、コント
ロール部の内部の回路は当然命令ロードバッファのコン
トロール部の回路とは異なる。その回路については図３
８〜図５１で説明する。
【０１２０】コントローラの動作としては、データロー
ドバッファの場合にはソフトウェアプリフェッチか否か
を示すＰＦフラグが、ロードバッファバリッド(Load Bu
fferValid) ＝１となってファーストデータイン(First
Data In) 状態からデータイン(Data In) 状態に遷移す
ると同時に書き込まれる。ソフトウェアプリフェッチか
否かは、図２３で示したようにプリフェッチ信号によっ
てデータキャッシュインタフェースを介して通知され、
その信号の値がＰＦフラグの値としてセットされる。デ
ータイン状態では、図２４の右側に示したように、この
ＰＦフラグの値に応じて２種類の動作が行われる。
【０１２１】ソフトウェアプリフェッチでない場合に
は、例えば命令ロードバッファに対して図１２で説明し
た動作と同様の動作が行われる。すなわち図２４の右側
のＬＢウェイト(Wait)状態では、まず主記憶装置から転
送された要求対象データを含むラインのデータがデータ
キャッシュメモリに格納されると同時に、要求されたデ
ータ自体は図２３に示したdo load iuにも出力される。
【０１２２】このラインがデータキャッシュメモリに格
納された時点、すなわちＷＭ＝ＷＬ＝１となった時点
で、要求データを含むライン内のデータへのアクセスに
対してデータの下位アドレスのみを比較するアクセス判
定にそのデータが適合した時、ＬＢアクセス(Access)＝
１となってハイライト(High Write)状態への遷移が行わ
れる。この時点でアクセスがない場合にはＬＢＶフラグ
が‘０’とされ、先取りされたラインのデータはデータ
キャッシュメモリに格納されることなく、アイドル状態
への遷移が行われる。
【０１２３】ハイライト(High Write)状態では、先取り
されたラインのデータがデータキャッシュメモリに格納
される。主記憶装置から転送されるデータがまだロード
バッファに格納中である時には，そのデータをロードバ
ッファに格納しながら、ロードバッファ内に保持されて
いるデータがデータキャッシュメモリに格納される。そ
して全てのデータをデータキャッシュメモリに格納し終
わった時点で、アイドル状態への遷移が行われる。
【０１２４】ソフトウェアプリフェッチでない場合に、
命令ロードバッファに対して図１０で説明した動作と同
様の動作も行われる。図１０ではロードバッファセカン
ダリ内の命令データに対するアクセス判定の結果、ロー
ドバッファセカンダリ内の命令データがその判定に適合
した場合にその命令データが命令キャッシュメモリに格
納されるが、データロードバッファの場合には要求され
たデータを含むラインの次のライン、すなわち先取りさ
れたライン内のデータがアクセス判定に適合した場合に
そのデータ、例えば図２２ではロードバッファ１内のデ
ータが、ハイライト(High Write)状態においてデータキ
ャッシュメモリに格納される。この場合、図２４のＬＢ
ウェイト(Wait)状態からハイライト(High Write)状態へ
の遷移の条件であるＬＢアクセス(Access)＝１という条
件の意味が、前述（ロードバッファ０内のデータに対す
る判定）とは異なるものとなる。
【０１２５】更に命令ロードバッファに対して図１１で
説明した動作と同様の動作もデータロードバッファにお
いて行われる。すなわち命令／演算処理部から転送を要
求されたデータを含むライン内のデータを対象とするヒ
ット判定において、そのデータがアドレスの全ビットに
よるヒット判定に適合した場合にハイライト状態への遷
移が行われ、先取りされたラインのデータがデータキャ
ッシュメモリに格納される。この場合、図２４において
ＬＢウェイト(Wait)状態からの遷移の条件は、ＬＢ Ｈ
ＩＴ＝１となる。ハイライト(High Write)状態において
はヒット判定の結果が、図２１のＤｌｂ Lineを介して
データロードバッファ６１からステータスコントロール
部５６に通知され、それと共にデータの出力が行われ
る。
【０１２６】ソフトウェアプリフェッチ命令に対して
は、図２１のプライオリティコントロール部５０におい
て、データキャッシュメモリへのソフトウェアプリフェ
ッチデータの書込み要求を、通常のロード／ストア要求
に伴う書込み要求よりも優先度の低い要求として扱うこ
とにより、通常のロード／ストア要求に対応するデータ
フェッチ要求の処理が先に行われ、データフェッチ要求
がない時にソフトウェアプリフェッチデータがデータキ
ャッシュメモリに格納される。
【０１２７】この場合のプライオリティコントロール部
の優先順位としては、例えばソフトウェアプリフェッチ
命令以外の命令に対応するキャッシュへの書込み要求を
第１、再実行要求を第２、データフェッチ要求を第３、
ソフトウェアプリフェッチ命令に伴うキャッシュへの書
込み要求を第４とする順位とする。なお、ここで第３順
位のデータフェッチ要求はソフトウェアプリフェッチ命
令に対応するデータフェッチ要求をも含んでいるが、こ
の命令に伴うデータのキャッシュへの書込み要求は第４
の順位、すなわち最も低い優先順位で処理されることに
なる。
【０１２８】図２４においては、ソフトウェアプリフェ
ッチ命令に対応してロードバッファバリッド(Load Buff
er Valid) ＝１となると、ロードバッファウェイトウィ
ズ（ＬＢ Wait With) ＳＰＦ状態への遷移が行われる。
この状態では、主記憶装置から転送されるデータをロー
ドバッファに格納しながら、プライオリティコントロー
ル部に対してロードバッファは優先順位が第４位のキャ
ッシュへの書込み要求信号を出力し、その要求に対する
アクノリッジ信号を受けた時点でデータをキャッシュメ
モリに格納する動作が行われ、全てのデータの書込みが
終わった時点でアイドル状態への遷移が行われる。
【０１２９】ロードバッファウェイトウィズ(Load Buff
er Wait With) ＳＰＦ状態からハイライト(High Write)
状態への遷移は、Load Buffer ＝ＨＩＴと言う条件か、
ロードバッファゴーライト（ＬＢ go Write)＝１と言う
条件である。ロードバッファウェイトウィズ（ＬＢ Wai
t With) ＳＰＦ状態で命令／演算処理部からのデータフ
ェッチ要求の処理が行われ、キャッシュミスになった時
にはロードバッファに格納されたデータを対象としてア
ドレスの全ビットによるヒット判定が行われ、その判定
に適合した場合にはロードバッファ＝ヒットの条件が成
り立ち、ハイライト(High Write)状態への遷移が行われ
る。またこのヒット判定においてミスした時にも、ロー
ドバッファゴーライト(Load Buffer go Write)＝１とな
り、ハイライト(High Write)状態への遷移が行われる。
【０１３０】ハイライト(High Write)状態では、主記憶
装置から転送されるデータのロードバッファへの格納と
共に、前述のようなソフトウェアプリフェッチ命令以外
の場合と同様に有効データのキャッシュメモリへの格納
が行われるが、Load Buffer＝ＨＩＴの条件によって遷
移が行われた場合にはヒット判定通知が前述と同様にス
テータスコントロール部にも通知され、それと同時にデ
ータ出力が行われる。そして全てのデータをキャッシュ
メモリに格納した時点で、アイドル状態への遷移が行わ
れる。
【０１３１】図２５にソフトウエアプリフェッチの場合
のタイムチャートを示す。図２５において、データキャ
ッシュに対するLoad／Store 要求はＴ０で発行される。
データキャッシュは、命令／演算処理部２７に対して、
フェッチ要求を受理することをLoad／Store 応答により
通知する。その後、Ｔ２において何等かのデータがレジ
スタに格納されるが、このデータは要求データと異なる
ためキャッシュミスが発生し、ムーブイン要求がアクテ
ィブとされて、ムーブイン動作が開始される。Ｔ６にお
いてＤＥＩが通知され、その次のＴ７からＴ10までの４
サイクルの間主記憶からデータが転送されてくる。最初
に転送されてくるデータ、すなわちＴ７において転送さ
れて来るデータはレジスタに転送されるが、このレジス
タはアドレス値として０のみを持つものであり、実質的
にデータはレジスタに格納されない。データキャッシュ
部は他のデータフェッチ要求をＴ７以降に受理すること
ができる。Ｔ８においてＴ０のソフトウエアプリフェッ
チに対する実際のLoad／Store 要求が発行されている。
このフェッチ要求は、Ｔ10においてロードバッファ内の
データにヒットしている。ロードバッファはこのヒット
を契機にＬＢ WAITWith SPF状態からHigh Write状態に
遷移している。その後、ロードバッファのデータは、優
先度の高い書き込み要求（WRITE REQ)により格納され
る。以上で、一連の動作は終了する。
【０１３２】図２６〜図３７は第１の実施例におけるロ
ードバッファ、すなわち命令ロードバッファに対する制
御回路の実施例である。また図３８〜図５１は第２の実
施例におけるロードバッファ、すなわちデータロードバ
ッファに対する制御回路の実施例である。これらの図中
で使用されているゲート信号の意味を以下に示す。
【０１３３】ＤＥＥＲＥＧ ：リセット付ＦＦ ＢＵＦＧＡＴＥ ：バッファ（入力と同じ論理を出力） ＩＮＶＧＡＴＥ ：インバータ ＡＮＤ２ ：２入力ＡＮＤ ＡＮＤ３ ：３入力ＡＮＤ ＯＲ２ ：２入力ＯＲ ＯＲ３ ：３入力ＯＲ ＯＲ４ ：４入力ＯＲ ＯＲ５ ：５入力ＯＲ ＮＯＲ２ ：２入力ＮＯＲ ＸＯＲ２ ：２入力排他倫理和 Ｄａｔａ ＩＤ ＧＥＮ ：入力に応じた２ビットのＩ
Ｄ出力 ＭＵＸ２ ：２ビット２→１セレクタ ＭＵＸ ：144 ビット2 →１セレクタ ＭＵＸ144 ：144 ビット2 →１セレクタ ＣＭＰＡＲＡＴＯＲ：２７ビット比較器 ＢＵＦＦ ：ロードバッファにおけるバッファ部 これらの制御回路のうち命令ロードバッファに対する制
御回路の動作の一部を説明する。図８のＬＢＰバリッド
状態、またはＬＢＰバリッドウィズフェッチ状態におい
て、ＬＢＰの格納内容のうちＭＳＢ側が命令キャッシュ
に格納されると、ＬＢＰのＷＭフラグが１とされる。ま
たＬＢＰのＬＳＢが命令キャッシュに格納されると、Ｗ
Ｌフラグが１とされる。するとＬＢＰ側ではＷＭ＝ＷＬ
＝１となるので、図３８〜図５１のＬＢ０Ｐライト(Wri
te) かＬＢ１Ｐライト(Write) のどちらかが‘１’とな
り、ファーストＬＢＰライト(First LBP Write) も１と
なる。
【０１３４】前述のように、命令ロードバッファにおい
てはＰＳフラグの内容によって２つのロードバッファが
それぞれＬＢＰ，ＬＢＳになるが、ここでも最初にＬＢ
Ｐはロードバッファ０、ＬＢＳはロードバッファ１であ
ったとすると、ＬＢ０Ｐライトが‘１’となる。各フラ
グを‘１’とするためには、図９のコントロール部７０
からＬＢＰのＷＭ／ＷＬフラグを‘１’として出力する
と共に、ライトイネーブル信号（ＷＥ）として通常
‘１’を出力することになる。これらの信号は図６のフ
ラグ０イン信号とＷＥ０とによってバッファ部に伝えら
れ、バッファ部内のフラグが書き換えられる。
【０１３５】一方、ＬＢＳ内のデータに対するヒット判
定の結果がヒットであれば、図３５のＬＢＳヒットが
‘１’となる。このヒット判定は図３７の２つのコンパ
レータによって行われる。これらの２つのコンパレータ
は図９では４つのコンパレータとして示されているが、
最終的には同じ結果が得られる。これらのコンパレータ
の出力から図３５のＬＢＳヒット信号が得られる。ファ
ーストＬＢＰライト＝１かつＬＢＳヒット＝１となる
と、図２８のＬＢＳバリッドが‘１’となり、ＬＢＳバ
リッド状態への遷移が行われる。この信号は次に図３６
の回路に伝えられ、フラグ１（１）ＬＢＳバリッドが
‘１’となる。次に図３２のフラグ（１）インが‘０’
となると共にＷＥ１が‘１’となり、ロードバッファ１
のＰＳフラグが‘１’から‘０’に書き換えられる。
【０１３６】以上に説明した実施例においては、命令ロ
ードバッファ、およびデータロードバッファは共に各段
が１ライン分の容量を持つ２段のロードバッファによっ
て構成されるものとしたが、必ずしも２段に限定される
ことなく、３段以上のバッファによってこれらのロード
バッファを構成することもできることは当然である。
【０１３７】図５２は本発明の第３の実施例のキャッシ
ュ記憶装置を示している。図５２のキャッシュ記憶装置
は、キャッシュタグ３０１、キャッシュ３０２、コンパ
レータ３０３、セレクタ３０４、キャッシュ制御部３１
０、キャッシュライトバッファ３０５と、さらにムーブ
インバッファ３０６、２入力セレクタ３０８を備える。
【０１３８】この実施例において、キャッシュライトバ
ッファ３０５が図示しない中央処理装置とキャッシュメ
モリ３０２の間に設けられ、ムーブインバッファ３０６
は主記憶装置３０９とキャッシュメモリ３０２の間に設
けられる。
【０１３９】以下、図５３（ａ）及び（ｂ）のフローチ
ャートを参照して、ロード命令及びストア命令の動作を
説明する。先ず、図５３（ａ）のロード命令では、ステ
ップＳ１ａ（アドレスセレクトステージ）でロード命令
を発行してアドレスを選択し、ステップＳ２（タグ及び
キャッシュアクセスステージ）でキャッシュ３０２及び
キャッシュタグ３０３にアクセスしてデータを読み出
し、ステップＳ３ａ（ヒット判定ステージ）で読み出し
たデータのヒット判定を行う。
【０１４０】但し、キャッシュライトバッファ３０５内
に、キャッシュ３０２への書き込み前のデータが存在し
ている可能性があるので、ステップＳ１ｂでキャッシュ
ライトバッファ３０５の有効ビットＶの判定をし、有効
である場合にはステップＳ３ｂでキャッシュライトバッ
ファ３０５のデータフィールドＤのデータを読み出す。
【０１４１】一方、図５３（ｂ）のストア命令では、ス
テップＳ１１ａ（アドレスセレクトステージ）でストア
命令を発行してアドレスを選択し、ステップＳ１１ｂで
キャッシュライトバッファ３０５の有効ビットＶの判定
をする。次に、ステップＳ１２ａ（タグアクセスステー
ジ）でキャッシュタグ３０３にアクセスし、キャッシュ
ライトバッファ３０５の有効ビットＶが有効である場合
には、同時にステップＳ１２ｂで、キャッシュライトバ
ッファ３０５のデータフィールドＤのデータ、すなわち
前のストア命令の書き込みデータをキャッシュ３０２に
書き込み、有効ビットＶを無効化する。次に、ステップ
Ｓ１３（ヒット判定ステージ）でヒット判定を行い、ヒ
ットしていれば、キャッシュライトバッファ３０５のア
ドレスフィールドＡにアドレスデータを、データフィー
ルドＤに書き込みデータをそれぞれ書き込み、有効ビッ
トＶを有効化する。
【０１４２】次に、ストア命令の後に連続したロード命
令が実行される場合の動作を図５４を参照して説明す
る。図５４はストア命令及びそれに連続するロード命令
を実行する場合の第３の実施例のキャッシュ記憶装置の
タイミングチャートである。
【０１４３】図５４において、Ｔ０サイクルでストア命
令（Store)が発行されと、同時にキャッシュライトバッ
ファ３０５の有効ビットＶの判定をする。次に、Ｔ１サ
イクルにおいてタグアクセス（Tag Access) を行うと同
時に、有効ビットＶが有効である（WB Valid) 場合には
キャッシュ３０２の該当アドレス（ADR 100)へのデータ
（Ｄａｔａ ＡＡ）の書き込み（Data Write) を行う。
次に、Ｔ２サイクルにおいてヒット判定を行い、ヒット
（Hit)であればキャッシュライトバッファ３０５のアド
レスフィールドＡにアドレスデータ（ADR 200)を、デー
タフィールドＤに書き込みデータ（Ｄａｔａ ＢＢ）を
それぞれ書き込み、有効ビットＶを有効化（WB Valid)
する。
【０１４４】次に、Ｔ１サイクルでロード命令（Load)
が発行されると、Ｔ２サイクルにおいてタグ及びキャッ
シュアクセス（Cache Access) を行い、Ｔ３サイクルに
おいてヒット判定（Hit)及びデータ（Ｄａｔａ ＣＣ）
の出力を行う。
【０１４５】更に、Ｔ２サイクルでロード命令（Load)
が発行されても、Ｔ３サイクルにおいてタグ及びキャッ
シュアクセス（Cache Access) を行い、Ｔ４サイクルに
おいてヒット判定（Hit)及びデータ（Ｄａｔａ ＤＤ）
の出力を行う。つまり、従来のように、キャッシュ３０
２へのアクセス競合により、後続のロード命令を待機さ
せることなく後続のロード命令を実行できる。
【０１４６】尚、第３の実施例では、キャッシュ制御部
３１０は、中央処理装置のストア命令実行時にキャッシ
ュミスが生じた場合、キャッシュライトバッファ３０５
には書き込みデータを書き込まず、ストアバッファのみ
に書き込むよう制御するとしたが、他の制御方法とし
て、必ず一度書き込みデータをキャッシュライトバッフ
ァ３０５に書き込み、キャッシュミスが生じた場合にキ
ャッシュライトバッファ３０５に書き込みを行った該デ
ータをリセットする方式も考えられる。
【０１４７】この場合、新たなストア命令を実行する時
には、命令発行時にキャッシュライトバッファ３０５の
データ（前のストア命令の書き込みデータ）をキャッシ
ュ３０２に書き込み、ヒット判定以前に書き込みデータ
をキャッシュライトバッファ３０５に書き込み、ヒット
判定の結果、ミスであれば（そのステージで）キャッシ
ュライトバッファ３０５の有効ビットＶを無効化する。
【０１４８】また第３の実施例では、キャッシュライト
バッファ３０５内の有効なデータをキャッシュ３０２に
書き込むタイミングを、新たなストア命令実行時とした
が、これに限らず、新たなストア命令発行以前の当該キ
ャッシュ記憶装置の許す任意の時刻であればよい。
【０１４９】以上説明したように、第３の実施例によれ
ば、中央処理装置のストア命令実行時に、書き込みデー
タを直接キャッシュに書き込まず、先ずキャッシュライ
トバッファに書き込みアドレス及びデータを書き込み、
キャッシュ記憶装置の許す任意の時刻に、キャッシュラ
イトバッファが有効なデータを保持していると認識され
た場合に、該データをキャッシュに書き込むよう制御す
ることとしたので、ロード命令とストア命令の実行を同
一のステージ数で終了することが可能となり、ロード及
びストアのアクセス競合を解消した高性能なデータ処理
装置を提供することができる。
【０１５０】また、中央処理装置のストア命令実行時に
キャッシュミスが生じた場合、キャッシュライトバッフ
ァには書き込みデータを書き込まず、ストアバッファの
みに書き込むよう制御し、キャッシュライトバッファが
有効なデータを保持している場合には、新たなストア命
令を実行する時に、同時にキャッシュライトバッファの
データをキャッシュに書き込むよう制御する。このた
め、ロード命令とストア命令の実行を同一のステージ数
で終了することが可能となり、ストア命令及びそれに連
続するロード命令を実行する場合にも、先行のストア命
令によるキャッシュへの書き込みと、発行しようとする
ロード命令によるキャッシュからの読み出しが競合しな
い。従って後続のロード命令を待機させることなく実行
でき、結果として、キャッシュ記憶装置におけるロード
及びストアのアクセス競合を解消した高性能なデータ処
理装置を提供することができる。
【０１５１】図５５は、第３の実施例によるロード命令
実行時の動作フローを示す。図５２のキャッシュ記憶装
置は、Ｓ２０１で中央処理装置からロード命令と主記憶
装置アクセスアドレスを受け取る。
【０１５２】次に、アドレスレジスタＡＤＲに格納され
た主記憶装置アクセスアドレスのうち、インデクスを取
り出して、キャッシュ３０２およびキャッシュタグ３０
１にアクセスし（Ｓ２０２）、キャッシュタグ３０１よ
り読み出したアドレスと、ＡＤＲより取り出したタグと
をコンパレータで比較する（Ｓ２０３）。
【０１５３】Ｓ２０３でアクセスがヒットしたときは、
キャッシュ３０２から読み出されたデータのうち、タグ
に対応するデータをセレクタにより選択し、処理を終え
る。Ｓ２０３でアクセスがミスしたとき、すなわち、タ
グに対応するアドレスがキャッシュタグ３０３に格納さ
れていなかったときは、キャッシュ制御部３１０は、主
記憶装置又は、主記憶装置と図５２のキャッシュ記憶装
置の間に設けられた下位キャッシュ記憶装置に対して、
ロードすべきデータを要求する（Ｓ２０４）。
【０１５４】主記憶装置又は下位キャッシュ記憶装置か
らデータが読み出されると（Ｓ２０５）、このデータを
一旦ムーブインデータとしてムーブインバッファ３０６
に格納する（Ｓ２０６）。その後ムーブインバッファ３
０６から、他のキャッシュアクセスに優先して、例え
ば、後続するストア命令のキャッシュライトバッファ３
０５からキャッシュへの書き込みを待たせてムーブイン
データを２入力セレクタ３０８を介してキャッシュ３０
２に格納する。このとき、ムーブインデータに対応する
アドレスもキャッシュ制御部３１０からキャッシュタグ
３０１に格納する。格納されたムーブインデータはロー
ドデータとして出力される（Ｓ２０７）。
【０１５５】中央処理装置から受け取った命令がストア
命令であった場合の動作フローは図５３（ｂ）に示され
ている。キャッシュ記憶装置は、主記憶装置アクセスア
ドレスとストアデータを受け取ると、まずキャッシュタ
グにアクセスし、タグのヒット判定を行う。ヒットすれ
ば、ストアデータをキャッシュライトバッファ３０５に
格納する。このとき、キャッシュライトバッファ３０５
の有効ビットがValid であれば、同時にキャッシュライ
トバッファ３０５に既に格納されていた他のデータをキ
ャッシュ３０２に書き込む。
【０１５６】キャッシュライトバッファ３０５に格納さ
れたストアデータは、他のストア命令の実行時以外に、
他のキャッシュアクセスが行われていない時にも、キャ
ッシュ３０２に書き込むことができる。不図示のＣＰＵ
の制御により、２入力セレクタ３０８は、キャッシュ３
０２へのデータ入力元を、不図示のＣＰＵの制御により
ムーブインバッファ３０６とキャッシュライトバッファ
３０５のうちから選択する。
【０１５７】図５６は、図５２のキャッシュ記憶装置に
おいて、ロード命令によるキャッシュアクセスがミスし
た場合を示すタイミングチャートである。サイクルＴ０
でロード命令と主記アクセスアドレスＡＤＲ１００が発
行されると、サイクルＴ１でタグアクセス及びキャッシ
ュアクセスを行い、サイクルＴ２でミスと判定される。
これに伴い、主記憶装置又は下位キャッシュ記憶装置に
対して、ムーブイン要求ＭＩ−ＲＥＱと、ムーブイン用
の読み出しアドレスＭＩ−ＡＤＲ１００を発行する。な
お、サイクルＴ２ではムーブインバッファ３０６にはデ
ータ（Ｄａｔａ ＸＸ）が格納されている。サイクルＴ
４で主記憶装置又は下位キャッシュ記憶装置からデータ
ＡＡが読み出され、サイクルＴ５でムーブインバッファ
３０６に格納される。Ｔ３はムーブイン要求ＭＩ−ＲＥ
Ｑが発行されてから、データＡＡが読み出れるまでの時
間を表し、必ずしも１サイクルとは限らない。
【０１５８】ムーブインバッファ３０６に格納されたデ
ータＡＡは、その後キャッシュ３０２に書き込まれる。
第３の実施例において、キャッシュタグ３０１でキャッ
シュミスが生じたときロードデータをムーブインして一
時格納するムーブインバッファ３０６を第１、第２実施
例のロードバッファによって構成すれば、ロードバッフ
ァと、ストアデータを一時格納するキャッシュライトバ
ッファ３０５とを共に設けることになるので、第１およ
び第２の実施例の効果も奏することができる。
【０１５９】本実施例によれば、ロード命令実行時にキ
ャッシュタグアクセスがミスしたとき、すなわち、ロー
ドしようとしたデータがキャッシュに保持されていなか
ったとき、主記憶装置あるいは別のキャッシュ記憶装置
から、上記データをキャッシュライトバッファに格納す
る。格納された、ロードしようとしたデータはストアデ
ータの場合と同様に、キャッシュライトバッファが有効
なデータを保持し、かつ、キャッシュへのアクセスが許
される任意の時刻にキャッシュに格納される。
【０１６０】従って、主記憶装置等から直接キャッシュ
にデータを格納する処理がなくなり、ロード命令に後続
する、ストア等のキャッシュアクセスを伴う命令を直ち
に実行することができる。そして、ムーブインバッファ
とキャッシュライトバッファとの切り換え手段を設け
て、キャッシュライトバッファからのストア命令あるい
はデータのキャッシュメモリへの格納とムーブインバッ
ファからのロード命令、あるいはロードデータのキャッ
シュメモリへの格納とを切り換え制御することができ
る。
【０１６１】図５７は本発明の第４の実施例のキャッシ
ュ記憶装置を備えたデータ処理装置の構成図である。図
５７のデータ処理装置は、演算処理装置３２１、命令制
御装置３２２、キャッシュ制御部３２３、キャッシュ記
憶部３２４、キャッシュライトバッファ３２５よりな
る。
【０１６２】ロード命令、ストア命令等のキャッシュア
クセス要求を命令制御装置３２２から受け取ると、キャ
ッシュ制御部３２３は、演算処理装置３２１からのアク
セスアドレスをもとに、キャッシュ記憶部３２４へのア
クセスを行う。
【０１６３】キャッシュアクセス要求がロード命令であ
った場合、キャッシュ記憶部３２４へのアクセスがミス
に終わると、キャッシュ制御部３２３は主記憶装置又は
下位キャッシュ記憶装置に対してアクセス要求を発行
し、ロード命令の要求するデータをムーブインデータと
して読み出す。読み出されたムーブインデータは、第４
の実施例とは異なり、キャッシュライトバッファ３２５
に格納される。
【０１６４】キャッシュアクセス要求がストア命令であ
った場合は、キャッシュ記憶部３２４へのアクセスがヒ
ットした後、ストアデータをキャッシュライトバッファ
３２５に格納する。
【０１６５】キャッシュライトバッファ３２５に格納さ
れたムーブインデータおよびストアデータはキャッシュ
格納データとして、他のストア命令実行時、あるいはキ
ャッシュ記憶部３２４に対するアクセスが行われていな
いときに、キャッシュ記憶部内に格納される。
【０１６６】このようにムーブインデータをムーブイン
バッファの代わりにキャッシュライトバッファ３２５に
格納して、ストアデータと同様に扱うことにより、ムー
ブインバッファが不要になる。従って、図５２の第３の
実施例より、少ないチップ面積でムーブインデータの格
納が実現され、キャッシュ制御部３２３によるキャッシ
ュ記憶装置の制御も、より簡単になる。
【０１６７】図５８は図５７のキャッシュ記憶装置の詳
細構成図である。図５７の第４の実施例のキャッシュ記
憶装置は、ムーブインのためのバッファを持たず、代わ
りにムーブインデータはキャッシュライトバッファ３２
５に格納される。キャッシュライトバッファ３２５から
出力されるキャッシュ３０２への格納データは、ストア
データあるいはムーブインデータのいずれかである。
【０１６８】図５９は図５８のキャッシュライトバッフ
ァ３２５の構成図である。図５９において、ストアデー
タ、ムーブインデータは、２入力セレクタ３３１を介し
て、キャッシュライトバッファ３２５内のデータフィー
ルドに格納される。２入力セレクタ３３１により、スト
アデータとムーブインデータとの選択をすることによ
り、キャッシュライトバッファ３２５はストアデータを
格納するキャッシュライトバッファ３２５としての動作
と、ムーブインデータを格納するムーブインバッファと
しての動作とを切り換えて行うことができる。キャッシ
ュライトバッファ３２５はキャッシュ３０２のウェイ数
に対応して４種類のデータを格納し、ファースト−イン
−ファースト−アウト方式で動作する。４入力セレクタ
３３４は、格納された４種類のデータのうち１つを選択
してキャッシュ３０２へ出力する。キャッシュライトバ
ッファ３２５に格納されるデータの幅は、キャッシュ３
０２に一度に格納できるデータ幅と同一である。
【０１６９】書き込みアドレスはキャッシュ３０２へデ
ータを格納するときのアドレスであり、キャッシュ格納
アドレスとして、４入力セレクタ３３４からの格納デー
タと共に４入力セレクタ３３３から出力される。
【０１７０】バイトマークｂｍは、キャッシュへの格納
データのバイト数を表し、有効ビットＶは、キャッシュ
ライトバッファ３２５内のデータが有効か否かを表す。
データが有効であれば、キャッシュ３０２に対して４入
力セレクタ３３２がライトイネーブル信号を出す。
【０１７１】なお、第４の実施例に用いられたキャッシ
ュライトバッファ３２５の構成は、図５８図に示したも
のと２入力セレクタ３３１がない点を除いては同一であ
る。図６０は、第４の実施例のキャッシュ記憶装置によ
るロード命令実行時の動作フローを示している。
【０１７２】図６０のフローにおいて、Ｓ２２１からＳ
２２５までの動作は図５５のＳ２０１からＳ２０５まで
の動作と同様である。Ｓ２２６において、主記憶装置又
は下位キャッシュ記憶装置から読み出されたムーブイン
データは、キャッシュライトバッファ３２５に格納さ
れ、この段階で処理を終了する。以後、格納されたムー
ブインデータはストアデータと同様に扱われ、例えば、
他のストア命令の実行時に、キャッシュ３０２に格納さ
れる。このとき、キャッシュ制御部３１０は、ムーブイ
ンデータの読み出しアドレスを、キャッシュタグ３０１
に格納する。
【０１７３】図６１は第４の実施例において、ロード命
令実行時にキャッシュアクセスがミスした場合を示すタ
イミングチャートである。サイクルＴ０からＴ４までの
動作は、図５６と同様であるが、サイクルＴ４におい
て、主記憶装置又は下位キャッシュ記憶装置から読み出
されたムーブインデータＡＡは、サイクルＴ５でキャッ
シュライトバッファ３２５に格納される。格納されたデ
ータＡＡは、ストア命令の実行時、または、キャッシュ
３０２への他のアクセスがないときに、キャッシュ３０
２に格納される。
【０１７４】このように、ロード命令がキャッシュミス
した時に、ムーブインデータをキャッシュライトバッフ
ァに格納すれば、ムーブインバッファを制御する必要が
ないだけでなく、ムーブインバッファからキャッシュへ
のデータ書き込み処理がなくなる。したがって、他の命
令によるキャッシュアクセスが可能となり、キャッシュ
ライトバッファへのデータの格納と、キャッシュライト
バッファからキャッシュへのデータの格納は、ファース
トイン・ファーストアウト方式で制御されるので、後続
するロード命令またはストア命令のインタロックを解消
することができる。キャッシュライトバッファへのデー
タ書き込み動作とそれからのデータ読み出し動作とはと
もにファーストイン・ファーストアウト（ＦＩＦＯ）で
制御されるので、上記のストア命令とロード命令以外の
命令もキャッシュメモリにアクセスできる。
【０１７５】すなわち、図６１のロード命令に伴う動作
は、サイクルＴ５で終了するため、サイクルＴ４で後続
命令が発行されたとき、次のサイクルＴ５で直ちにタグ
アクセス及びキャッシュアクセスを行うことができる。
従って、第４の実施例のように、ムーブインバッファの
データと対応する読み出しアドレスが、キャッシュとキ
ャッシュタグにそれぞれ格納されるまで、後続命令のア
クセスを待たせる必要がない。
【０１７６】本実施例では、ムーブインバッファとキャ
ッシュライトバッファを兼用したので、ムーブインバッ
ファとキャッシュライトバッファとに対するムーブイン
別々の制御が必要なくなり、かつバッファとキャッシュ
ライトバッファ間の制御も必要なくなる。
【０１７７】さらに、本実施例において、第１、第２の
実施例で述べたロードバッファとキャッシュライトバッ
ファとを兼用してもよい。尚、キャッシュ制御部は、後
続するロード命令又はストア命令と共にキャッシュ記憶
装置に与えられるタグの値が、キャッシュライトバッフ
ァ３２５に格納されているデータに対応して、キャッシ
ュ制御回路３２６が保持している読み出しアドレスに一
致する場合は、キャッシュライトバッファ３２５からキ
ャッシュ３０２への書き込みを優先して行うものとす
る。この場合、後続命令の対象データがキャッシュライ
トバッファ３２５内のそのデータと一致するため、後続
命令の実行前に、キャッシュ３０２に格納されていなけ
ればならないからである。このときその読み出しアドレ
スは、キャッシュ制御部３２６からキャッシュタグ３０
１に格納される。
【０１７８】図６２は、本発明の第５の実施例の原理ブ
ロック図である。
【０１７９】以下に述べるこの実施例は、いずれも、中
央処理装置と下位階層の記憶装置間に設けられたキャッ
シュ記憶装置を前提とする。同図において、キャッシュ
メモリ１００１は、上記下位階層の記憶装置の内容の一
部のコピーを格納する。該キャッシュメモリ１００１
は、例えば、ダイレクトマッピング方式、セットアソシ
エイティブ方式等の構成をとる。
【０１８０】ストアデータ格納手段１００２は、上記中
央処理装置と該キャッシュメモリ１００１間に設けら
れ、上記中央処理装置がストア命令実行時に上記キャッ
シュメモリ１００１へのアクセスに成功したとき、該ス
トア命令のストアデータが格納される。
【０１８１】マージ手段１００３は、前記中央処理装置
により、該ストアデータ格納手段１００２に格納されて
いるストアデータをロードする命令が実行されたとき、
前記キャッシュメモリ１００１から該ロード命令により
アクセスされたラインデータを読み出し、次にこのライ
ンデータと前記ストアデータ格納手段１００２に格納さ
れているストアデータとをマージして該ラインデータ内
の当該部分が上記ストアデータに置き換えられた新たな
ラインデータを作成し、この新ラインデータを前記中央
処理装置に出力する。
【０１８２】したがって、中央処理装置により、主記憶
装置の同一アドレスにアクセスするストア命令とロード
命令とが連続して実行され、該ストア命令がヒットした
とき、ストアデータ格納手段１００２に格納されている
該ストア命令のストアデータをキャッシュメモリ１００
１に書き込まずとも、キャッシュメモリ１００１から更
新すべきラインデータを読み出すだけで該ロード命令に
より要求されるデータを中央処理装置に出力できる。こ
のため、上記ロード命令の実行時間を短縮できる。
【０１８３】また、本発明の第５の実施例では、上記各
手段１００１，１００２、１００３に加え、前記マージ
手段１００３に前記ストアデータ格納手段１００２に格
納されていた前記マージ処理用のストアデータが転送さ
れたとき、前記ストアデータ格納手段１００２内の上記
ストアデータを無効化する制御手段１００４を有する。
【０１８４】また、本発明の第５の実施例の態様では、
マージ手段１００３が上述のようにしてマージ処理を行
う際に、マージ手段１００３に前記ストアデータ格納手
段１００２に格納されていた前記マージ処理用のストア
データが転送されたとき、前記ストアデータ格納手段１
００２内の上記ストアデータを無効化する。
【０１８５】したがって、上記ストア命令の後に、中央
処理装置により別のストア命令が実行されたとき、スト
アデータ格納手段１００２に格納されているストアデー
タをキャッシュメモリ１００１に書き込む必要がなくな
る。このため、キャッシュメモリ１００１内のラインデ
ータの書き換え頻度を減少できる。
【０１８６】また、本発明の第５の実施例では、上記キ
ャッシュメモリ１００１、及び手段１００２並びに１０
０３の他に、下記の手段１００６及び１００７を有す
る。ムーブインデータ格納手段１００６は、上記下位階
層の記憶装置と上記キャッシュメモリ１００１間に設け
られ、上記中央処理装置がロード命令実行時に上記キャ
ッシュメモリ１００１へのアクセスに失敗したとき、前
記下位階層の記憶装置から転送されてくるムーブインデ
ータが格納される。尚、このムーブインデータは、上記
ロード命令実行時にキャッシュミスが発生したときに、
ムーブイン要求によって下位階層の記憶装置から送られ
てくる上記ロード命令によってロードされるべきデータ
が含まれたラインデータである。
【０１８７】また、データ書き込み手段１００７は、マ
ージ手段１００３によりマージ処理が行われている最中
に、前記ムーブインデータ格納手段１００６にムーブイ
ンデータが転送・格納されたとき、該ムーブインデータ
を前記マージ手段１００３が上記マージ処理のためのキ
ャッシュメモリ１００１へのアクセス終了後に上記キャ
ッシュメモリ１００１に格納する。
【０１８８】また、さらに、本発明の第５の実施例ので
は、上記の作用に加え、ムーブインデータ格納手段１０
０６に、上記中央処理装置がロード命令実行時に上記キ
ャッシュメモリ１００１へのアクセスに失敗したとき、
前記下位階層の記憶装置から転送されてくるムーブイン
データが格納される。そして、前記マージ手段１００３
によりマージ処理が行われている最中に、前記ムーブイ
ンデータ格納手段１００６にムーブインデータが転送・
格納されたとき、データ書き込み手段１００７は該ムー
ブインデータを前記マージ手段１００３が上記マージ処
理のためのキャッシュメモリ１００１へのアクセスを終
了した後に上記キャッシュメモリ１００１に格納する。
【０１８９】したがって、同一のIndex を有するが異な
るラインデータに属するデータにアクセスするロード命
令とストア命令が連続して実行され、続いて該ストア命
令と同一の主記憶装置のアドレスにアクセスするロード
命令が実行されるとき、上記先行のロード命令がキャッ
シュメモリ１００１にキャッシュミスし、かつ上記スト
ア命令が上記キャッシュメモリ１００１にキャッシュヒ
ットした場合、以下のような効果が得られる。
【０１９０】すなわち、この場合、上述したように、ス
トアデータ格納手段１００２に格納されているキャッシ
ュヒットしたストアデータは、キャッシュメモリ１００
１に書き込まれることなく、上記マージ処理終了後、直
ちに無効とされる。そして、上記マージ処理により得ら
れたラインデータはキャッシュメモリ１００１には書き
込まず、上記キャッシュミスにより下位階層の記憶装置
から転送されてくるムーブインデータをキャッシュメモ
リ１００１に書き込む。これにより、次のストア命令が
実行されてもそのムーブインデータは直ちに書き換えら
れることはない。このことにより、上記ムーブインデー
タをキャッシュメモリ１００１に長く存続させることが
できる。
【０１９１】次に、図６３は本発明の第６の実施例の態
様の原理ブロック図である。同図において、キャッシュ
メモリ１００１、ストアデータ格納手段１００２、及び
ムーブインデータ格納手段１００６は、上述した図６２
に示す同一符号の手段と同一の機能を有する。
【０１９２】本発明の第６の実施例は、上記キャッシュ
メモリ１００１、及び上記手段１００２及び手段１００
６に加え、前記ストアデータ格納手段１００２に格納さ
れているストアデータが書き込まれるべきラインデータ
が、前記ムーブインデータ格納手段１００６にムーブイ
ンデータとして転送されてきたとき、上記ストアデータ
を該ムーブインデータの当該位置にマージして、該マー
ジ処理により得られたラインデータを前記キャッシュメ
モリ１００１の当該位置に書き込むマージ手段１０１１
を有する。
【０１９３】また、さらに、本発明の第６の実施例の態
様は、上記キャッシュメモリ１００１、及び上記手段１
００２、１００３に加え、前記マージ手段１０１１が、
前記マージ処理の際に前記ストアデータ格納手段１００
２から上記マージ処理用のストアデータを読み出したと
き、前記ストアデータ格納手段１００２内の該ストアデ
ータを無効にする制御手段１０１２を、さらに有する。
【０１９４】まず、図６４は、第５及び第６の実施例の
全体構成を示す図である。同図において、前述した図５
８に示すキャッシュ記憶装置内で用いられているものと
同一のものに対しては同一の符号を付している。
【０１９５】セレクタ（Selector１）１１０は、キャッ
シュまたはデータロードバッファ３０６のいずれか一方
から出力されるヒットしたデータを選択出力するもので
ある。また、セレクタ（Selector２）１２０は、上記セ
レクタ（Selector１）１１０から選択出力されてくるデ
ータまたはキャッシュライトバッファ３０５から出力さ
れてくるデータのいずれか一方を、主記憶装置または下
位のキャッシュ記憶装置に出力する。このような構成と
なっているため、セレクタ１２０からは、ヒットしたキ
ャッシュ内のデータに加え、キャッシュライトバッファ
３０５内またはデータロードバッファ３０６内のデータ
がキャッシュを介することなくバイパスして出力できる
ようになっている。
【０１９６】これらのデータは、後述するようにマージ
処理される。この第５の実施例の制御方式は、以下のよ
うな状況のときに有効なものである。 ロード命令においてキャッシュミスが生じた。 該キャッシュミスにより、ムーブイン（Move In)を
実行した。 上記ロード命令がロードしようとするデータ（ロー
ドデータ）と同一のIndex のデータをストアするストア
命令を実行した。 上記ストア命令がキャッシュヒットした。 上記ストア命令がストアしようとするデータ（スト
アデータ）をロードするロード命令を実行した。
【０１９７】このような〜のシーケンスで、ロード
命令並びにストア命令を実行する場合のタイムチャート
を図６５に示す。Ｔ０において、アドレスＡＤＲ００１
００のデータをロードするロード命令が開始される。こ
れに対し、続くＴ１においてキャッシュアクセス（Cash
e Access) とタグアクセス（Tag Access) を行い、次の
Ｔ２でキャッシュミスが発生した。このため、このＴ２
でムーブイン要求を発行する。
【０１９８】一方、上記ロード命令に続けて、上記Ｔ１
でストア命令が受理される。このストア命令のストアデ
ータ「ＡＸＸＸ」（Ｘは無効データを表わす。以下にお
いても同様。したがって、この場合「Ａ」のみが有効デ
ータ）のアドレスと、上記ロード命令のロードのデータ
のアドレスＡＤＲ１０１００は、同一のＩｎｄｅｘを有
する。このストア命令については、上記Ｔ２でタグアク
セスが行われ、次のＴ３でキャッシュヒットした。これ
により、キャッシュライトバッファ３０５に上記ストア
命令のストアデータ「ＡＸＸＸ」とそのストアアドレス
ＡＤＲ１０１００を格納する。これにより、キャッシュ
ライトバッファの格納データはData AAとなる。このDat
a AA は、上記ストアデータのアドレスも含まれる。
【０１９９】さらに、上記ストア命令に続いて直ちに上
記Ｔ２でロード命令が受理される。このロード命令のロ
ードデータのアドレスは、上記ストア命令のストアデー
タのアドレスと同じＡＤＲ１０１０である。したがっ
て、このロード命令は、Ｔ３でキャッシュアクセスとタ
グアクセスが行われた後、Ｔ４でキャッシュライトバッ
ファ３０５及びキャッシュにヒットする。
【０２００】このロード命令は、先行のストア命令によ
ってストアされたデータをロードする必要がある。した
がって、この場合、本実施例の特徴であるが、キャッシ
ュライトバッファ３０５に格納されているストアデータ
（＝ＡＸＸＸ）と上記キャッシュヒットによってキャッ
シュから読み出された上記アドレスＡＤＲ１０１００の
データ（＝ＺＺＺＺ）を含むラインデータとをマージし
て、これをＣＰＵに出力する。そして、次のＴ５で上記
ムーブインによってデータロードバッファ３０６に格納
されアドレスＡＤＲ００１００のデータを含むラインデ
ータＢＢＢＢをキャッシュに書き込み、これと同時にキ
ャッシュライトバッファ３０５内に格納されているデー
タData AA を無効とする。
【０２０１】このように、この例では、Ｔ１で発行した
ストア命令がキャッシュヒットしたので、キャッシュラ
イトバッファ３０５に該ストア命令のストアデータ（＝
ＡＸＸＸ）が格納される。しかし、後続のロード命令の
ロードデータが上記ストア命令のストアデータとなって
いるために、上記ムーブイン要求によってフェッチされ
たラインデータＢＢＢＢをキャッシュに書き込む前に、
Ｔ４でキャッシュライトバッファ３０５内のデータとキ
ャッシュ内の該当ラインのデータをマージして、該マー
ジにより得られたデータを中央処理装置に出力する。こ
れにより、キャッシュヒットによりキャッシュライトバ
ッファ３０５に一旦書き込んだデータをキャッシュに書
き込むことなく上記マージ処理が可能になる。このた
め、上記マージ処理を高速化できる。キャッシュライト
バッファ３０５内のデータを無効にできる。したがっ
て、後続のストア命令がキャッシュヒットした場合に
は、直ちにそのストアデータをキャッシュライトバッフ
ァに書き込むことができる。
【０２０２】上述した例では、ストア命令がキャッシュ
ヒットする毎に、キャッシュヒットした先行のストア命
令のストアデータをキャッシュライトバッファ３０５か
らキャッシュに書き込む必要がある。このため、ストア
命令においてキャッシュヒットが連続すると、キャッシ
ュ内のデータの書き換えが頻繁に生じ、パイプライン処
理に乱れを生じさせデータ処理装置の全体的な性能を低
下させる場合もありえる。この実施例では、このような
問題が改善される。
【０２０３】また、さらに、この実施例では、キャッシ
ュミスした先行のロード命令のロードデータとその直後
に発行されたストア命令のストアデータが、共に、同一
のIndex を有するラインデータとなっているが、上記先
行ロード命令のムーブインデータＢＢＢＢのみをキャッ
シュに書き込む。そして、キャッシュライトバッファ３
０５に格納されている上記ストアデータを直ちに無効と
する。これにより、同一Index のデータに対するロード
命令とストア命令が連続し、かつ該ロード命令がキャッ
シュミスし、該ストア命令がキャッシュヒットした場合
であっても、上記ロード命令のキャッシュミスによりキ
ャッシュに格納されたムーブインデータＢＢＢのキャッ
シュ内での存続期間を従来よりも長くすることができ
る。
【０２０４】さらに、キャッシュライトバッファ３０５
に格納したキャッシュヒットしたストア命令のストアデ
ータを先行ロード命令のロードデータとマージして、主
記憶装置または下位のキャッシュ記憶装置に出力した
後、キャッシュライトバッファ３０５に格納されている
上記ストアデータを直ちに無効とするので、同一Index
のデータに対するロード命令とストア命令が連続し、か
つ該ロード命令がキャッシュミスし、該ストア命令がキ
ャッシュヒットした場合であっても、上記ロード命令の
キャッシュミスによりキャッシュに格納されたデータの
保有期間を従来よりも長くすることができる。
【０２０５】次に、上述したようなキャッシュライトバ
ッファ３０５のデータとキャッシュ内の該当ラインのデ
ータとをマージする回路の一例を図６６に示す。同図に
おいて、コンパレータ（ＣＭＰ）１３１は、後続のロー
ド命令がキャッシュライトバッファ３０５にヒットした
か否かを判定する回路であり、該ロード命令のロードデ
ータのアドレスとキャッシュライトバッファ３０５に格
納されているストアデータのアドレスが入力される。
【０２０６】また、コンパレータ（ＣＭＰ）１３３は、
上記後続のロード命令がキャッシュにヒットしたか否か
を判定する回路であり、該ロード命令のロードデータの
アドレスのタグと該アドレスのIndex をキーとしてキャ
ッシュから読み出されたタグとを比較する。
【０２０７】アンド回路１３５は、上記２つのコンパレ
ータ（ＣＭＰ）１３１，１３３から出力される比較結果
を入力し、両比較結果が共に一致信号であればマージ・
イネーブル信号を出力する。
【０２０８】マージ回路１３６は、キャッシュライトバ
ッファ３０５からその格納データ（ＡＸＸＸ）を、キャ
ッシュから上記後続のロード命令によりキャッシュヒッ
トしたラインデータ（ＺＺＺＺ）とを入力し、該アンド
回路１３５から上記マージ・イネーブル信号が加わった
ときに該ラインデータ（ＺＺＺＺ）の内、上記ストア命
令のストアデータの格納部分のみを該ストアデータに書
き換えるマージ処理を行う。そして、このマージ処理に
より得られたラインデータをＣＰＵに出力する。
【０２０９】次に、キャッシュライトバッファ３０５と
データロードバッファ３０６の有効利用を図る第６の実
施例を説明する。この実施例は、以下のような状況にお
いて有効である。 ロード命令においてキャッシュミスが生じた。 該キャッシュミスによりムーブインを実行した。 上記ロード命令によりロードされるデータが含まれ
るラインの他のオフセット位置に対するストア命令を実
行した。 該ストア命令がロードバッファヒットした。
【０２１０】以上のような状況が発生した際の、本実施
例の制御方式を図６７のタイムチャートに示す。まず、
Ｔ０でアドレスＡＤＲ００１００のデータをロードする
ロード命令の実行が開始された。このロード命令に対
し、Ｔ１でタグアクセス並びにキャッシュアクセスが行
われ、Ｔ２でキャッシュミスが発生した。このため、Ｔ
２でムーブインの実行を開始する。
【０２１１】また、上記ロード命令に続き、Ｔ１でスト
ア命令が受理される。このストア命令は、アドレスＡＤ
Ｒ００２０８にデータ「ＡＸＸＸ」をストアするもので
あり、このアドレスＡＤＲ００２０８のデータと上記ロ
ード命令のロードアドレスＡＤＲ００１００のデータ
は、共に同一ラインのデータとなっている。このストア
命令に対しては、Ｔ２でタグアクセスが行われ、Ｔ３で
ロードバッファヒットする。すなわち、上記Ｔ２でムー
ブインの要求があったとき、ロードデータバッファ３０
６には、上記ストアアドレスＡＤＲ００２０８のデータ
を含むラインデータ「ＢＢＢＢ」はまだデータロードバ
ッファ３０６には格納されていないが、そのムーブイン
データ「ＢＢＢＢ」のアドレス情報は格納されているの
で、このアドレス情報によりロードバッファヒット（Ｌ
Ｂ Ｈｉｔ）となる。このため、Ｔ３で上記ストア命令
のストアデータ「ＡＸＸＸ」をキャッシュライトバッフ
ァ３０５に格納する。
【０２１２】また、さらに前記Ｔ２で新たなストア命令
が受理される。この後続のストア命令は、アドレスＡＤ
Ｒ００３０８にデータ「ＤＸＸＸ」を格納する命令であ
り、Ｔ３でタグアクセスとキャッシュアクセスが行わ
れ、Ｔ４でキャッシュヒットする。このため、上記デー
タ「ＤＸＸＸ」をキャッシュライトバッファ３０５に格
納する必要が生じる。本実施例では、上記ロードバッフ
ァヒットにより既にキャッシュライトバッファ３０５に
格納されているデータ「ＡＸＸＸ」を、従来のようにキ
ャッシュに書き込む代わりに、データロードバッファ３
０６に転送する。そして、ロードデータバッファ３０６
内において、上記ムーブインデータ「ＢＢＢＢ」と上記
ストアデータ「ＡＸＸＸ」とをマージし、ラインデータ
「ＡＢＢＢ」を作成する。
【０２１３】すなわち、上述したように上記ロード命令
のロードアドレスＡＤＲ００１００とそれに続いて受理
された先行ストア命令のストアアドレスＡＤＲ００２０
８の各データは共に同一ライン内に有るので、上記のよ
うなマージ処理が可能である。このマージにより得られ
たラインフレームアドレスＡＤＲ００１００のラインデ
ータ「ＡＢＢＢ」は、Ｔ６でキャッシュに格納する。
【０２１４】このように、この実施例においては、先行
のストア命令がロードバッファヒットしたとき、後続の
ストア命令がタグアクセスステージＴ３においてキャッ
シュヒットしても、キャッシュライトバッファ３０５に
格納されている上記先行のストア命令のストアデータを
キャッシュには書き込まない。また、データロードバッ
ファ３０６内に転送されてきたムーブインデータ「ＢＢ
ＢＢ」も、直ちにキャッシュに書き込まない。そして、
データロードバッファ３０６においてこのストアデータ
を先行のロード命令の実行によりフェッチされたムーブ
インデータ「ＢＢＢＢ」とマージした後、このマージに
より得られたラインデータ「ＡＢＢＢ」すなわち、上記
ストアデータをキャッシュに書き込んでいる。したがっ
て、この実施例においても、キャッシュに格納されてい
る上記ムーブインデータ「ＢＢＢＢ」と同一のIndex を
有するラインデータのキャッシュ内での存続期間を、従
来よりも引き延ばすことができる。
【０２１５】次に、図６８は、上述した第６の実施例に
おけるロードバッファ３０６においてムーブインデータ
とキャッシュライトバッファ３０５内のストアデータと
をマージする回路の一構成例を示す模式図である。
【０２１６】同図において、ロードバッファヒット検出
回路（ＬＢ Ｈｉｔ検出回路）１４１は、ストア命令実
行時に該ストア命令のストアアドレスを入力し、該スト
アアドレスをロードバッファ３０６内に格納されている
ムーブインデータのアドレス情報と比較する。そして、
該比較により上記ストア命令がロードバッファヒット
（ＬＢ Ｈｉｔ）したか否か検出し、ロードバッファヒ
ット時にはライト・イネーブル信号をキャッシュライト
バッファ３０５に出力する。
【０２１７】キャッシュライトバッファ３０５は、上記
ライト・イネーブル信号が加わると上記ストア命令のス
トアデータ（ＡＸＸＸ）とそのストアアドレス（ＡＤＲ
００２０８）を格納する。また、有効フラグをアクティ
ブにする。
【０２１８】次に、後続のストア命令が実行されたと
き、このストア命令がキャッシュヒットしたか否かが、
キャッシュタグに対応して設けられたコンパレータ（Ｃ
ＭＰ）によって検出される。そして、該キャッシュヒッ
ト検出時には、ヒット検出信号がキャッシュライトバッ
ファ３０５上に出力される。
【０２１９】キャッシュライトバッファ３０５は、この
ヒット検出信号が入力されると、格納されていた先行の
ストア命令のストアデータ（ＡＸＸＸ）とそのストアア
ドレス（ＡＤＤＲ００２０８）をロードバッファ３０６
に転送する。
【０２２０】これは、本実施例の特徴であるが、ロード
バッファ３０６にはマージ回路３０６ａが内蔵されてい
る。このマージ回路３０６ａは、上記キャッシュライト
バッファ３０５から転送されてくる先行ストア命令のス
トアデータ（ＡＸＸＸ）と既に格納されているムーブイ
ンデータ（ＢＢＢＢ）とを、それらのアドレス情報を基
にマージする。そして、このマージにより得られたライ
ンデータ（ＡＢＢＢ）をキャッシュに書き込む。このと
き、そのラインデータ（ＡＢＢＢ）のタグ（フレームラ
インアドレス）もタグキャッシュの該当するIndex 位置
に書き込む。
【０２２１】以上説明したように、本発明の第５の実施
例によれば、同一アドレスにアクセスするストア命令と
ロード命令が連続し、かつ両命令がヒットした場合、上
記ストア命令のストアデータをキャッシュメモリに書き
込むことなく、上記ロード命令により要求されるロード
データを中央処理装置に出力できる。したがって、この
ような場合のデータ処理を高速化できると共に、既にキ
ャッシュメモリに格納されている上記ストア命令により
アクセスされるラインデータと同一のIndex を有するラ
インデータの存続期間を長くできる。
【０２２２】本発明の第５の実施例によれば、上記ロー
ド命令の実行のためにキャッシュライトバッファ（スト
アデータ格納手段）からデータを読み出すと直ちに該キ
ャッシュライトバッファ内のデータを無効にするため
に、後続のストア命令がキャッシュヒットした場合、直
ちにそのストア命令のストアデータを直ちにキャッシュ
ライトバッファに書き込むことができる。
【０２２３】本発明の第５の実施例によれば、同一のIn
dex を有するラインにアクセスするロード命令とストア
命令が連続して実行され、さらに該ストア命令の後に続
いてそのストア命令と同一のアドレスにアクセスするロ
ード命令が実行された場合、先行のロード命令がキャッ
シュミスし、次のストア命令がヒットしたとき、キャッ
シュライトバッファに格納されている該ストア命令のス
トアデータをキャッシュメモリに書き込むことなく、後
続のロード命令により要求されるデータを中央処理装置
に出力できる。したがって、この後続のロード命令によ
るデータのロード処理を高速化できる。
【０２２４】また、上記後続のロード命令のロードデー
タを含むラインデータのキャッシュメモリの書き込みは
行わず、上記キャッシュミスによるムーブイン要求によ
り下位の記憶装置から転送されてきた上記先行のロード
命令のロードデータを含むラインデータをキャッシュメ
モリに書き込むことにより、このラインデータのキャッ
シュメモリ内での存続期間を長くできる。
【０２２５】本発明の第６の実施例によれば、同一のラ
インにアクセスするロード命令とストア命令が連続して
実行されるとき、該ロード命令がキャッシュミスした場
合、該キャッシュミスに起因するムーブイン要求に応じ
て、下位階層の記憶装置からムーブインデータ格納手段
（データロードバッファ）に転送されてくるラインデー
タとストアデータ格納手段（キャッシュライトバッフ
ァ）内のストアデータとをマージして、該マージ処理に
より得られたラインデータをキャッシュメモリに書き込
む。このように、キャッシュライトバッファ内のストア
データと例えばデータロードバッファからなるムーブイ
ンデータ格納手段１００６内のストアデータを共にキャ
ッシュメモリ１００１に書き込まなくとも、上記マージ
処理が可能になる。したがって、同一アドレスにアクセ
スするロード命令とストア命令が連続して実行され、先
行のロード命令がキャッシュミスした場合の処理を高速
化できる。また、上記キャッシュミスしたラインのデー
タをキャッシュメモリに書き込む時間を遅らせることが
できるので、キャッシュメモリに保持されている上記ラ
インデータと同一のIndex を有するラインデータの存続
期間を長くできる。
【０２２６】本発明の第６の実施例によれば、上記マー
ジ処理の際、キャッシュライトバッファから上記ストア
データを読み出すと、該キャッシュライトバッファ内の
上記ストアデータを直ちに無効とするので、上記ストア
命令に続けて直ちにストア命令が実行され、この後続の
ストア命令がキャッシュヒットした場合にも、直ちにそ
のストアデータをキャッシュライトバッファに格納する
ことができ、パイプライン処理をスムーズに行うことが
できる。
【０２２７】
【発明の効果】以上詳細に説明したように、本実施例に
よれば命令やオペランドとしてのデータのプリフェッチ
によってキャッシュメモリにおけるヒット率を向上させ
ることができる。またロードバッファにおいてアクセス
判定、およびヒット判定を行って有効と判定されたデー
タのみをキャッシュメモリに格納することにより、無用
なプリフェッチデータをキャッシュメモリに格納するこ
とを防止することができる。更に、ソフトウエアプリフ
ェッチ命令によりプリフェッチされたデータをデータキ
ャッシュメモリに格納する処理の優先順位を低くするこ
とにより、例えばソフトウエアプリフェッチ命令以外の
ロード命令に対するデータキャッシュメモリのパイプラ
インを乱すことなく、データ供給を円滑に実施すること
ができ、データ処理装置全体としての性能向上に寄与す
るところが大きい。
【０２２８】また、本発明によれば、キャッシュライト
バッファとムーブインバッファとを設けたのでストア命
令に連続するロード命令を実行する場合にも、ストア命
令とロード命令とが同一ステージで競合することを避け
ることができるとともに、ストア命令とロード命令とを
切り換えてキャッシュメモリに格納することができる。
【０２２９】さらに、本発明はロードバッファとキャッ
シュライトバッファを共に設けることによりライトデー
タがストアデータのマージを、キャッシュメモリを使用
せずに行うことができるので、必要なデータのキャッシ
ュへの残留時間を長くしてヒット率をあげけることもで
きる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明における中央処理装置（ＣＰＵ）の全体
構成を示すブロック図である。
【図３】第１の実施例を説明するためのデータ処理装置
の構成ブロック図である。
【図４】命令キャッシュブロックの詳細構成を示すブロ
ック図である。
【図５】プライオリティコントロール部の動作の詳細を
説明する図である。
【図６】命令ロードバッファの構成を示すブロック図で
ある。
【図７】命令ロードバッファのインタフェースを示す図
である。
【図８】命令ロードバッファのステートマシンを示す図
である。
【図９】ロードバッファコントローラの概略構成を示す
ブロック図である。
【図１０】図８と異なる状態遷移の例（その１）を示す
図である。
【図１１】図８と異なる状態遷移の例（その２）を示す
図である。
【図１２】図８と異なる状態遷移の例（その３）を示す
図である。
【図１３】命令ロードバッファにおける命令フェッチの
タイムチャートを示す図（その１）である。
【図１４】命令ロードバッファにおける命令フェッチの
タイムチャートを示す図（その２）である。
【図１５】第２の発明におけるデータのプリフェッチが
有効なプログラムの例を示す図である。
【図１６】図１５におけるデータフェッチの例のタイミ
ングチャートである。
【図１７】ソフトウエアプリフェッチ命令の例を示す図
（高級言語の場合）である。
【図１８】ソフトウエアプリフェッチ命令の例を示す図
（アセンブリ言語の場合）である。
【図１９】図１７，図１８におけるデータフェッチの例
を示すタイミングチャートである。
【図２０】第２の実施例を説明するためのデータ処理装
置の構成を示すブロック図である。
【図２１】データキャッシュブロックの詳細構成を示す
ブロック図である。
【図２２】データロードバッファの構成を示すブロック
図である。
【図２３】データロードバッファのインタフェースを示
す図である。
【図２４】データロードバッファのステートマシンを示
す図である。
【図２５】データロードバッファにおけるデータフェッ
チの例を示すタイミングチャートを示す図である。
【図２６】命令ロードバッファの制御回路の例を示す図
（その１）である。
【図２７】命令ロードバッファの制御回路の例を示す図
（その２）である。
【図２８】命令ロードバッファの制御回路の例を示す図
（その３）である。
【図２９】命令ロードバッファの制御回路の例を示す図
（その４）である。
【図３０】命令ロードバッファの制御回路の例を示す図
（その５）である。
【図３１】命令ロードバッファの制御回路の例を示す図
（その６）である。
【図３２】命令ロードバッファの制御回路の例を示す図
（その７）である。
【図３３】命令ロードバッファの制御回路の例を示す図
（その８）である。
【図３４】命令ロードバッファの制御回路の例を示す図
（その９）である。
【図３５】命令ロードバッファの制御回路の例を示す図
（その１０）である。
【図３６】命令ロードバッファの制御回路の例を示す図
（その１１）である。
【図３７】命令ロードバッファの制御回路の例を示す図
（その１２）である。
【図３８】データロードバッファの制御回路の例を示す
図（その１）である。
【図３９】データロードバッファの制御回路の例を示す
図（その２）である。
【図４０】データロードバッファの制御回路の例を示す
図（その３）である。
【図４１】データロードバッファの制御回路の例を示す
図（その４）である。
【図４２】データロードバッファの制御回路の例を示す
図（その５）である。
【図４３】データロードバッファの制御回路の例を示す
図（その６）である。
【図４４】データロードバッファの制御回路の例を示す
図（その７）である。
【図４５】データロードバッファの制御回路の例を示す
図（その８）である。
【図４６】データロードバッファの制御回路の例を示す
図（その９）である。
【図４７】データロードバッファの制御回路の例を示す
図（その１０）である。
【図４８】データロードバッファの制御回路の例を示す
図（その１１）である。
【図４９】データロードバッファの制御回路の例を示す
図（その１２）である。
【図５０】データロードバッファの制御回路の例を示す
図（その１３）である。
【図５１】データロードバッファの制御回路の例を示す
図（その１４）である。
【図５２】第３の実施例のキャッシュ記憶装置の構成図
である。
【図５３】（ａ）は第３の実施例におけるロード命令実
行時の動作を示すフローチャートであり、（ｂ）は第３
の実施例におけるストア命令実行時の動作を示すフロー
チャートである。
【図５４】第３の実施例の動作を示すタイミングチャー
トである。
【図５５】第３の実施例におけるロード命令実行時の動
作を示すフローチャートである。
【図５６】第３の実施例におけるロード命令実行時の動
作を示すタイミングチャートである。
【図５７】第４の実施例のキャッシュ記憶装置を備える
データ処理装置の構成図である。
【図５８】第４の実施例のキャッシュ記憶装置の構成図
である。
【図５９】第４の実施例のキャッシュライトバッファの
構成図である。
【図６０】第４の実施例におけるロード命令実行時の動
作を示すフローチャートである。
【図６１】第４の実施例におけるロード命令実行時の動
作を示すタイミングチャートである。
【図６２】第５の実施例の原理ブロック図である。
【図６３】第６の実施例の原理ブロック図である。
【図６４】第５、第６の実施例の全体構成を示す図であ
る。
【図６５】第５の実施例の制御方式におけるロード命令
並びにストア命令を実行する場合のタイミングチャート
を示す図である。
【図６６】キャッシュライトバッファのデータとキャッ
シュ内の該当ラインのデータとをマージする回路の一例
を示す図である。
【図６７】第６の実施例の制御方式のタイミングチャー
トに示す図である。
【図６８】第６の実施例におけるデータロードバッファ
においてムーブインデータとキャッシュライトバッファ
内のストアデータとをマージする回路の一構成例を示す
模式図である。
【図６９】中央処理装置（ＣＰＵ）の概略構成を示すブ
ロック図である。
【図７０】記憶装置の階層を示す図である。
【図７１】キャッシュメモリの構成を示すブロック図で
ある。
【図７２】（ａ）はロード命令実行時の動作を示すフロ
ーチャートであり、（ｂ）はストア命令実行時の動作を
示すフローチャートである。
【図７３】ストア命令とそれに後続するロード命令を実
行した場合のキャッシュの動作を示すタイミングチャー
トである。
【符号の説明】
２０ 命令キャッシュメモリ ２１ 命令処理部 ２２ キャッシュメモリに次ぐ下位の記憶装置 ２３ 第１の転送命令データ格納手段（ＬＢＰ） ２４ 第２の転送命令データ格納手段（ＬＢＳ） ２６ データキャッシュメモリ ２７ 命令／演算処理部 ２８ 転送データ格納手段 ３１ 命令キャッシュブロック ３２ データキャッシュブロック ３４ プログラムカウンタ ３６ 命令バッファ ３７ 命令デコーダ
フロントページの続き (72)発明者 吉野 和秀 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】 命令を格納するための命令キャッシュメ
    モリ（２０）と、該命令キャッシュメモリ（２０）に必
    要とする命令が格納されていない時、該必要とする命令
    の転送を該命令キャッシュメモリにより下位にある記憶
    装置（２２）に要求する命令処理部（２１）とを有する
    データ処理装置において、 該命令キャッシュメモリにより下位の記憶装置（２２）
    から転送され、前記データ処理装置の命令処理部（２
    １）が必要として転送を要求した命令を含む１ライン分
    の命令データが格納される第１の転送命令データ格納手
    段（２３）と、 該１ラインに続いて転送された１ライン以上の先取り命
    令データが格納される１段以上の第２の転送命令データ
    格納手段（２４）とを備え、先取りされた命令の実行を
    高速化することを特徴とするデータ処理装置。
  2. 【請求項２】 前記データ処理装置において、 前記第１の転送命令データ格納手段（２３）に格納され
    た命令を前記命令キャッシュメモリ（２０）に格納した
    後に、前記第２の転送命令データ格納手段（２４）に格
    納された命令を命令キャッシュメモリ（２０）に格納す
    るに際して、 前記命令処理部（２１）から転送を要求された命令に続
    いて格納された命令へのアクセスの適合性の判定であっ
    て、命令のアドレスの一部を比較するアクセス判定に該
    続いて格納された命令が適合した時に、該第２の転送命
    令データ格納手段（２４）に格納された命令を該命令キ
    ャッシュメモリ（２０）に格納することを特徴とする請
    求項１記載のデータ処理装置。
  3. 【請求項３】 前記データ処理装置において、 前記第１の転送命令データ格納手段（２３）に格納され
    た命令を前記命令キャッシュメモリ（２０）に格納した
    後に、前記第２の転送命令データ格納手段（２４）に格
    納された命令を命令キャッシュメモリ（２０）に格納す
    るに際して、 該第２の転送命令データ格納手段（２４）に格納されて
    いる命令へのアクセスの適合性の判定であって、命令の
    アドレスの一部を比較するアクセス判定に該格納されて
    いる命令が適合した時に、該第２の転送命令データ格納
    手段（２４）に格納された命令を該命令キャッシュメモ
    リ（２０）に格納することを特徴とする請求項１記載の
    データ処理装置。
  4. 【請求項４】 前記データ処理装置において、 前記第１の転送命令データ格納手段（２３）に格納され
    た命令を前記命令キャッシュメモリ（２０）に格納した
    後に、前記第２の転送命令データ格納手段（２４）に格
    納された命令を命令キャッシュメモリ（２０）に格納す
    るに際して、 前記命令処理部（２１）から転送を要求された命令に続
    いて格納された命令へのアクセスの適合性の判定であっ
    て、命令のアドレスの全ビットを比較するヒット判定に
    該続いて格納された命令が適合した時に、該第２の転送
    命令データ格納手段（２４）に格納された命令を該命令
    キャッシュメモリ（２０）に格納することを特徴とする
    請求項１記載のデータ処理装置。
  5. 【請求項５】 前記データ処理装置において、 前記第１の転送命令データ格納手段（２３）に格納され
    た命令を前記命令キャッシュメモリ（２０）に格納した
    後に、前記第２の転送命令データ格納手段（２４）に格
    納された命令を該命令キャッシュメモリ（２０）に格納
    するに際して、 該第２の転送命令データ格納手段（２４）に格納されて
    いる命令へのアクセスの適合性の判定であって、命令の
    アドレスの全ビットを比較するヒット判定に該格納され
    ている命令が適合した時に、該第２の転送命令データ格
    納手段（２４）に格納された命令を該命令キャッシュメ
    モリ（２０）に格納することを特徴とする請求項１記載
    のデータ処理装置。
  6. 【請求項６】 前記データ処理装置において、 前記第１の転送命令データ格納手段（２３）、および第
    ２の転送命令データ格納手段（２４）に対する、前記キ
    ャッシュメモリにより下位にある記憶装置（２２）から
    の命令データ転送に際して、 該記憶装置に対して前記命令処理部（２１）が転送を要
    求する命令のみのアドレスを通知し、該記憶装置との間
    の通信回数を削減させることを特徴とする請求項１記載
    のデータ処理装置。
  7. 【請求項７】 前記データ処理装置において、 前記第１の転送命令データ格納手段（２３）がロードバ
    ッファプライマリ（ＬＢＰ）によって、前記第２の転送
    命令データ格納手段（２４）がロードバッファセカンダ
    リ（ＬＢＳ）によって構成され、 該ロードバッファプライマリとロードバッファセカンダ
    リがそれぞれ対応する２つのロードバッファによって構
    成され、 該２つのロードバッファによって構成される命令ロード
    バッファのバッファ部に対して、該バッファ部を制御す
    るロードバッファコントローラを備え、 該２つのロードバッファのそれぞれが、前記各１ライン
    分の命令データのアドレスを格納するアドレス格納領域
    と、 該１ライン分の命令データを格納するデータ格納領域
    と、 該ロードバッファが前記セカンダリである時アクティブ
    となるＰＳフラグ、 とを備えていることを特徴とする請求項１記載のデータ
    処理装置。
  8. 【請求項８】 前記ロードバッファのデータ格納領域
    は、２つに分割され、それぞれは前記命令データの上位
    あるいは下位の１／２ライン分づつのデータを格納し、
    前記ロードバッファは、さらに格納されているデータが
    有効であることを示すＶフラグと、前記上位の１／２ラ
    イン分のデータが有効であるときアクティブとなるＭフ
    ラグと、前記下位の１／２ライン分のデータが有効であ
    るときアクティブとなるＬフラグと、前記上位の１／２
    ライン分のデータが前記命令キャッシュメモリ（２０）
    に格納されたときアクティブになるＷＭフラグと、前記
    下位の１／２ライン分のデータが該命令キャッシュメモ
    リ（２０）に格納されたときにアクティブになるＷＬフ
    ラグを格納するフラグ格納領域を備えてなり、 前記命令ロードバッファ（５８）が、アイドル、ファー
    ストデータイン、およびデータインの３つの状態を持
    ち、いかなる動作をも行わない時該アイドルの状態を維
    持し、 前記命令キャッシュメモリにより下位の記憶装置（２
    ２）から送られる、次のサイクルでの転送データの存在
    を示すデータイネーブルインプット（ＤＥＩ）信号の入
    力によって、該アイドル状態から前記ファーストデータ
    イン状態に遷移し、 最初の転送データの転送を受けて前記ロードバッファプ
    ライマリィのＶフラグをアクティブとしてデータイン状
    態に遷移し、前記２つのロードバッファのいずれかのＶ
    フラグがアクティブである間該データイン状態を維持
    し、 該２つのロードバッファのＶフラグが共に０となった時
    前記アイドル状態に遷移することを特徴とする請求項７
    記載のデータ処理装置。
  9. 【請求項９】 前記データイン状態において、 前記ロードバッファプライマリィのＶフラグがアクティ
    ブとなることにより、前記ファーストデータイン状態か
    らデータイン状態中のロードバッファプライマリィバリ
    ッド状態に遷移し、前記最初の転送データに続くプリフ
    ェッチデータの転送を受けつつ、該ロードバッファプラ
    イマリィに格納されている有効データを、前記ＷＭ、Ｗ
    Ｌフラグをアクティブにしながら前記命令キャッシュメ
    モリ（２０）に格納することを特徴とする請求項８記載
    のデータ処理装置。
  10. 【請求項１０】 前記ロードバッファプライマリィバリ
    ッド状態において、 前記最初の転送データを前記命令キャッシュメモリ（２
    ０）および命令バッファに出力するにあたり、次の命令
    フェッチ要求を受理可能となったことを示すインストラ
    クションフェッチネゲート信号をアクティブとして前記
    プライオリティコントロール部（５０）に送り、ロード
    バッファプライマリィバリッドウィズフェッチ状態に遷
    移し、新たなプリフェッチデータの転送を受けつつ、前
    記ロードバッファプライマリィに格納されている有効デ
    ータの命令キャッシュメモリ（２０）への格納を続ける
    ことを特徴とする請求項９記載のデータ処理装置。
  11. 【請求項１１】 前記ロードバッファプライマリィバリ
    ッドウィズフェッチ状態において、 前記ＷＭフラグおよびＷＬフラグが１となり、前記ロー
    ドバッファセカンダリィ内に格納されているデータに対
    するヒット判定においてヒットしたと判定された時、ロ
    ードバッファセカンダリィバリッド状態に遷移し、前記
    ロードバッファセカンダリィ内のＰＳフラグを０として
    該ロードバッファセカンダリィをロードバッファプライ
    マリィに変更し、ロードバッファプライマリィバリッド
    ウィズフェッチ状態に遷移することを特徴とする請求項
    １０記載のデータ処理装置。
  12. 【請求項１２】 前記ロードバッファプライマリィバリ
    ッドウィズフェッチ状態において、 前記ロードバッファプライマリィおよびロードバッファ
    セカンダリィ内のバリッドフラグが共に０となった時、
    前記データイン状態から前記アイドル状態に遷移するこ
    とを特徴とする請求項１０または１１記載のデータ処理
    装置。
  13. 【請求項１３】 データを格納するためのデータキャッ
    シュメモリ（２６）と、 該データキャッシュメモリ（２６）に必要なデータが格
    納されていない時、該必要なデータの転送を該データキ
    ャッシュメモリにより下位にある記憶装置に要求する命
    令／演算処理部（２７）とを有するデータ処理装置にお
    いて、 該データキャッシュメモリにより下位の記憶装置（２
    ２）から転送され、前記データ処理装置の命令／演算処
    理部（２７）が必要として転送を要求したデータを含む
    １ライン分のデータと、該１ラインに続く先取りされた
    １ライン以上のデータの各ラインが格納される複数段の
    バッファから成る転送データ格納手段（２８）を備え、
    データ供給を高速化することを特徴とするデータ処理装
    置。
  14. 【請求項１４】 前記データ処理装置において、 前記転送データ格納手段（２８）に格納され、前記命令
    ／演算処理部（２７）から転送を要求されたデータに続
    くデータへのアクセスの適合性の判定であって、データ
    のアドレスの一部を比較するアクセス判定に該続くデー
    タが適合した時に、前記先取りされたラインのデータを
    前記データキャッシュメモリ（２６）に格納することを
    特徴とする請求項１３記載のデータ処理装置。
  15. 【請求項１５】 前記データ処理装置において、 前記転送データ格納手段（２８）に格納されたデータの
    うちで、前記命令／演算処理部（２７）から転送を要求
    されたデータを含む１ライン分のデータを前記データキ
    ャッシュメモリ（２６）に格納した後に、前記先取りさ
    れたラインのデータを該データキャッシュメモリ（２
    ６）に格納するに際して、 該先取りされたラインのデータへのアクセスの適合性の
    判定であって、データのアドレスの一部を比較するアク
    セス判定に該先取りされたラインのデータが適合た時
    に、該先取りされたラインのデータを該データキャッシ
    ュメモリ（２６）に格納することを特徴とする請求項１
    ３記載のデータ処理装置。
  16. 【請求項１６】 前記データ処理装置において、 前記転送データ格納手段（２８）に格納されたデータの
    うちで、前記命令／演算処理部（２７）から転送を要求
    されたデータに続きプリフェッチデータへのアクセスの
    適合性の判定であって、データのアドレスの全ビットを
    比較するヒット判定に該プリフェッチデータが適合した
    時に、該プリフェッチデータを前記データキャッシュメ
    モリ（２６）に格納すると共に、前記命令／演算処理部
    （２７）の内部のデータ要求元に直接転送することによ
    ってデータ供給を高速化することを特徴とする請求項１
    ３記載のデータ処理装置。
  17. 【請求項１７】 前記データ処理装置において、 前記転送データ格納手段（２８）への前記キャッシュメ
    モリにより下位にある記憶装置（２２）からのデータ転
    送に際して、該記憶装置に対して前記命令／演算処理部
    （２７）が転送を要求したデータのみをアドレスを通知
    し、該記憶装置との間の通信回数を削減させることを特
    徴とする請求項１３記載のデータ処理装置。
  18. 【請求項１８】 前記データ処理装置において、 プログラムにおいてデータのプリフェッチを指定するソ
    フトウエアプリフェッチ命令に応じて、前記転送データ
    格納手段（２８）に転送されたプリフェッチデータの前
    記データキャッシュメモリ（２６）への格納に際して、 該データキャッシュメモリ（２６）に対するデータフェ
    ッチ要求を該プリフェッチデータの格納よりも先に処理
    し、該データキャッシュメモリ（２６）のパイプライン
    を乱すことなくデータ供給を円滑化することを特徴とす
    る請求項１３記載のデータ処理装置。
  19. 【請求項１９】 前記データ処理装置において、 プログラムにおいてデータのプリフェッチを指定するソ
    フトウエアプリフェッチ命令に応じて、前記転送データ
    格納手段（２８）に転送されたプリフェッチデータの前
    記データキャッシュメモリ（２６）への格納に際して、 該データキャッシュメモリ（２６）に対してデータフェ
    ッチ要求ができている期間中は該転送データ格納手段
    （２８）に格納されている該プリフェッチデータを保持
    し、該データフェッチ要求がきていない期間中に該プリ
    フェッチデータを前記データキャッシュメモリ（２６）
    に格納することにより、該データキャッシュメモリ（２
    ６）にすでに格納されている有効データのメモリ滞在時
    間を延ばすことを特徴とする請求項１３記載のデータ処
    理装置。
  20. 【請求項２０】 前記データ処理装置において、 プログラムにおいてデータのプリフェッチを指定するソ
    フトウエアプリフェッチ命令に応じて、前記転送データ
    格納手段（２８）に転送されたプリフェッチデータの前
    記データキャッシュメモリ（２６）への格納に際して、 該データキャッシュメモリ（２６）に対するデータフェ
    ッチ要求を該プリフェッチデータの格納よりも先に処理
    し、該データフェッチ要求に対してキャッシュミスが発
    生した時該転送データ格納手段（２８）に格納されてい
    るプリフェッチデータと該データフェッチ要求との間
    で、データのアドレスの全ビットを比較するヒット判定
    を行い、ヒットした時該プリフェッチデータを該データ
    キャッシュメモリ（２６）に格納すると共に、前記命令
    ／演算処理部（２７）内のデータ要求元に直接転送する
    ことを特徴とする請求項１３記載のデータ処理装置。
  21. 【請求項２１】 前記データ処理装置において、 プログラムにおいてデータのプリフェッチを指定するソ
    フトウエアプリフェッチ命令に応じて、前記転送データ
    格納手段（２８）に転送されたプリフェッチデータの前
    記データキャッシュメモリ（２６）への格納に際して、 該データキャッシュメモリ（２６）に対するデータフェ
    ッチ要求を該プリフェッチデータの格納よりも先に処理
    し、該データフェッチ要求に対してキャッシュミスが発
    生した時該転送データ格納手段（２８）に格納されてい
    るプリフェッチデータと前記データフェッチ要求との間
    で、データのアドレスの全ビットを比較するヒット判定
    を行い、ミスした時には該プリフェッチデータを該デー
    タキャッシュメモリ（２６）に格納することを特徴とす
    る請求項１３記載のデータ処理装置。
  22. 【請求項２２】 前記転送データ格納手段（２８）が、
    前記命令／演算処理部（２７）から転送を要求されたデ
    ータを含むラインと、少なくとも該ラインの次のライン
    との２ラインをそれぞれ格納する少なくとも２段のバッ
    ファから構成され、 該２段のバッファがそれぞれ対応する２つのロードバッ
    ファによって構成され、 該２つのロードバッファによって構成されるデータロー
    ドバッファのバッファ部に対して、該バッファ部を制御
    するロードバッファコントローラを備え、 該２つのロードバッファのそれぞれが、前記各１ライン
    分のデータのアドレスを格納するアドレス格納領域と、 該１ライン分のデータの２つのデータ格納領域と、 該ロードバッファがプログラムにおいてデータのプリフ
    ェッチを指定するソフトウエアプリフェッチ命令に応じ
    たデータを格納している時アクティブとなるＰＦフラグ
    を格納するフラグ格納領域とを備えていることを特徴と
    する請求項１３記載のデータ処理装置。
  23. 【請求項２３】 前記ロードバッファのデータ格納領域
    は、２つに分割され、それぞれは前記命令データの上位
    あるいは下位の１／２ライン分づつのデータを格納し、
    前記ロードバッファは、さらに格納されているデータが
    有効であることを示すＶフラグと、前記上位の１／２ラ
    イン分のデータが有効であるときアクティブとなるＭフ
    ラグと、前記下位の１／２ライン分のデータが有効であ
    るときアクティブとなるＬフラグと、前記上位の１／２
    ライン分のデータが前記命令キャッシュメモリ（２０）
    に格納されたときアクティブになるＷＭフラグと、前記
    下位の１／２ライン分のデータが該命令キャッシュメモ
    リ（２０）に格納されたときにアクティブになるＷＬフ
    ラグを格納するフラグ格納領域を備えてなり、 前記データロードバッファ（６１）が、アイドル、ファ
    ーストデータイン、およびデータインの３つの状態を持
    ち、いかなる動作をも行わない時該アイドルの状態を維
    持し、 前記キャッシュメモリにより下位の記憶装置（２２）か
    ら送られる、次のサイクルでの転送データの存在を示す
    データイネーブルインプット（ＤＥＩ）信号の入力によ
    って、該アイドル状態から前記ファーストデータイン状
    態に遷移し、 最初の転送データの転送を受けて前記ロードバッファの
    Ｖフラグをアクティブとしてデータイン状態に遷移し、
    前記２つのロードバッファのいずれかのＶフラグがアク
    ティブである間該データイン状態を維持し、 該２つのロードバッファのＶフラグが共に０となった時
    前記アイドル状態に遷移することを特徴とする請求項２
    ２記載のデータ処理装置。
  24. 【請求項２４】 前記データイン状態において、 前記ロードバッファのＶフラグがアクティブとなり、前
    記ソフトウエアプリフェッチであることを示すプリフェ
    ッチ信号が０である時、前記ファーストデータイン状態
    からデータイン状態中のロードバッファウェイト状態に
    遷移し、前記最初の転送データに続くプリフェッチデー
    タの転送を受けつつ、該ロードバッファに格納されてい
    る有効データを、前記ＷＭ、ＷＬフラグをアクティブに
    しながら前記データキャッシュメモリ（２６）に格納す
    ることを特徴とする請求項２３記載のデータ処理装置。
  25. 【請求項２５】 前記ロードバッファウェイト状態にお
    いて、 前記最初の転送データに続くプリフェッチデータに対す
    る、該プリフェッチデータのアドレスの下位ビットのみ
    によるアクセス判定の結果、ヒットしたことを示すロー
    ドバッファアクセス信号がアクティブとなった時ハイラ
    イト状態に遷移し、新たなプリフェッチデータの転送を
    受けつつ、前記ロードバッファに格納されている有効デ
    ータのデータキャッシュメモリ（２６）への格納を続け
    ることを特徴とする請求項２４記載のデータ処理装置。
  26. 【請求項２６】 前記ハイライト状態において、 前記ロードバッファのバリッドフラグが０となることに
    より前記データイン状態から前記アイドル状態に遷移す
    ることを特徴とする請求項２５記載のデータ処理装置。
  27. 【請求項２７】 前記データイン状態において、 前記ロードバッファのＶフラグがアクティブとなり、前
    記ソフトウエアプリフェッチ命令に対応する処理である
    ことを示すロードバッファプリフェッチ信号がアクティ
    ブである時、前記ファーストデータイン状態からデータ
    イン状態中のロードバッファウェイトウィズソフトウエ
    アプリフェッチ状態に遷移し、前記最初の転送データに
    続くプリフェッチデータの転送を受け、前記データキャ
    ッシュメモリ（２６）がいかなる動作をも行っていない
    時に該ロードバッファに格納されている有効データを前
    記ＷＭ、ＷＬフラグをアクティブにしながら該データキ
    ャッシュメモリ（２６）に格納することを特徴とする請
    求項２３記載のデータ処理装置。
  28. 【請求項２８】 前記ロードバッファウェイトウィズソ
    フトウエアプリフェッチ状態において、 前記最初の転送データに対するデータフェッチ要求の後
    で受け付けられたデータフェッチ要求に対して前記ロー
    ドバッファに格納されているプリフェッチデータとのヒ
    ットが判定された時、または該データフェッチ要求に対
    するキャッシュミスが発生した時ハイライト状態に遷移
    し、新たなプリフェッチデータの転送を受けつつ、該ロ
    ードバッファに格納されている有効データの前記データ
    キャッシュメモリ（２６）への格納を行うことを特徴と
    する請求項２７記載のデータ処理装置。
  29. 【請求項２９】 前記ハイライト状態において、 前記ロードバッファのバリッドフラグが０となることに
    より前記データイン状態から前記アイドル状態に遷移す
    ることを特徴とする請求項２８記載のデータ処理装置。
  30. 【請求項３０】 命令を格納するための命令キャッシュ
    メモリ（２０）と、該命令キャッシュメモリ（２０）に
    必要とする命令が格納されていない時、該必要とする命
    令の転送を該命令キャッシュメモリにより下位にある記
    憶装置（２２）に要求する命令処理部（２１）とを有す
    るデータ処理装置において、 該命令キャッシュメモリにより下位にある記憶装置（２
    ２）から転送され、前記データ処理装置の命令処理部
    （２１）が必要として転送を要求した命令を含む１ライ
    ン分の命令データが格納される第１の転送命令データ格
    納手段（２３）と、 該１ラインに続いて格納された１ライン以上の先取り命
    令データが格納される１段以上の第２の転送命令データ
    格納手段（２４）とを備え、 該命令キャッシュメモリ（２０）により下位にある記憶
    装置（２２）に前記必要とする命令の転送が要求されて
    から、該必要とする命令が前記第１の転送命令データ格
    納手段（２３）によって前記命令キャッシュメモリ（２
    ０）に格納されるまでの期間において、該命令キャッシ
    ュメモリ（２０）に対して、該必要とする命令の転送以
    外の処理に伴うアクセスを可能とすることを特徴とする
    データ処理装置。
  31. 【請求項３１】 データを格納するためのデータキャッ
    シュメモリ（２６）と、 該データキャッシュメモリ（２６）に必要なデータが格
    納されていない時、該必要なデータの転送を該データキ
    ャッシュメモリにより下位にある記憶装置（２２）に要
    求する命令／演算処理部（２７）とを有するデータ処理
    装置において、 該データキャッシュメモリにより下位にある記憶装置
    （２２）から転送され、前記データ処理装置の命令／演
    算処理部（２７）が必要として転送を要求したデータを
    含む１ライン分のデータと、該１ラインに続く先取りさ
    れた１ライン以上のデータの各ラインが格納される複数
    段のバッファから成る転送データ格納手段（２８）を備
    え、 該データキャッシュメモリ（２６）により下位にある記
    憶装置（２２）に前記必要なデータの転送が要求されて
    から、該必要なデータが前記転送データ格納手段（２
    ８）によって前記データキャッシュメモリ（２６）に格
    納されるまでの期間において、該データキャッシュメモ
    リ（２６）に対して、該必要なデータの転送以外の処理
    に伴うアクセスを可能とすることを特徴とするデータ処
    理装置。
  32. 【請求項３２】 中央処理装置と主記憶装置（３０９）
    間に設けられたキャッシュ記憶装置を備えるデータ処理
    装置であって、 前記キャッシュ記憶装置は、 データを保持するキャッシュ（３０２）と、 前記中央処理装置（３０９）とキャッシュ（３０２）間
    に書き込みアドレス及び書き込みデータを保持するキャ
    ッシュライトバッファ（３０５）と、 ムーブインバッファ（３０６）と、 前記キャッシュライトバッファとムーブインバッファの
    記憶手段（３０８）と、 当該キャッシュ記憶装置の動作制御を行うキャッシュ制
    御部（３１０，３２６）とを有し、 前記キャッシュ制御部（３１０，３２６）は、前記中央
    処理装置（３０９）のストア命令実行時に、書き込みデ
    ータを直接前記キャッシュ（３０２）に書き込まず、先
    ず前記キャッシュライトバッファ（３０５）に書き込み
    を行い、該データを当該キャッシュ記憶装置の許す任意
    の時刻に前記キャッシュ（３０２）に書き込みを行うよ
    う制御を行い、ロード命令実行時にキャッシュミスが発
    生した時、前記主記憶装置または異階層のキャッシュ記
    憶装置からデータを読み出し、読み出された該データを
    前記ムーブインバッファ（３０６）に格納することを特
    徴とするデータ処理装置。
  33. 【請求項３３】 中央処理装置と主記憶装置（３０９）
    間に設けられたキャッシュ記憶装置を備えるデータ処理
    装置であって、 前記キャッシュ記憶装置は、 データを保持するキャッシュ（３０２）と、 前記中央処理装置（３０９）とキャッシュ（３０２）間
    に書き込みアドレス及び書き込みデータを保持するキャ
    ッシュライトバッファ（３０５）と、 当該キャッシュ記憶装置の動作制御を行うキャッシュ制
    御部（３１０，３２６）とを有し、 前記キャッシュ制御部（３１０，３２６）は、前記中央
    処理装置（３０９）のストア命令実行時に、書き込みデ
    ータを直接前記キャッシュ（３０２）に書き込まず、先
    ず前記キャッシュライトバッファ（３０５）に書き込み
    を行い、該データを当該キャッシュ記憶装置の許す任意
    の時刻に前記キャッシュ（３０２）に書き込みを行うよ
    う制御を行い、ロード命令実行時にキャッシュミスが発
    生した時、前記主記憶装置または異階層のキャッシュ記
    憶装置からデータを読み出し、読み出された該データを
    前記キャッシュライトバッファ（３０５）に格納するこ
    とを特徴とするデータ処理装置。
  34. 【請求項３４】 前記キャッシュ制御部（３１０）は、
    ストア命令実行時または、前記キャッシュ（３０２）へ
    の他のアクセスがないとき、前記キャッシュライトバッ
    ファ（３０５）に格納されたデータを、前記キャッシュ
    に格納することを特徴とする請求項３３記載のデータ処
    理装置。
  35. 【請求項３５】 前記キャッシュ制御部は、後続する命
    令が処理するデータが、前記キャッシュライトバッファ
    （３０５）に格納されている場合は、格納されている該
    データを、前記後続する命令の実行に優先して、前記キ
    ャッシュに格納することを特徴とする請求項３４記載の
    データ処理装置。
  36. 【請求項３６】 中央処理装置と下位階層の記憶装置間
    に設けられたキャッシュ記憶装置において、 該下位階層の記憶装置の内容の一部のコピーを格納する
    キャッシュメモリ（１００１）と、 上記中央処理装置と該キャッシュメモリ（１００１）間
    に設けられ、上記中央処理装置がストア命令実行時に上
    記キャッシュメモリ（１００１）へのアクセスに成功し
    たとき、該ストア命令のストアデータが格納されるスト
    アデータ格納手段（１００２）と、 前記中央処理装置により、該ストアデータ格納手段（１
    ００２）に格納されているストアデータをロードする命
    令が実行されたとき、前記キャッシュメモリ（１００
    １）から該ロード命令によりアクセスされたラインデー
    タを読み出し、次にこのラインデータと前記ストアデー
    タ格納手段（１００２）に格納されているストアデータ
    とをマージして該ラインデータ内の当該部分が上記スト
    アデータに置き換えられた新たなラインデータを作成
    し、この新ラインデータを前記中央処理装置に出力する
    マージ手段（１００３）と、 を有することを特徴とするデータ処理装置。
  37. 【請求項３７】 前記マージ手段（１００３）に前記ス
    トアデータ格納手段（１００２）に格納されていた前記
    マージ処理用のストアデータが転送されたとき、前記ス
    トアデータ格納手段（１００２）内の上記ストアデータ
    を無効化する制御手段（１００４）を、 さらに有することを特徴とする請求項３６記載のデータ
    処理装置。
  38. 【請求項３８】 中央処理装置と下位階層の記憶装置間
    に設けられたキャッシュ記憶装置において、 該下位階層の記憶装置の内容の一部のコピーを格納する
    キャッシュメモリ（１００１）と、 上記中央処理装置と該キャッシュメモリ（１００１）間
    に設けられ、上記中央処理装置がストア命令実行時に上
    記キャッシュメモリ（１００１）へのアクセスに成功し
    たとき、該ストア命令のストアデータが格納されるスト
    アデータ格納手段（１００２）と、上記下位階層の記憶
    装置と上記キャッシュメモリ（１００１）間に設けら
    れ、上記中央処理装置がロード命令実行時に上記キャッ
    シュメモリ（１００１）へのアクセスに失敗したとき、
    前記下位階層の記憶装置から転送されてくるムーブイン
    データが格納されるムーブインデータ格納手段（１００
    ６）と、 前記中央処理装置により、該ストアデータ格納手段（１
    ００２）に格納されているストアデータをロードする命
    令が実行されたとき、前記キャッシュメモリ（１００
    １）から該ロード命令によりアクセスされたラインデー
    タを読み出し、次にこのラインデータと前記ストアデー
    タ格納手段（１００２）に格納されているストアデータ
    とをマージして該ラインデータ内の当該部分が上記スト
    アデータに置き換えられた新たなラインデータを作成
    し、この新ラインデータを前記中央処理装置に出力する
    マージ手段（１００３）と、 上記下位階層の記憶装置と、上記キャッシュメモリ（１
    ００１）間に設けられ、上記中央処理装置がロード命令
    実行時に上記キャッシュメモリ（１００１）へのアクセ
    スに失敗したとき、前記下位階層の記憶装置から転送さ
    れてくるムーブインデータが格納されるムーブインデー
    タ格納手段（１００６）と、 前記マージ手段（１００３）によりマージ処理が行われ
    ている最中に、前記ムーブインデータ格納手段（１００
    ６）にムーブインデータが転送・格納されたとき、該ム
    ーブインデータを前記マージ手段（１００３）が上記マ
    ージ処理のためのキャッシュメモリ（１００１）へのア
    クセス終了後に上記キャッシュメモリ（１００１）に格
    納するデータ書き込み手段（１００７）と、 を有することを特徴とするデータ処理装置。
  39. 【請求項３９】 中央処理装置と下位階層の記憶装置間
    に設けられたキャッシュ記憶装置において、 該下位階層の記憶装置の内容の一部のコピーを格納する
    キャッシュメモリ（１００１）と、 上記中央処理装置と該キャッシュメモリ（１００１）間
    に設けられ、上記中央処理装置がストア命令実行時に上
    記キャッシュメモリ（１００１）へのアクセスに成功し
    たとき、該ストア命令のストアデータが格納されるスト
    アデータ格納手段（１００２）と、 上記下位階層の記憶装置と上記キャッシュメモリ（１０
    ０１）間に設けられ、上記中央処理装置がロード命令実
    行時に上記キャッシュメモリ（１００１）へのアクセス
    に失敗したとき、前記下位階層の記憶装置から転送され
    てくるムーブインデータが格納されるムーブインデータ
    格納手段（１００６）と、 前記ストアデータ格納手段（１００２）に格納されてい
    るストアデータが書き込まれるべきラインデータが、前
    記ムーブインデータ格納手段（１００６）にムーブイン
    データとして転送されてきたとき、上記ストアデータを
    該ムーブインデータの当該位置にマージして、該マージ
    処理により得られたラインデータを前記キャッシュメモ
    リ（１００１）の当該位置に書き込むマージ手段（１０
    １１）と、 を有することを特徴とするデータ処理装置。
  40. 【請求項４０】 前記マージ手段（１０１１）が、前記
    マージ処理の際に前記ストアデータ格納手段（１００
    ２）から上記マージ処理用のストアデータを読み出した
    とき、前記ストアデータ格納手段（１００２）内の該ス
    トアデータを無効にする制御手段（１０１２）を、 さらに有することを特徴とする請求項３９記載のデータ
    処理装置。
  41. 【請求項４１】 前記ストアデータ格納手段（１００
    ２）はキャッシュライトバッファであり、前記ムーブイ
    ンデータ格納手段（１００６）はロードバッファである
    ことを特徴とする請求項３９記載のデータ処理装置。
  42. 【請求項４２】 キャッシュメモリと、 前記キャッシュメモリの上位側に接続され、ストアデー
    タを一時格納し前記キャッシュへのアクセスがあいたタ
    イミングでストアデータをキャッシュに格納するキャッ
    シュライトバッファと、 前記キャッシュメモリの下位側に接続されロードデータ
    を格納しヒットしたとき、該ロードデータをキャッシュ
    メモリに格納するロードバッファとを備えたことを特徴
    とするデータ処理装置。
  43. 【請求項４３】 ロード時にはキャッシュライトバッフ
    ァ格納データとキャッシュメモリの格納データとをマー
    ジしてロードデータを生成し、ストア時には前記キャッ
    シュライトバッファの格納データと前記ロードバッファ
    の格納データとをマージしてストアデータを生成するマ
    ージ手段を前記キャッシュメモリの外部に設けたことを
    特徴とする請求項４２記載のデータ処理装置。
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