JPH0622355B2 - 回線設定回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル伝送路網における同期多重変換装置
の回線設定回路に関する。

（従来の技術） 従来、このような分野の技術としては、寺西他著「ディ
ジタル網の伝送施設設計」（（社）電気通信協会，Ｐ18
1〜188、）や、中浜他著「市外系ディジタル同期端局方
式」（日本電信電話公社施設局編『施設』第33巻第11
号，Ｐ95〜106）に記載されているものがある。以下、
これらに従って説明する。

ディジタル伝送路網においては、従来、アナログ伝送路
網において実施されていた配分架による空間的回線設定
に代って、ディジタル多重レベル上のタイムスロット入
替により時間的に回線設定を行うことが可能となり、前
記文献に開示されるような同期多重変換装置が実用に供
されている。

同期多重変換装置は、1.544Ｍｂ／ｓ、又は6.312Ｍｂ／
ｓのディジタル伝送路を終端し、６チャネル（回線設定
単位）単位の回線設定を行い、同単位にて回線終端さ
れ、8.192Ｍｂ／ｓ、又は2.048Ｍｂ／ｓの局内インタフ
ェースによりディジタル交換機に接続される。同期多重
変換装置の回線設定機能は、データ列の時間および空間
のタイムスロット占有位置を入替える回線設定回路（Ｔ
ＳＩ：Time Slot Interchanger）により実現され、この
タイムスロット入替え順序を外部より制御できる構成と
することにより半固定時間スイッチが実現される。

同期多重変換装置が収容するディジタル伝送路は、1.54
4Ｍｂ／ｓ１次群伝送路、および6.312Ｍｂ／ｓ２次群伝
送路であり、各伝送路インタフェースのチャネル容量は
64Ｋｂ／ｓの電話チャネル換算にてそれぞれ24チャネ
ル、96チャネルである。一方、交換機とのインタフェー
スは2.048Ｍｂ／ｓ、又は8.192Ｍｂ／ｓの局内インタフ
ェースにより行われ、各局内インタフェースのチャネル
容量はそれぞれ30チャネル、120チャネルとなってい
る。

こうした伝送路および局内のインタフェース条件によ
り、同期多重変換装置においては、前述した伝送路終端
機能、回線設定機能、回線終端機能、局内インタフェー
ス機能に加えて、各インタフェースの信号速度、チャネ
ル容量の変換を行う多重変換機能が必要である。

次に、同期多重変換装置において、回線設定および多重
変換を実現する回路の構成について説明する。以降、説
明の繁雑化を防ぐために、伝送路インタフェースを6.31
2Ｍｂ／ｓ２次群インタフェース、また、局内インタフ
ェースを8.192Ｍｂ／ｓ局内インタフェースにしぼるこ
ととするが、本発明の適用は他の伝送路インタフェー
ス、局内インタフェースが収容されている場合にも同様
に可能であることはいうまでもない。

第２図は同期多重変換装置の回線設定および多重変換機
能部の一構成例を示すブロック図で、ここでは伝送路→
局内方向（Ｒ方向）の回線設定を行なう回路を示す。第
２図において、ＩＮｉ（ｉ＝１〜40）は、それぞれ6.31
2Ｍｂ／ｓ２次群伝送路インタフェースより受信され、
8.192Ｍｂ／ｓに速度変換された96チャネル多重信号か
らなる入力信号（回線）である。また、ＯＵＴｉ（ｉ＝
１〜32）は、それぞれ信号速度8.192Ｍｂ／ｓの120チャ
ネル多重信号からなる出力信号であり、局内インタフェ
ースへ送出される。第２図に示された回線設定機能部
は、入力信号ＩＮｉ（ｉ＝１〜40）の96チャネル×40
本、合計3840チャネル（＝640ハンドリンググループ：
ＨＧ）の信号に対して、まず、この信号を120チャネル
×32本に多重変換し、その後、これらの信号にタイムス
ロット入替えにより回線設定を施し、120チャネル多重
信号×32本の出力信号（回線）ＯＵＴｉ（ｉ＝１〜32）
として送出する。

以下、第２図に従って詳細に説明する。

第２図において、１〜８は伝送路側より送られてくる５
本の96チャネルの多重信号（回線）を、４本の120チャ
ネル多重信号（回線）へ変換する多重変換回路（以下、
５／４変換回路と称す。）である。これらの５／４変換
回路１〜８により、伝送路側から送られて来る40本の96
チャネル多重信号からなる入力信号ＩＮｉ（ｉ＝１〜4
0）は、32本の120チャネル多重信号からなる信号に多重
変換される。９は回線設定回路（ＴＳＩ）であり、５／
４変換回路１〜８にて変換された32本の120チャネル多
重信号に対して、ＨＧ（６チャネル単位）毎のタイムス
ロットの入替えによる回線設定を行い、出力信号ＯＵＴ
ｉ（ｉ＝１〜32）のそれぞれに120チャネル多重信号を
送出する。

以上の説明においては、伝送路→局内方向（Ｒ方向）の
多重変換と回線設定について述べたが、局内→伝送路方
向（Ｓ方向）については、Ｒ方向と全く対象な構成、即
ち４／５変換回路と回線設定回路とにより実現される。

回線設定回路９は、入力データの時間的順序を入替えて
出力する機能を有するため、なんらかのメモリ機能が必
要となる。その基本的な構成を第３図に示す。第３図に
おいて、１０はデータメモリ、１１はデータメモリ１０
の入力、１２はアドレスカウンタ、１３は書込みアドレ
ス、１４はアドレスコントロールメモリ、１５は読出し
アドレス、１６はデータ・メモリ１０の出力である。デ
ータメモリ１０の入力１１に到来したデータＩＮは、ア
ドレスカウンタ１２の出力である書込みアドレス１３に
したがってデータメモリ１０に順番（シーケンシャル）
に書込まれる。書込みアドレス１３は、アドレスコント
ロールメモリ１４にも同時に与えられ、アドレスコント
ロールメモリ１４は与えられたアドレス１３に対応して
予め書込まれていた読出しアドレス１５をデータメモリ
１０に与える。データメモリ１０は、この読出しアドレ
ス１５にしたがって出力１６にデータを読み出し、デー
タＯＵＴとする。即ち、データメモリ１０の入出力間の
位相変換情報をアドレスコントロールメモリ１４に記憶
させていることになり、データメモリ１０からのデータ
読出しの順番は、この位相変換情報に従ってランダムと
なる。

第４図は従来の回線設定回路を示すもので、この回路の
回線設定容量は3840チャネルである。入力信号（回線）
ＩＮ１〜ＩＮ４はそれぞれ960チャネルの容量を有する
（５／４変換した後の８Ｍｂ／ｓシリアル信号８本を直
並列変換した）８Ｍｂ／ｓオクテットパラレル信号であ
り、多重化部（ＭＵＸ）１８で多重化され、32Ｍｂ／ｓ
オクテットパラレル信号となる。この信号はデータメモ
リ部（ＤＭ）１９にシーケンシャルに書込まれ、アドレ
スコントロールメモリ（ＡＣＭ）２０によってチャネル
配置を変更し読み出され、分離部（ＤＥＭＵＸ）２１で
４つの８Ｍｂ／ｓオクテットパラレル信号の出力信号
（回線）ＯＵＴ１〜４に分離される。従って、3840チャ
ネルの入力情報を全て蓄えるデータメモリ部（ＤＭ）１
９の機能は非常に重要であり、通常Ｎ（normal）系のメ
モリ部１９−１、Ｅ（emergency）系のメモリ部１９−
２の２系統用意され、Ｎ系動作時にデータメモリ部にパ
リティ異常等の何らかの障害が発生した場合、即時にＥ
系側に切替え、装置の信頼性を向上させるようになって
いる。

（発明が解決しようとする問題点） しかしながら、上記構成の装置では、データメモリ部の
動作速度の速いメモリ、例えば消費電力の大きいＥＣＬ
メモリで構成しなければならず、また、これにより外部
回路もＥＣＬ回路を使用しなければならなかった。ま
た、冗長構成として同一チャネル容量のＮ系，Ｅ系のデ
ータメモリ部を設けているため、ハードウェア量も２倍
となって不経済であった。更にまた、データメモリ部の
外部に多重化部、分離部を設けるためにハードウェアの
増大と、信頼性の低下をまぬがれないという問題点があ
った。

本発明は前述した高速度のメモリの必要性、Ｎ系，Ｅ系
２系統によるハードウェアの増大、外部回路のハードウ
ェアの増大等の問題点を除去し、汎用ＣＭＯＳメモリが
使用でき、全体のハードウェア量も削減できる低消費電
力で信頼性の高い回線設定回路を提供することを目的と
する。

（問題点を解決するための手段） 本発明では前記問題点を解決するため、それぞれ多重化
されたｍ本の入力と、それぞれ多重化されたｎ本の出力
とを有し、入力されたディジタル多重信号のタイムスロ
ットを入替えることにより回線設定を行なう同期多重変
換装置の回線設定回路において、回線設定総容量の１／
ｎの容量を有し、前記ｍ本の入力がそれぞれ接続される
ｎ個の回線設定用のデータメモリ回路と、該回線設定用
のデータメモリ回路と同一容量を有し、前記ｍ本の入力
が接続される予備用のデータメモリ回路と、前記ｎ個の
回線設定用のデータメモリ回路および予備用のデータメ
モリ回路を選択的に前記ｎ本の出力にそれぞれ接続する
信号選択回路と、前記ｎ個の回線設定用のデータメモリ
回路からの読出しをそれぞれ制御するｎ個の読出し制御
情報および信号選択回路を切替制御する切替情報を送出
するアドレス制御回路とを備え、通常は前記ｎ個の読出
し制御情報を前記ｎ個の回線設定用のデータメモリ回路
にそれぞれ与えるとともに該ｎ個の回線設定用のデータ
メモリ回路を前記ｎ本の出力にそれぞれ接続する切替情
報を前記信号選択回路に与え、前記ｎ個の回線設定用の
データメモリ回路のいずれかに障害が発生した場合は該
障害が発生した回線設定用のデータメモリ回路の読出し
制御情報を前記予備用のデータメモリ回路に与えるとと
もに該障害が発生した回線設定用のデータメモリ回路を
予備用のデータメモリ回路に切替える切替情報を前記信
号選択回路に与えるようになした。

（作用） 本発明によれば、回線上の信号はそのままｎ個の回線設
定用のデータメモリ回路および予備用のデータメモリ回
路に並列的に書込まれ、通常は該ｎ個の回線設定用のデ
ータメモリ回路の内容が読出し制御情報に従って読出さ
れることによりタイムスロット変換が行なわれ、元の信
号と同様な伝送速度の信号として出力されるが、該ｎ個
の回線設定用のデータメモリ回路のいずれかに障害が発
生すると、信号選択回路により該障害が発生したデータ
メモリ回路に代えて予備用のデータメモリ回路が選択さ
れ、その内容が読出される。

（実施例） 第１図は本発明の一実施例を示すブロック図であって、
入力信号（回線）ＩＮ１〜ＩＮ４は８Ｍｂ／ｓオクテッ
トパラレル信号でそれぞれ960チャネルの信号を有して
おり、回線設定総容量、ここでは3840チャネルの１／４
の容量を有する回線設定用のデータメモリ回路２４−１
〜２４−４の４回路に並列に導かれる。予備用のデータ
メモリ回路２５はデータメモリ回路２４と同一回路で構
成され、データメモリ回路２４と同様に入力信号ＩＮ１
〜ＩＮ４が導かれている。データメモリ回路２４−１〜
２４−４，２５の動作は基本的に第３図で説明したもの
と同一であるが、各データメモリ回路では入力信号ＩＮ
１〜ＩＮ４の信号をそれぞれ専用のデータメモリ部（Ｄ
Ｍ）２６−１〜２６−４にシーケンシャルに書込む。従
って、入力信号の3840チャネルが全てデータメモリ部２
６−１〜２６−４に蓄えられる。データメモリ部２６−
１〜２６−４からの読み出しは、アドレス制御回路２７
のアドレスコントロールメモリ（ＡＣＭ）２８−１〜２
８−４の読出し制御情報２９−１〜２９−４がデータメ
モリ部２６−１〜２６−４に与えられて行なわれる。デ
ータメモリ部２６−１〜２６−４から読み出された情報
は、選択回路（ＳＥＬ）３０により任意の１個が８Ｍｂ
／ｓのビット毎に選択され、出力信号３１となる。従っ
て、データメモリ回路２４−１〜２４−４のうちの１回
路にて、3840チャネルのうちの任意の960チャネルがタ
イムスロット変換されて読み出されるので、データメモ
リ回路２４−１〜２４−４の４回路にて3840チャネルの
回線設定回路が実現できる。なお、このデータメモリ回
路の動作速度は書込みに８Ｍｂ／ｓ，読出しに８Ｍｂ／
ｓであるので、並列形ダブルバッファ回路、直列形ダブ
ルバッファ回路のいずれの回路方式に於いても低消費電
力で汎用のＣＭＯＳメモリが使用できる。

予備用のデータメモリ回路２５は他のデータメモリ回路
２４−１〜２４−４と同様な動作を行なうが、読出しの
ための読出し制御情報２９−５の与え方が異なる。各デ
ータメモリ回路２４−１〜２４−４から送られてくるデ
ータメモリ部障害情報及び強制切替命令情報等の情報３
２を受信し、適切な切替情報３３を送出する制御回路
（ＣＯＮＴ）３４により、読出し制御情報２９−５が選
択回路（ＳＥＬ）３５で選択される。この選択された読
出し制御情報２９−５は予備用のデータメモリ回路２５
に与えられる。

従って、障害中のデータメモリ回路２４−１〜２４−４
のうちの障害中の回路に与えられていた読出し制御情報
が予備用のデータメモリ回路２５に与えられ、障害中の
データメモリ回路と同様の機能を果たすことになる。

また、切替情報３３は信号選択回路（ＳＥＬ）３６に与
えられる。信号選択回路３６ではデータメモリ回路２４
−１〜２４−４から読出されてきた４つの出力信号と、
予備回路から読み出されてきた１つの信号とを、切替情
報３３により切替え、４つの出力信号ＯＵＴ１〜ＯＵＴ
４として送出する。

これらの切替機能は回線設定回路の動作フレームを考慮
して制御をかけることにより、回線を無瞬断で切替えら
れる。

（発明の効果） 以上説明したように本発明によれば、回線設定総容量の
１／ｎの容量を有するｎ個の回線設定用のデータメモリ
回路および該回線設定用のデータメモリ回路と同一容量
を有する予備用のデータメモリ回路をそれぞれｍ本の入
力に接続し、該ｎ個の回線設定用のデータメモリ回路お
よび予備用のデータメモリ回路を選択的にｎ本の出力に
それぞれ接続する信号選択回路と、前記ｎ個の回線設定
用のデータメモリ回路からの読出しをそれぞれ制御する
ｎ個の読出し制御情報および信号選択回路を切替制御す
る切替情報を送出するアドレス制御回路とを設け、通常
は前記ｎ個の読出し制御情報を前記ｎ個の回線設定用の
データメモリ回路にそれぞれ与えるとともに該ｎ個の回
線設定用のデータメモリ回路を前記ｎ本の出力にそれぞ
れ接続する切替情報を前記信号選択回路に与え、前記ｎ
個の回線設定用のデータメモリ回路のいずれかに障害が
発生した場合は該障害が発生した回線設定用のデータメ
モリ回路の読出し制御情報を前記予備用のデータメモリ
回路に与えるとともに該障害が発生した回線設定用のデ
ータメモリ回路を予備用のデータメモリ回路に切替える
切替情報を前記信号選択回路に与えるようになしたた
め、それぞれ多重化された複数の入力をそれぞれ多重化
された複数の出力へ、信号のタイムスロットを入替えて
回線設定を行なうことができることはもとより、回線設
定用のメモリを低速度で処理可能な並列形構成とするこ
とができ、汎用のＣＭＯＳメモリが使用可能となり、ま
た、入力信号を多重化する必要がないため、大規模な外
部回路も不用となる。

また、冗長構成として、従来のように回線設定総容量と
同一容量のメモリを必要とせず、回線設定総容量の１／
ｎの回線設定用のメモリと同一容量のメモリを設けるの
みで良いため、全体のハードウェア量も削減でき、低消
費電力で信頼性の高い回路を提供できる等の利点があ
る。

【図面の簡単な説明】

第１図は本発明の回線設定回路の一実施例を示すブロッ
ク図、第２図は同期多重変換装置の回線設定および多重
変換機能部を示すブロック図、第３図は回線設定回路の
基本構成を示すブロック図、第４図は従来の回線設定回
路の一構成を示すブロック図である。 ２４−１〜２４−４……回線設定用のデータメモリ回
路、２５……予備用のデータメモリ回路、２６−１〜２
６−４……データメモリ部、２７……アドレス制御回
路、２８−１〜２８−４……アドレスコントロールメモ
リ、２９−１〜２９−５……読出し制御情報、３３……
切替情報、３６……信号選択回路。

フロントページの続き (72)発明者 伊藤 陽一 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 阿部 洗悦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 寺田 紀之 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (56)参考文献 特開 昭59−19497（ＪＰ，Ａ) 特開 昭59−154895（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれ多重化されたｍ本の入力と、それ
   ぞれ多重化されたｎ本の出力とを有し、入力されたディ
   ジタル多重信号のタイムスロットを入替えることにより
   回線設定を行なう同期多重変換装置の回線設定回路にお
   いて、 回線設定総容量の１／ｎの容量を有し、前記ｍ本の入力
   がそれぞれ接続されるｎ個の回線設定用のデータメモリ
   回路と、 該回線設定用のデータメモリ回路と同一容量を有し、前
   記ｍ本の入力が接続される予備用のデータメモリ回路
   と、 前記ｎ個の回線設定用のデータメモリ回路および予備用
   のデータメモリ回路を選択的に前記ｎ本の出力にそれぞ
   れ接続する信号選択回路と、 前記ｎ個の回線設定用のデータメモリ回路からの読出し
   をそれぞれ制御するｎ個の読出し制御情報および信号選
   択回路を切替制御する切替情報を送出するアドレス制御
   回路とを備え、 通常は前記ｎ個の読出し制御情報を前記ｎ個の回線設定
   用のデータメモリ回路にそれぞれ与えるとともに該ｎ個
   の回線設定用のデータメモリ回路を前記ｎ本の出力にそ
   れぞれ接続する切替情報を前記信号選択回路に与え、前
   記ｎ個の回線設定用のデータメモリ回路のいずれかに障
   害が発生した場合は該障害が発生した回線設定用のデー
   タメモリ回路の読出し制御情報を前記予備用のデータメ
   モリ回路に与えるとともに該障害が発生した回線設定用
   のデータメモリ回路を予備用のデータメモリ回路に切替
   える切替情報を前記信号選択回路に与えるようになした ことを特徴とする回線設定回路。