JPS6257327A - 回線設定回路 - Google Patents
回線設定回路Info
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- JPS6257327A JPS6257327A JP19682985A JP19682985A JPS6257327A JP S6257327 A JPS6257327 A JP S6257327A JP 19682985 A JP19682985 A JP 19682985A JP 19682985 A JP19682985 A JP 19682985A JP S6257327 A JPS6257327 A JP S6257327A
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- memory circuit
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル伝送路網における同期多重変換装置
の回線設定回路に関する。
の回線設定回路に関する。
（従来の技術）
従来、このような分野の技術としては、寺西他著［ディ
ジタル網の伝送施設設計」（（社）電気通信協会、 ｐ
ｉａｉ〜１８８、）や、中温 他著「市外系ディジタ
ル同期端局方式」 （日本電信電話公社ｔ１Ｍ設局編「
施設Ｊ第３３巻第１１号、Ｐ９５〜１０６）に記載され
ているものがある。以下、これらに従って説明する。
ジタル網の伝送施設設計」（（社）電気通信協会、 ｐ
ｉａｉ〜１８８、）や、中温 他著「市外系ディジタ
ル同期端局方式」 （日本電信電話公社ｔ１Ｍ設局編「
施設Ｊ第３３巻第１１号、Ｐ９５〜１０６）に記載され
ているものがある。以下、これらに従って説明する。
ディジタル伝送路網においては、従来、アナログ伝送路
網において実施されていた配分架による空間的回線設定
に代って、ディジタル多重レベル上のタイムスロット入
替により時間的に回線設定を行うことが可能となり、前
記文献に開示されるような同期多重変換装置が実用に供
されている。
網において実施されていた配分架による空間的回線設定
に代って、ディジタル多重レベル上のタイムスロット入
替により時間的に回線設定を行うことが可能となり、前
記文献に開示されるような同期多重変換装置が実用に供
されている。
同期多重変換装置は、１．５４４Ｍ ｂ ／ ｓ 、又
はｅ、３１２Ｍ ｂ ／ ｓのディジタル伝送路を終端
し、６チヤネル（回線設定単位）単位の回線設定を行い
、同単位にて回線終端され、８．１９２Ｍ ｂ ／ ｓ
、又は２．０４８Ｍ ｂ ／ ｓの局内インタフェー
スによりディジタル交換機に接続される。同期多重変換
装置の回線設定機能は、データ列の時間および空間のタ
イムスロット占有位置を入替える回線設定回路（ＴＳ
Ｉ ： Ｔｉｍｅ ５ｌＯｔ Ｉ ｎｔｅｒＣｈａｎ（
ｌｅｒ ”）により実現され、このタイムスロット入替
え順序を外部より制御できる構成とすることにより半固
定時間スイッチが実現される。
はｅ、３１２Ｍ ｂ ／ ｓのディジタル伝送路を終端
し、６チヤネル（回線設定単位）単位の回線設定を行い
、同単位にて回線終端され、８．１９２Ｍ ｂ ／ ｓ
、又は２．０４８Ｍ ｂ ／ ｓの局内インタフェー
スによりディジタル交換機に接続される。同期多重変換
装置の回線設定機能は、データ列の時間および空間のタ
イムスロット占有位置を入替える回線設定回路（ＴＳ
Ｉ ： Ｔｉｍｅ ５ｌＯｔ Ｉ ｎｔｅｒＣｈａｎ（
ｌｅｒ ”）により実現され、このタイムスロット入替
え順序を外部より制御できる構成とすることにより半固
定時間スイッチが実現される。
同期多重変換装置が収容するディジタル伝送路は、１．
５４４Ｍ ｂ ／ ｓ １次群伝送路、および６．３１
２Ｍｂ／ｓ２次群伝送路であり、各伝送路インタフェー
スのチャネル容量は６４Ｋｂ／Ｓの電話チャネル換算に
てそれぞれ２４チヤネル、９６チヤネルである。一方、
交換機とのインタフェースは２．０４８Ｍｂ／ｓ、又は
８゜１９２Ｍ ｂ ／ ｓの局内インタフェースにより
行われ、各局内インタフェースのチャネル容量はそれぞ
れ３０チヤネル、１２０チヤネルとなっている。
５４４Ｍ ｂ ／ ｓ １次群伝送路、および６．３１
２Ｍｂ／ｓ２次群伝送路であり、各伝送路インタフェー
スのチャネル容量は６４Ｋｂ／Ｓの電話チャネル換算に
てそれぞれ２４チヤネル、９６チヤネルである。一方、
交換機とのインタフェースは２．０４８Ｍｂ／ｓ、又は
８゜１９２Ｍ ｂ ／ ｓの局内インタフェースにより
行われ、各局内インタフェースのチャネル容量はそれぞ
れ３０チヤネル、１２０チヤネルとなっている。
こうした伝送路および局内のインタフェース条件により
、同期多重変換装置においては、前述した伝送路終端機
能、回線設定機能、回線終端機能、局内インタフェース
機能に加えて、各インタフェースの信号速度、チャネル
容量の変換を行う多重変換機能が必要である。
、同期多重変換装置においては、前述した伝送路終端機
能、回線設定機能、回線終端機能、局内インタフェース
機能に加えて、各インタフェースの信号速度、チャネル
容量の変換を行う多重変換機能が必要である。
次に、同期多重変換装置において、回線設定および多重
変換を実現する回路の構成について説明する。以降、説
明の繁雑化を防ぐために、伝送路インタフェースを６．
３１２Ｍ ｂ／８２次群インタフェース、また、局内イ
ンタフェースを８．１９２Ｍｂ／ｓ局内インタフェース
にしぼることとするが、本発明の適用は他の伝送路イン
タフェース、局内インタフェースが収容されている場合
にも同様に可能であることはいうまでもない。
変換を実現する回路の構成について説明する。以降、説
明の繁雑化を防ぐために、伝送路インタフェースを６．
３１２Ｍ ｂ／８２次群インタフェース、また、局内イ
ンタフェースを８．１９２Ｍｂ／ｓ局内インタフェース
にしぼることとするが、本発明の適用は他の伝送路イン
タフェース、局内インタフェースが収容されている場合
にも同様に可能であることはいうまでもない。
第２図は同期多重変換装置の回線設定および多重変換機
能部の一構成例を示すブロック図で、ここでは伝送路→
局内方向（Ｒ方向）の回線設定を行なう回路を示す。第
２図において、ＩＮｚ＋−１〜４０）は、それぞれ６．
３１２Ｍ ｂ ／ ｓ ２次群伝送路インタフェースよ
り受信され、８．１９２Ｍ ｂ ／Ｓに速度変換された
９６チヤネル多重信号からなる入力信′号（回線）であ
る。また、０ＬＩＴｉ（ｉ＝１〜３２）は、それぞれ信
号速度８．１９２Ｍ ｂ ／ Ｓの１２０チャネル多重
信号からなる出力信号で澱り、局内インタフェースへ送
出される。第２図に示された回線設定機能部は、入力信
号ｌＮ１（ｉ−１〜４０）の９６チヤネルＸ４Ｇ本、合
計３８４０チヤネル（＝６４０ハンドリンググループ：
１−ＩＧ）の信号に対して、まず、この信号を１２０チ
ャネルＸ３２本に多重変換し、その後、これらの信号に
タイムスロット入替えにより回線設定を施し、１２０チ
Ｖネル多重信号×３２本の出力信号（回線）ＯＵＴｉ（
ｉ＝１〜３２）として送出する。
能部の一構成例を示すブロック図で、ここでは伝送路→
局内方向（Ｒ方向）の回線設定を行なう回路を示す。第
２図において、ＩＮｚ＋−１〜４０）は、それぞれ６．
３１２Ｍ ｂ ／ ｓ ２次群伝送路インタフェースよ
り受信され、８．１９２Ｍ ｂ ／Ｓに速度変換された
９６チヤネル多重信号からなる入力信′号（回線）であ
る。また、０ＬＩＴｉ（ｉ＝１〜３２）は、それぞれ信
号速度８．１９２Ｍ ｂ ／ Ｓの１２０チャネル多重
信号からなる出力信号で澱り、局内インタフェースへ送
出される。第２図に示された回線設定機能部は、入力信
号ｌＮ１（ｉ−１〜４０）の９６チヤネルＸ４Ｇ本、合
計３８４０チヤネル（＝６４０ハンドリンググループ：
１−ＩＧ）の信号に対して、まず、この信号を１２０チ
ャネルＸ３２本に多重変換し、その後、これらの信号に
タイムスロット入替えにより回線設定を施し、１２０チ
Ｖネル多重信号×３２本の出力信号（回線）ＯＵＴｉ（
ｉ＝１〜３２）として送出する。
以下、第２図に従って詳細に説明する。
、 第２図において、１〜８は伝送路側より送られて
くる５本の９６チヤネルの多重信号（回線）を、４本の
１２０チャネル多重信号（回線）へ変換する多重変換回
路（以下、５／４変換回路と称す。）である。これらの
５／４変換回路１〜８により、伝送路側から送られて来
る４０本の９６チヤネル多重信号からなる入力信号ｌＮ
１（ｉ−１〜４０）は、３２本の１２０チャネル多重信
号からなる信号に多重変換される。９は回線設定回路（
ＴＳＩ）であり、５／４変換回路１〜８にて変換された
３２本の１２０チャネル多重信号に対して、ＨＧ （６
チヤネル単位）毎のタイムスロットの入替えによる回Ｉ
Ｉ設定を行い、出力信号０ＬＩＴｉ （ｉ＝ １〜３２
）の・それぞれに１２０．チャネル多重信号を送出する
。
くる５本の９６チヤネルの多重信号（回線）を、４本の
１２０チャネル多重信号（回線）へ変換する多重変換回
路（以下、５／４変換回路と称す。）である。これらの
５／４変換回路１〜８により、伝送路側から送られて来
る４０本の９６チヤネル多重信号からなる入力信号ｌＮ
１（ｉ−１〜４０）は、３２本の１２０チャネル多重信
号からなる信号に多重変換される。９は回線設定回路（
ＴＳＩ）であり、５／４変換回路１〜８にて変換された
３２本の１２０チャネル多重信号に対して、ＨＧ （６
チヤネル単位）毎のタイムスロットの入替えによる回Ｉ
Ｉ設定を行い、出力信号０ＬＩＴｉ （ｉ＝ １〜３２
）の・それぞれに１２０．チャネル多重信号を送出する
。
以上の説明においては、伝送路→局内方向（Ｒ方向）の
多重変換と回線設定について述べたが、局内→伝送路方
向（Ｓ方向）については、Ｒ方向と全く対象な構成、即
ち４１５変挽回路と回線設定回路とにより実現される。
多重変換と回線設定について述べたが、局内→伝送路方
向（Ｓ方向）については、Ｒ方向と全く対象な構成、即
ち４１５変挽回路と回線設定回路とにより実現される。
回線設定回路９は、入力データの時間的順序を入替えて
出力する機能を有するため、なんらかのメモリ機能が必
要となる。その基本的な構成を第３図に示す。第３図に
おいて、１０はデータメモリ、１１はデータメモリ１０
の入力、１２はアドレスカウンタ、１３は西込みアドレ
ス、１４はアドレスコントロールメモリ、１５は読出し
アドレス、１６はデータ・メモリ１０の出力である。デ
ータメモリ１０の入力１１に到来したデータＩＮは、ア
ドレスカウンタ１２の出力である書込みアドレス１３に
したがつ１データメモリ１０に順番（シーケンシャル）
に書込まれる。書込みアドレス１３は、アドレスコント
ロールメモリ１４にも同時に与えられ、アドレスコント
ロールメモリ１４は与えられたアドレス１３に対応して
予め書込まれていた読出しアドレス１５をデータメモリ
１０に与える。データメモリ１０は、この読出しアドレ
ス１５にしたがって出力１６にデータを読み出し、デー
タＯＵＴとする。即ち、データメモリ１０の入出力間の
位相変換情報をアドレスコントロールメモリ１４に記憶
させていることになり、データメモリ１０からのデータ
読出しの順番は、この位相変換情報に従ってランダムと
なる。
出力する機能を有するため、なんらかのメモリ機能が必
要となる。その基本的な構成を第３図に示す。第３図に
おいて、１０はデータメモリ、１１はデータメモリ１０
の入力、１２はアドレスカウンタ、１３は西込みアドレ
ス、１４はアドレスコントロールメモリ、１５は読出し
アドレス、１６はデータ・メモリ１０の出力である。デ
ータメモリ１０の入力１１に到来したデータＩＮは、ア
ドレスカウンタ１２の出力である書込みアドレス１３に
したがつ１データメモリ１０に順番（シーケンシャル）
に書込まれる。書込みアドレス１３は、アドレスコント
ロールメモリ１４にも同時に与えられ、アドレスコント
ロールメモリ１４は与えられたアドレス１３に対応して
予め書込まれていた読出しアドレス１５をデータメモリ
１０に与える。データメモリ１０は、この読出しアドレ
ス１５にしたがって出力１６にデータを読み出し、デー
タＯＵＴとする。即ち、データメモリ１０の入出力間の
位相変換情報をアドレスコントロールメモリ１４に記憶
させていることになり、データメモリ１０からのデータ
読出しの順番は、この位相変換情報に従ってランダムと
なる。
第４図は従来の回線設定回路を示すもので、この回路の
回線設定回路は３８４０チヤネルである。入力信号（回
線）ＩＮ１〜ＩＮ４はそれぞれ９６０チヤネルの古註を
有する（５／４変換した後の８Ｍｂ／ｓシリアル信号８
本を直並列変換した）８Ｍｂ／ｓオクテツトパラレル信
号であり、多重化部（ＭＬＩＸ）１８Ｆ多重化ａれ、３
２Ｍｂ／Ｓｔり？ットパラレル信号となる。この信号は
データメモリ部（ＤＭ）１９にシーケンシャルに書込ま
れ、アドレスコントロールメモリ（ＡＣＭ）２０によっ
てチャネル配置を変更し読み出され、分離部（ＤＥＭＵ
Ｘ＞２１Ｆ４つ＋７）８Ｍｂ／ｓｔクテットパラレル信
号の出力信号（回線）ＯＵＴ１〜４に分離される。従っ
て、３８４０チヤネルの入力情報を全て蓄えるデータメ
モリ部（ＤＭ）１９の機能は非常に重要であり、通常Ｎ
（ｎｏｒｍａｌ）系のメモリ部１９−１、Ｅ （８１
ｅｒＱｅｎＣＶ ）系のメモリ部１９−２の２系統用意
され、Ｎ系動作時にデータメモリ部にパリディ異常等の
何らかの障害が発生した場合、即時にＥ系側に切替え、
装置の信頼性を向上させるようになっている。
回線設定回路は３８４０チヤネルである。入力信号（回
線）ＩＮ１〜ＩＮ４はそれぞれ９６０チヤネルの古註を
有する（５／４変換した後の８Ｍｂ／ｓシリアル信号８
本を直並列変換した）８Ｍｂ／ｓオクテツトパラレル信
号であり、多重化部（ＭＬＩＸ）１８Ｆ多重化ａれ、３
２Ｍｂ／Ｓｔり？ットパラレル信号となる。この信号は
データメモリ部（ＤＭ）１９にシーケンシャルに書込ま
れ、アドレスコントロールメモリ（ＡＣＭ）２０によっ
てチャネル配置を変更し読み出され、分離部（ＤＥＭＵ
Ｘ＞２１Ｆ４つ＋７）８Ｍｂ／ｓｔクテットパラレル信
号の出力信号（回線）ＯＵＴ１〜４に分離される。従っ
て、３８４０チヤネルの入力情報を全て蓄えるデータメ
モリ部（ＤＭ）１９の機能は非常に重要であり、通常Ｎ
（ｎｏｒｍａｌ）系のメモリ部１９−１、Ｅ （８１
ｅｒＱｅｎＣＶ ）系のメモリ部１９−２の２系統用意
され、Ｎ系動作時にデータメモリ部にパリディ異常等の
何らかの障害が発生した場合、即時にＥ系側に切替え、
装置の信頼性を向上させるようになっている。
（発明が解決しようとする問題点）
しかしながら、上記構成の装置では、データメモリ部を
動作速度の速いメモリ、例えば消費電力の大きいＥＣＬ
メモリで構成しなければならず、また、これにより外部
回路もＥＣＬ回路を使用しなければならなかった。また
、冗長構成として同一チャネル容量のＮ系、Ｅ系のデー
タメモリ部を設けているため、ハードウェア台も２倍と
なって不経済であった。更にまた、データメモリ部の外
部に多重化部、分離部を設けるためにハードウェアの増
大と、信頼性の低下をまぬがれないという問題点があっ
た。
動作速度の速いメモリ、例えば消費電力の大きいＥＣＬ
メモリで構成しなければならず、また、これにより外部
回路もＥＣＬ回路を使用しなければならなかった。また
、冗長構成として同一チャネル容量のＮ系、Ｅ系のデー
タメモリ部を設けているため、ハードウェア台も２倍と
なって不経済であった。更にまた、データメモリ部の外
部に多重化部、分離部を設けるためにハードウェアの増
大と、信頼性の低下をまぬがれないという問題点があっ
た。
本発明は前述した高速度のメモリの必要性、Ｎ系、Ｅ系
２系統によるハードウェアの増大、外部回路のハードウ
ェアの増大等の問題点を除去し、汎用ＣＭＯＳメモリが
使用でき、全体のハードウェア量も削減できる低消費電
力で信頼性の高い回線設定回路を提供することを目的と
する。
２系統によるハードウェアの増大、外部回路のハードウ
ェアの増大等の問題点を除去し、汎用ＣＭＯＳメモリが
使用でき、全体のハードウェア量も削減できる低消費電
力で信頼性の高い回線設定回路を提供することを目的と
する。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、ディジタル多重
信号のタイムスロットを入替えることにより回線設定を
行なう同期多重変換装置の回線設定回路において、回線
設定総容量の１／Ｎの容量を有するＮ個の回線設定用の
データメモリ回路と、該回ｖＡ設定用のデータメモリ回
路と同容量を有する予備用のデータメモリ回路とを入力
側の回線にそれぞれ並列に接続し、前記回Ｉ！設定用お
よび予備用のデータメモリ回路からの出力を選択的に出
力側の回線に送出する信号選択回路と、前記回線設定用
のデータメモリ回路からの読出しを制御する読出し制御
情報、および信号選択回路を切替制御する切替情報を送
出するアドレス制御回路とを備え、回線設定用のデータ
メモリ回路の障害情報に基づいて、該障害が検出された
データメモリ回路の読出し制御情報を前記予備用のデー
タメモリ回路に与えるようになした。
信号のタイムスロットを入替えることにより回線設定を
行なう同期多重変換装置の回線設定回路において、回線
設定総容量の１／Ｎの容量を有するＮ個の回線設定用の
データメモリ回路と、該回ｖＡ設定用のデータメモリ回
路と同容量を有する予備用のデータメモリ回路とを入力
側の回線にそれぞれ並列に接続し、前記回Ｉ！設定用お
よび予備用のデータメモリ回路からの出力を選択的に出
力側の回線に送出する信号選択回路と、前記回線設定用
のデータメモリ回路からの読出しを制御する読出し制御
情報、および信号選択回路を切替制御する切替情報を送
出するアドレス制御回路とを備え、回線設定用のデータ
メモリ回路の障害情報に基づいて、該障害が検出された
データメモリ回路の読出し制御情報を前記予備用のデー
タメモリ回路に与えるようになした。
（作用）
本発明によれば、回線上の信号を多重化することなく、
そのままＮ個のデータメモリ回路に並列的に書込み、更
にＮ個のデータメモリ回路の内容は読出し制御情報に従
って順次読出１とともに、信号選択回路により切替送出
することによりタイムスロット変換を行ない、元の信号
と同様な伝送速度の信号として出力する。
そのままＮ個のデータメモリ回路に並列的に書込み、更
にＮ個のデータメモリ回路の内容は読出し制御情報に従
って順次読出１とともに、信号選択回路により切替送出
することによりタイムスロット変換を行ない、元の信号
と同様な伝送速度の信号として出力する。
（実施例）
第１図は本発明の一実施例を示すブロック図であって、
入力信号（回線＞ＩＮ１〜ＩＮ４は８Ｍｂ／ｓオクテツ
トパラレル信号でそれぞれ９６０チヤネルの信号を有し
ており、回線設定総容量、ここでは３８４０チヤネルの
１／４の容量を有する回線設定用のデータメモリ回路２
４−１〜２４−４の４回路に並列に導かれる。予備用の
データメモリ回路２５はデータメモリ回路２４と同一回
路で構成され、データメモリ回路２４と同様に入力信号
ＩＮ１〜ＩＮ４が導かれている。データメモリ回路２４
−１〜２４−４．２５の動作は基本的に第３図で説明し
たものと同一であるが、各データメモリ回路では入力信
号ＩＮＩ〜ＩＮ４の信号をそれぞれ専用のデータメモリ
部（ＤＭ）２６−１〜２６−４にシーケンシャルに書込
む。従って、入力信号の３８４０ヂヤネルが全てデータ
メモリ部２６−１〜２６−４に蓄えられる。データメモ
リ部２６−１〜２６−４からの読み出しは、アドレス制
御回路２７のアドレスコントロールメモリ（ＡＣＭ）２
８−１〜２８−４の読出し制御情報２９−１〜２９−４
がデータメモリ部２６−１〜２６−４に与えられて行な
われる。データメモリ部２６−１〜２６−４から読み出
された情報は、選択回路（ＳＥＬ＞３０により任意の１
個が８Ｍｂ／ｓのビット毎に選択され、出力信号３１と
なる。従って、データメモリ回路２４−１〜２４−４の
うちの１回路にて、３８４０チヤネルのうちの任意の９
６０チヤネルがタイムスロット変換されて読み出される
ので、データメモリ回路２４−１〜２４−４の４回路に
て３８４０チヤネルの回線設定回路が実現できる。なお
、このデータメモリ回路の動作速度は書込みに８Ｍｂ／
Ｓ、、読出しに８Ｍｂ／ｓであるので、並列形ダブルバ
ッファ回路、直列形ダブルバッファ回路のいずれの回路
方式に於いても低消費電力で汎用のｃｖｏｓメモリが使
用できる。
入力信号（回線＞ＩＮ１〜ＩＮ４は８Ｍｂ／ｓオクテツ
トパラレル信号でそれぞれ９６０チヤネルの信号を有し
ており、回線設定総容量、ここでは３８４０チヤネルの
１／４の容量を有する回線設定用のデータメモリ回路２
４−１〜２４−４の４回路に並列に導かれる。予備用の
データメモリ回路２５はデータメモリ回路２４と同一回
路で構成され、データメモリ回路２４と同様に入力信号
ＩＮ１〜ＩＮ４が導かれている。データメモリ回路２４
−１〜２４−４．２５の動作は基本的に第３図で説明し
たものと同一であるが、各データメモリ回路では入力信
号ＩＮＩ〜ＩＮ４の信号をそれぞれ専用のデータメモリ
部（ＤＭ）２６−１〜２６−４にシーケンシャルに書込
む。従って、入力信号の３８４０ヂヤネルが全てデータ
メモリ部２６−１〜２６−４に蓄えられる。データメモ
リ部２６−１〜２６−４からの読み出しは、アドレス制
御回路２７のアドレスコントロールメモリ（ＡＣＭ）２
８−１〜２８−４の読出し制御情報２９−１〜２９−４
がデータメモリ部２６−１〜２６−４に与えられて行な
われる。データメモリ部２６−１〜２６−４から読み出
された情報は、選択回路（ＳＥＬ＞３０により任意の１
個が８Ｍｂ／ｓのビット毎に選択され、出力信号３１と
なる。従って、データメモリ回路２４−１〜２４−４の
うちの１回路にて、３８４０チヤネルのうちの任意の９
６０チヤネルがタイムスロット変換されて読み出される
ので、データメモリ回路２４−１〜２４−４の４回路に
て３８４０チヤネルの回線設定回路が実現できる。なお
、このデータメモリ回路の動作速度は書込みに８Ｍｂ／
Ｓ、、読出しに８Ｍｂ／ｓであるので、並列形ダブルバ
ッファ回路、直列形ダブルバッファ回路のいずれの回路
方式に於いても低消費電力で汎用のｃｖｏｓメモリが使
用できる。
予備用のデータメモリ回路２５は他のデータメモリ回路
２４−１〜２４−４と同様な動作を行なうが、読出しの
ための読出し制御情報２９−５の与え方が異なる。各デ
ータメモリ回路２４−１〜２４−４から送られてくるデ
ータメモリ部障害情報及び強制切替命令情報等の情報３
２を受信し、適切な切替情報３３を送出する制御回路（
ＣＯＮＴ）３４により、読出し制御情報２９−５が選択
回路（ＳＥＬ）３５で選択される。この選択された読出
し制御情報２９−５は予備用のデータメモリ回路２５に
与えられる。
２４−１〜２４−４と同様な動作を行なうが、読出しの
ための読出し制御情報２９−５の与え方が異なる。各デ
ータメモリ回路２４−１〜２４−４から送られてくるデ
ータメモリ部障害情報及び強制切替命令情報等の情報３
２を受信し、適切な切替情報３３を送出する制御回路（
ＣＯＮＴ）３４により、読出し制御情報２９−５が選択
回路（ＳＥＬ）３５で選択される。この選択された読出
し制御情報２９−５は予備用のデータメモリ回路２５に
与えられる。
従って、障害中のデータメモリ回路２４−１〜２４−４
のうちの障害中の回路に与えられていた読出し制御情報
が予備用のデータメモリ回路２５に与えられ、障害中の
データメモリ回路と同様の機能を果たすことになる。
のうちの障害中の回路に与えられていた読出し制御情報
が予備用のデータメモリ回路２５に与えられ、障害中の
データメモリ回路と同様の機能を果たすことになる。
また、切替情報３３は信号選択回路（ＳＥＬ）３６に与
えられる。信号選択回路３６ではデータメモリ回路２４
−１〜２４−４から読出されてきた４つの出力信号と、
予備回路から読み出されてきた１つの信号とを、切替情
報３３により切替え、４つの出力信号０ｔＪＴ１〜０ｔ
ＪＴ４として送出する。
えられる。信号選択回路３６ではデータメモリ回路２４
−１〜２４−４から読出されてきた４つの出力信号と、
予備回路から読み出されてきた１つの信号とを、切替情
報３３により切替え、４つの出力信号０ｔＪＴ１〜０ｔ
ＪＴ４として送出する。
これらの切替機能は回線設定回路の動作フレームを考慮
して制御をかけることにより、回線を無瞬断で切替えら
れる。
して制御をかけることにより、回線を無瞬断で切替えら
れる。
（発明の効果）
以上説明したように本発明によれば、回線設定用のメモ
リを低速度で処理可能な並列形構成となしたため、汎用
のＣＭＯＳメモリが使用でき、また、入力信号を多重化
する必要がないため、大規模な外部回路も不用となる。
リを低速度で処理可能な並列形構成となしたため、汎用
のＣＭＯＳメモリが使用でき、また、入力信号を多重化
する必要がないため、大規模な外部回路も不用となる。
また、冗長構成として、従来のように回線設定総容量と
同容量のメモリを必要とせず、回線設定総容量の１／Ｎ
の回線設定用のメモリ゛と同容ａのメモリを設けるのみ
でよいため、全体のハードウェア量も削減でき、低消費
電力で信頼性の高い回路を提供できる等の利点がある。
同容量のメモリを必要とせず、回線設定総容量の１／Ｎ
の回線設定用のメモリ゛と同容ａのメモリを設けるのみ
でよいため、全体のハードウェア量も削減でき、低消費
電力で信頼性の高い回路を提供できる等の利点がある。
第１図は本発明の回線設定回路の一実施例を示ずブロッ
ク図、第２図は同期多重変換装置の回線設定および多重
変換機能部を示すブロック図、第３図は回線設定回路の
基本構成を示すブロック図、第４図は従来の回線設定回
路の一構成を示すブロック図である。 ２４−１〜２４−４・・・回線設定用のデータメモリ回
路、２５・・・予備用のデータメモリ回路、２６−１〜
２６−４・・・データメモリ部、２７・・・アドレス制
御回路、２８−１〜２８−４・・・アドレスコントロー
ルメモリ、２９−１〜２９−５・・・読出し制御情報、
３３・・・切替情報、３６・・・信号選択回路。 特許出願人 沖電気工業株式会社 日本電信電話株式会社 代理人弁理士 古 １） 精 孝 １゜ 第３図 １８：タタ掴ドイヒ１７’ ２１：分＠卯 第４図
ク図、第２図は同期多重変換装置の回線設定および多重
変換機能部を示すブロック図、第３図は回線設定回路の
基本構成を示すブロック図、第４図は従来の回線設定回
路の一構成を示すブロック図である。 ２４−１〜２４−４・・・回線設定用のデータメモリ回
路、２５・・・予備用のデータメモリ回路、２６−１〜
２６−４・・・データメモリ部、２７・・・アドレス制
御回路、２８−１〜２８−４・・・アドレスコントロー
ルメモリ、２９−１〜２９−５・・・読出し制御情報、
３３・・・切替情報、３６・・・信号選択回路。 特許出願人 沖電気工業株式会社 日本電信電話株式会社 代理人弁理士 古 １） 精 孝 １゜ 第３図 １８：タタ掴ドイヒ１７’ ２１：分＠卯 第４図
Claims (1)
- 【特許請求の範囲】 ディジタル多重信号のタイムスロットを入替えることに
より回線設定を行なう同期多重変換装置の回線設定回路
において、 回線設定総容量の１／Ｎの容量を有するＮ個の回線設定
用のデータメモリ回路と、該回線設定用のデータメモリ
回路と同容量を有する予備用のデータメモリ回路とを入
力側の回線にそれぞれ並列に接続し、 前記回線設定用および予備用のデータメモリ回路からの
出力を選択的に出力側の回線に送出する信号選択回路と
、 前記回線設定用のデータメモリ回路からの読出しを制御
する読出し制御情報、および信号選択回路を切替制御す
る切替情報を送出するアドレス制御回路とを備え、 回線設定用のデータメモリ回路の障害情報に基づいて、
該障害が検出されたデータメモリ回路の読出し制御情報
を前記予備用のデータメモリ回路に与えるようになした
ことを特徴とする 回線設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196829A JPH0622355B2 (ja) | 1985-09-05 | 1985-09-05 | 回線設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196829A JPH0622355B2 (ja) | 1985-09-05 | 1985-09-05 | 回線設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257327A true JPS6257327A (ja) | 1987-03-13 |
| JPH0622355B2 JPH0622355B2 (ja) | 1994-03-23 |
Family
ID=16364355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196829A Expired - Lifetime JPH0622355B2 (ja) | 1985-09-05 | 1985-09-05 | 回線設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622355B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919497A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | デイジタル時分割交換機 |
-
1985
- 1985-09-05 JP JP60196829A patent/JPH0622355B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919497A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | デイジタル時分割交換機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622355B2 (ja) | 1994-03-23 |
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