JPH06223560A

JPH06223560A - 半導体記憶装置

Info

Publication number: JPH06223560A
Application number: JP5013744A
Authority: JP
Inventors: Junko Matsumoto; 淳子松本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-01-29
Filing date: 1993-01-29
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】オールドマスクレジスタ、ストップレジスタ
をそれぞれ独立してクリアでき、メモリセルアレイの一
部を高速で書換えることができ、さらに無駄なデータ転
送を行なわないビデオＲＡＭを提供する。【構成】オールドマスクレジスタ１７、ストップレジ
スタ２３へ独立してリセット信号ＲＳＴ１およびＲＳＴ
２を与えるリセット信号発生回路５０を設けた。また、
フラッシュライトバス２０内に任意に制御できるトラン
スミッションゲートなどのマスク手段ＦＷＭ０〜ＦＷＭ
ｎを設けた。また、データ転送バス内に任意に制御でき
るトランスミッションゲートなどのマスク手段ＤＴＭ０
〜ＤＴＭｎと、一定本数ごとに分割して導通状態にでき
る分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍとを設け
た。さらに、シリアルレジスタ７へそのバウンダリごと
にデータを転送するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、より特定的には、ランダムアクセス可能なＲＡＭ
（ランダム・アクセス・メモリ）ポートと、シリアルア
クセス可能なＳＡＭ（シリアル・アクセス・メモリ）ポ
ートとを備えるマルチポートメモリに関する。

【０００２】

【従来の技術】近年の画像処理技術の発展に伴って、た
とえば、パーソナルコンピュータのＣＲＴ上のカラー表
示、ＣＡＤシステムにおける３次元表示、画像の拡大お
よび縮小、画面のマルチウインド化、および解像度の向
上などのため、種々の技術開発が急速に進んでいる。さ
らに、スーパーコンピュータによる数値計算結果を表示
するためのコンピュータグラフィックスなども注目され
ている。

【０００３】このような状況の下で、デジタル画像信号
をストアするための種々のビデオＲＡＭが開発されてい
る。ビデオＲＡＭは、ランダムアクセスポートとシリア
ルアクセスポートとを備えたマルチポートメモリであ
り、このようにデジタル画像信号をストアするフレーム
バッファメモリとして用いられるマルチポートメモリを
特にビデオＲＡＭと呼ぶ。

【０００４】一般のＲＡＭは、データの書込みおよび読
出しを同時に行なうことができない。したがって、一般
のＲＡＭをビデオＲＡＭとして用いた場合、ＣＰＵ（中
央演算処理装置）は、画像表示期間中はこのビデオＲＡ
Ｍへアクセスすることができないので、ＣＰＵのビデオ
ＲＡＭへのアクセスは水平帰線期間中にのみ行なわれ
る。これは、システムのデータ処理速度を低下させるこ
とになるので、表示装置への画像信号の出力と、ＣＰＵ
からのアクセスとを同時に非同期的に行なうことのでき
るマルチポートメモリが画像処理用メモリとして広く一
般的に用いられている。

【０００５】このように、ビデオＲＡＭは画像データを
ストアするための最適化されたランダムアクセスメモリ
として知られており、ランダムアクセスとシリアルアク
セスとが可能である。

【０００６】図２５は、ビデオＲＡＭを用いた画像処理
システムの構成を概略的に示すブロック図である。同図
に示すように、この処理システムは、ビデオＲＡＭ１
と、ＣＰＵ２と、ＣＲＴ制御器３と、ＣＲＴ４とを含
む。さらに、このビデオＲＡＭ１は、メモリセルアレイ
５と、データ転送バス６と、シリアルレジスタ７とを含
む。メモリセルアレイ５は、複数のメモリセルが行およ
び列からなるマトリックス状に配列されたＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）により構成
され、画像データをストアするためのものである。デー
タ転送バス６は、メモリセルアレイ５の１行を構成する
メモリセルに格納された画像データを読出してシリアル
レジスタ７へ転送するためのものである。シリアルレジ
スタ７は、メモリセルアレイ５の１行を構成するメモリ
セルと同数のレジスタ素子を備え、これらレジスタ素子
に格納された画像データを、外部から与えられるシリア
ルクロックＳＣに応答してシリアルに外部へ出力するた
めのものである。

【０００７】このような画像処理システムによると、メ
モリセルアレイ５はランダムアクセスポート介してＣＰ
Ｕ２によりランダムにアクセスされ、その画像データの
書込みおよび読出しが行なわれる。一方、このメモリセ
ルアレイ５の１行を構成するメモリセルに格納された画
像データは、データ転送バス６を介してシリアルレジス
タ７へ一度に読出される。そして、このシリアルレジス
タ７へ読出された画像データはシリアルクロックＳＣに
応答してシリアルアクセスポートを介して外部へ出力さ
れる。出力されたシリアルデータは、ＣＲＴ制御器３に
与えられ、この制御器３に従ってＣＲＴ４上に所定の画
像が表示される。

【０００８】このように、一般にビデオＲＡＭは、２つ
の入出力部、すなわちランダムアクセスポートとシリア
ルアクセスポートとを備え、画像データはシリアルアク
セスポートを介して高速に出力されるので、品質のよい
鮮明な画像を得ることができる。

【０００９】今日では、画像データの処理量の増大に伴
って、メモリセルアレイを複数備えたビデオＲＡＭが多
数提供されている。また、ビデオＲＡＭには、ユーザー
の要求に応じて種々のオプション機能が備えられてい
る。

【００１０】図２６は、従来のビデオＲＡＭの一例をよ
り詳細に示すブロック図である。同図に示すように、こ
のビデオＲＡＭは、メモリセルアレイ５と、データ転送
バス６ａおよび６ｂと、シリアルレジスタ７ａおよび７
ｂとを含み、さらにアドレスバッファ８と、行アドレス
レコーダ９と、列アドレスレコーダ１０と、データ入出
力バッファ１１と、Ｉ／Ｏバス１２と、センスアンプ１
３と、シリアルセレクタ１４と、シリアルデータ入出力
バッファ１５と、タイミングジェネレータ１６とを含
む。

【００１１】アドレスバッファ８は、アドレス端子Ａ０
〜Ａｊから受けたアドレス信号を行アドレスレコーダ
９，列アドレスレコーダ１０などに与えるためのもので
ある。行アドレスレコーダ９は、アドレスバッファ８か
ら受けた行アドレス信号に応答してメモリセルアレイ５
の行に沿う方向に設けられたワード線を活性化し、その
所望の１行を選択するためのものである。列アドレスレ
コーダ１０は、アドレスバッファ８から受けた列アドレ
ス信号に応答してメモリセルアレイ５の列に沿う方向に
設けられたビット線対を活性化し、その所望の１列を選
択するためのものである。データ入出力バッファ１１
は、データ入出力端子ＷＩＯ０〜ＷＩＯｉから受けたデ
ータ信号をＩ／Ｏバス１２を介してメモリセルアレイ５
へ与えたり、逆に、メモリセルアレイ５から受けたデー
タ信号をＩ／Ｏバス１２などを介してデータ入出力端子
ＷＩＯ０〜ＷＩＯｉへ与えたりするものである。センス
アンプ１３は、行アドレスレコーダ９および列アドレス
レコーダ１０により選択されたメモリセルから読出され
たデータ信号を増幅するためのものである。シリアルセ
レクタ１４は、シリアルレジスタ７ａおよび７ｂを構成
する１つのレジスタ素子を選択し、シリアルレジスタ７
ａおよび７ｂからシリアルデータ入出力バッファ１５を
介して外部へデータを出力させるものである。シリアル
データ入出力バッファ１５は、シリアルレジスタ７ａお
よび７ｂから受けたデータをシリアルデータ入出力端子
ＳＩＯ０〜ＳＩＯｉへ与えたり、逆に、シリアルデータ
入出力端子ＳＩＯ０〜ＳＩＯｉから受けたデータをシリ
アルレジスタ７ａおよび７ｂへ与えるためのものであ
る。タイミングジェネレータ１６は、外部制御信号であ
る行アドレスストローブ信号＊ＲＡＳ，列アドレススト
ローブ信号＊ＣＡＳ，データ転送／出力イネーブル信号
＊ＤＴ／＊ＯＥ，ライトパービット／ライトイネーブル
信号＊ＷＰ／＊ＷＥ，オプション機能選択信号ＤＳＦ１
およびＤＳＦ２，シリアルクロックＳＣ，シリアルイネ
ーブル信号＊ＳＥなどを受け、ビデオＲＡＭの各部に与
える内部制御信号を発生するためのものである。ここ
で、信号の前に付されている＊印は、負論理（“Ｌ”レ
ベルとなったときに活性状態となる）の信号であること
を示している。

【００１２】また、このデータ転送バス６ａおよび６ｂ
は、メモリセルアレイ５とシリアルレジスタ７ａおよび
７ｂとの間で相互にデータを転送するためのもので、メ
モリセルアレイ５の所望の１行を構成するメモリセルの
うち前半分のメモリセルとの間でデータ転送を行なうた
めの上位側データ転送バス６ａと、その後半分のメモリ
セルとの間でデータ転送を行なうための下位側データ転
送バス６ｂとにより構成されている。さらに、このシリ
アルレジスタ７ａおよび７ｂは、そのレジスタ素子に格
納されたデータをシリアルデータ入出力バッファ１５を
介してシリアルに外部へ出力したり、逆に、外部からシ
リアルデータ入出力バッファ１５を介して与えられたデ
ータを格納するとともに、データ転送バス６ａおよび６
ｂを介してメモリセルアレイＳの所望の１行を構成する
メモリセルに一度にそれらのデータを書込むためのもの
で、上記上位側データ転送バス６ａおよび下位側データ
転送バス６ｂに対応させて上位側シリアルレジスタ７ａ
および下位側シリアルレジスタ７ｂにより構成されてい
る。

【００１３】なお、図２６では明らかではないが、メモ
リセルアレイ５，データ入出力バッファ１１，シリアル
データ入出力バッファ１５などは複数（ｉ−１）備えら
れていて、たとえば４ビット単位，８ビット単位などで
データの入出力が行なわれるように構成されている。

【００１４】次に、このビデオＲＡＭにおけるオールド
マスクレジスタ機能について説明する。

【００１５】オールドマスクレジスタ機能は、ランダム
アクセスポートを介してデータをメモリセルアレイ５に
書込む場合において、これら複数のメモリセルアレイ５
のうち一部のメモリセルアレイ５だけにデータを書込む
ため、データ入出力端子ＷＩＯ０〜ＷＩＯｉからの入力
の一部をマスクするものである。いずれの入力をマスク
するかについてのマスクデータは、オールドマスクレジ
スタ１７に格納されている。すなわち、オールドマスク
レジスタ機能とは、オールドマスクレジスタ１７に格納
されたマスクデータに従ってライトパービットを行なう
ことをいう。なお、上記マスクデータは適時データ入出
力端子ＷＩＯ０〜ＷＩＯｉから取込むことができ、所望
のマスクデータをセットできるように構成されている。

【００１６】次に、このビデオＲＡＭにおけるフラッシ
ュライト機能について説明する。フラッシュライト機能
は、メモリセルアレイ５の所望の１行を構成するすべて
のメモリセルに同時に同じデータを書込むもので、ＣＲ
Ｔ上の画面を短時間でクリアする場合などに用いられ
る。

【００１７】図２７は、上記シリアルレジスタ７，セン
スアンプ１３などの部分をより詳細に示すブロック図で
ある。同図に示すように、このセンスアンプ１３はビッ
ト線対１８ａおよび１８ｂを介して図示しないメモリセ
ルに接続されているとともに、トランスファーゲート１
９および共通のフラッシュライトバス２０を介してカラ
ーレジスタ２１に接続されている。このカラーレジスタ
２１には外部からデータ入出力バッファ１１を介して入
力されたデータが格納されていて、トランスファーゲー
ト１９のゲートに制御信号ＦＷが与えられると、カラー
レジスタ２１に格納されているデータは、センスアンプ
１３を介してメモリセルアレイ５の所望の１行を構成す
るすべてのメモリセルに同時に書込まれる。

【００１８】次に、データ転送機能について説明する。
図２７に示すように、メモリセルアレイ５を構成する各
メモリセルは、センスアンプ１３，データ転送バス６お
よびトランスファーゲート２２を介してシリアルレジス
タ７に接続されている。このため、行アドレスレコーダ
９によりメモリセルアレイ５の所望の１行が選択され、
トランスファーゲート２２のゲートに制御信号ＤＴが与
えられると、その選択された１行を構成するメモリセル
に格納されているデータがシリアルレジスタ７へ転送さ
れる。これをリードデータ転送という。

【００１９】一方、トランスファーゲート２２のゲート
に制御信号ＤＴが与えられ、シリアルレジスタ７に格納
されているデータがセンスアンプ１３へ与えられた後、
行アドレスレコーダ９によりメモリセルアレイ５の所望
の１行が選択されると、シリアルレジスタ７に格納され
たデータは、その選択された１行を構成するメモリセル
へ転送される。これをライトデータ転送という。

【００２０】このように、データ転送機能は、メモリセ
ルアレイ５の所望の１行とシリアルレジスタ７との間で
データ転送バス６を介して相互にデータ転送を行なうも
のである。

【００２１】図２８は、図２７に示した部分の全体構成
を示すブロック図である。同図に示すように、データ転
送バス６ａおよび６ｂ内に設けられたトランスファーゲ
ート２２ａおよび２２ｂは、上位側と下位側とで独立に
制御し得るように構成されている。

【００２２】ここで、メモリセルアレイ５の所望の１行
が行アドレスレコーダ９により選択され、その１行を構
成するメモリセルに格納されたデータがセンスアンプ１
３へ与えられた後、制御信号ＤＴＵおよびＤＴＬがトラ
ンスファーゲート２２ａおよび２２ｂのゲートに同時に
与えられると、その選択された１行のすべてのデータが
シリアルレジスタ７ａおよび７ｂへ転送される。これを
ノーマルリードデータ転送という。

【００２３】一方、制御信号ＤＴＵおよびＤＴＬがトラ
ンスファーゲート２２ａおよび２２ｂへ同時に与えら
れ、シリアルレジスタ７ａおよび７ｂのデータがセンス
アンプ１３へ与えられた後、メモリセルアレイ５の所望
の１行が行アドレスレコーダ９により選択されると、そ
れらシリアルレジスタ７ａおよび７ｂのすべてのデータ
は、その選択されたメモリセルアレイ５の１行へ同時に
転送される。これをノーマルライトデータ転送という。

【００２４】また、下位側の制御信号ＤＴＬだけがトラ
ンスファーゲート２２ｂのゲートへ与えられた場合は、
メモリセルアレイ５の１行の前半分と下位側シリアルレ
ジスタ７ｂとの間で相互にデータ転送が行なわれる。一
方、上位側の制御信号ＤＴＵがトランスファーゲート２
２ａのゲートへ与えられた場合は、メモリセルアレイ５
の１行の後半分と上位側シリアルレジスタ７ａとの間で
相互にデータ転送が行なわれる。

【００２５】このように上位側と下位側とで独立してデ
ータの転送が行なわれると、一方のシリアルレジスタ７
ａまたは７ｂからデータが外部へ出力されている最中で
も、他方のシリアルレジスタ７ａまたは７ｂと、メモリ
セルアレイ５との間でデータ転送を行なうことができ
る。これをスプリットリードデータ転送またはスプリッ
トライトデータ転送という。

【００２６】図２９は、これら転送モードを決定するた
めのデータ転送・サイクルを示すタイミングチャートで
ある。まず、外部制御信号＊ＲＡＳの立下り時に制御信
号＊ＤＴ／＊ＯＥが“Ｌ”であれば、転送モードとな
る。このとき、さらに外部制御信号＊ＷＢ／＊ＷＥが
“Ｈ”であれば、リードデータ転送モードとなり、外部
制御信号＊ＷＢ／＊ＷＥが“Ｌ”であれば、ライトデー
タ転送モードとなる。このとき、さらに外部制御信号Ｄ
ＳＦ１が“Ｌ”であれば、ノーマルデータ転送モードと
なり、外部制御信号ＤＳＦ１が“Ｈ”であれば、スプリ
ットデータ転送モードとなる。

【００２７】次に、ストップレジスタ機能について説明
する。ストップレジスタ機能は、図３０に示すように、
シリアルレジスタ７ａおよび７ｂを適宜分割し、シリア
ルレジスタ７ａおよび７ｂに格納されているデータのう
ち必要なデータだけを外部へ出力するものである。これ
により、スプリットデータ転送が行なわれるときに、シ
リアルレジスタ７ａおよび７ｂのアクセスを効率的に行
なうことができるが、詳細は後述する。

【００２８】図３１は、ストップレジスタ機能によって
シリアルレジスタの分割数を決定するためのロード・ス
トップレジスタ・サイクルを示すタイムチャートであ
る。同図に示すように、制御信号＊ＲＡＳの立下り時
に、制御信号＊ＣＡＳが“Ｌ”で、かつ制御信号＊ＷＢ
／＊ＷＥが“Ｌ”、制御信号ＤＳＦ１が“Ｈ”であれ
ば、シリアルレジスタ７ａおよび７ｂの分割数を決定す
るためのアドレス信号がアドレス端子Ａ０〜Ａｊからア
ドレスバッファ８を介してストップレジスタ２３に格納
される。

【００２９】たとえば、アドレス信号Ａｊ−１〜Ａｊ−
４として「０，１，１，１」が入力された場合は、シリ
アルレジスタ７ａおよび７ｂは４分の１に分割される。
図３２は、この場合に、シリアルレジスタ７ａおよび７
ｂがアクセスされるようすを模式的に表した図である。
同図に示すように、シリアルレジスタ７ａおよび７ｂは
４分の１に分割されている。これらシリアルレジスタ７
ａおよび７ｂが連続して出力するデータの単位をバウン
ダリといい、シリアルレジスタの下位側から順に第１の
バウンダリ２４ａ、第２のバウンダリ２４ｂ、第３のバ
ウンダリ２４ｃおよび第４のバウンダリ２４ｄと呼ぶ。
シリアルクロックＳＣが順次入力されるに従って、アド
レスポインタ２５に定められた下位側シリアルレジスタ
７ｂのスタートアドレスＴＡＰ１から順番にアクセスさ
れる。この間に上位側シリアルレジスタ７ａにおけるス
プリットデータ転送が行なわれ、メモリセルアレイ５の
選択された１行の後半分のデータが上位側シリアルレジ
スタ７ａへ転送され、さらに次のスタートアドレスＴＡ
Ｐ２がアドレスポインタ２５に定められる。その後、第
１のバウンダリ２４ａの最終アドレスがアクセスされる
と、引続いて上位側シリアルレジスタ７ａのスタートア
ドレスＴＡＰ２から順番にアクセスされる。同様にし
て、第３のバウンダリ２４ｃの最終アドレスがアクセス
されると、下位側シリアルレジスタ７ｂのスタートアド
レスＴＡＰ３から順番にアクセスされる。

【００３０】

【発明が解決しようとする課題】しかしながら、従来の
ビデオＲＡＭには次のような問題点があった。

【００３１】第１に、ストップレジスタ２３だけをリセ
ットしたいときにも必ず、オールドマスクレジスタ１７
までもがリセットされることである。これは、図３３に
示すように、タイミングジェネレータ１６内部に設けら
れているＣＢＲリセット信号発生回路２６から、単一の
リセット信号ＲＳＴがオールドマスクレジスタ１７およ
びストップレジスタ２３の双方に与えられているためで
ある。図３４は、このリセット信号発生回路２６の一例
を詳細に示す回路図である。同図に示すように、内部制
御信号ＣＢＲが２つのインバータ２８および２９を介し
てＮＡＮＤゲート３０の一方に入力されるとともに、当
該他方に内部制御信号ＤＳＦ１′が１つのインバータ３
１を介して入力されている。上記リセット信号ＲＳＴ
は、このＮＡＮＤゲート３０から１つのインバータ３２
を介して出力されている。ここで、内部制御信号ＣＢＲ
は、図３５のタイムチャートに示すように、外部制御信
号＊ＣＡＳが立下った後に外部制御信号＊ＲＡＳが立下
るサイクル（＊ＣＡＳapefore ＊ＲＡＳサイクル）にお
いて、外部制御信号＊ＲＡＳの立下り時に外部制御信号
＊ＣＡＳが“Ｌ”であれば、“Ｈ”となる。一方、内部
制御信号ＤＳＦ１′は、外部制御信号＊ＲＡＳの立下り
時における外部制御信号ＤＳＦ１の状態によって決定さ
れ、外部制御信号＊ＲＡＳの立下り時に外部制御信号Ｄ
ＳＦ１が“Ｈ”であれば“Ｈ”となり、外部制御信号＊
ＲＡＳの立下り時に外部制御信号ＤＳＦ１が“Ｌ”であ
れば“Ｌ”となる。したがって、図３４に示すように、
制御信号ＣＢＲが“Ｈ”のとき、制御信号ＤＳＦ１′が
“Ｌ”であれば、リセット信号ＲＳＴは“Ｈ”となり、
オールドマスクレジスタ１７およびストップレジスタ２
３の双方にリセット信号ＲＳＴが与えられ、これらレジ
スタ１７および２３に格納されているデータはクリアさ
れる。一方、図３６に示すように、制御信号ＣＢＲが
“Ｈ”のとき、制御信号ＤＳＦ１′が“Ｈ”であれば、
リセット信号ＲＳＴは“Ｌ”となるため、オールドマス
クレジスタ７およびストップレジスタ２３の双方にリセ
ット信号ＲＳＴは与えられない。よって、これらレジス
タ１７および２３に格納されたデータはクリアされるこ
となく、前の状態が維持される。

【００３２】第２に、従来のフラッシュライト機能によ
れば、部分的に前のデータを残しておきたい場合であっ
ても、選択された１行分のすべてのデータが書換えられ
ることである。部分的に前のデータを残しておきたい場
合としては、たとえばＣＲＴ上の画面の一部だけをクリ
アしたい場合などがある。このため、このような動作を
させるためには、ランダムアクセスポートから個別にデ
ータを書換える必要があり、画像処理速度を低下させる
原因となっていた。

【００３３】第３に、従来のスプリットデータ転送機能
およびストップレジスタ機能においては、最終的にはシ
リアルレジスタ７から出力されないにもかかわらず、メ
モリセルアレイ５からシリアルレジスタ７へ読出されて
いるデータが存在することである。最終的にはシリアル
レジスタ７から出力されないデータとは、たとえば図３
２に示したように、最初に下位側シリアルレジスタ７ｂ
へ転送されたデータのうち第２のバウンダリ２４ｂ内の
データが該当する。なお、この第２のバウンダリ２４ｂ
内のデータは、第３のバウンダリ２４ｃの最終アドレス
がアクセスされた後、アクセスされて出力されている
が、このときに出力されるデータは第３のバウンダリ２
４ｃがアクセスされている間にスプリットデータ転送に
よりメモリセルアレイ５から新たに転送されたものであ
る。このように、最終的に出力しないデータを転送する
のは無駄であり、不要な電力を消費することにもなる。

【００３４】この発明の目的はオールドマスクレジス
タ、ストップレジスタに格納されたデータをそれぞれ独
立してクリアすることのできるビデオＲＡＭなどの半導
体記憶装置を提供することである。

【００３５】この発明の他の目的は、メモリセルアレイ
の選択された１行のうち一部だけのデータを高速で書換
えることのできるビデオＲＡＭなどの半導体記憶装置を
提供することである。

【００３６】この発明のさらに他の目的は、最終的にシ
リアルレジスタから出力されることのない無駄なデータ
は、メモリセルアレイから極力転送されないようにした
ビデオＲＡＭなどの半導体記憶装置を提供することであ
る。

【００３７】

【課題を解決するための手段】この発明に従った請求項
１に記載の半導体記憶装置は、行および列からなるマト
リックス状に配列された複数のメモリセルを備えたメモ
リセルアレイを複数含み、さらに、上記メモリセルアレ
イの１行を構成するメモリセルと同数のレジスタ素子を
備え、これらレジスタ素子に格納されたデータをシリア
ルに外部へ出力するシリアルレジスタ手段と、上記メモ
リセルアレイの１行を構成するメモリセルに格納された
データを、上記シリアルレジスタ手段を構成するレジス
タ素子へ転送する転送手段と、上記複数のメモリセルア
レイへ外部から同時にデータを入力する入力手段と、上
記入力手段により上記複数のメモリセルアレイのうちい
ずれのメモリセルアレイへデータを入力するか否かをセ
ットするためのオールドマスクレジスタ手段と、上記シ
リアルレジスタ手段が連続して出力するデータの単位で
あるバウンダリをセットするためのストップレジスタ手
段と、上記オールドマスクレジスタ手段および上記スト
ップレジスタ手段をそれぞれ独立してリセットするリセ
ット手段とを含む。

【００３８】この発明に従った請求項２に記載の半導体
記憶装置は、行および列からなるマトリックス状に配列
された複数のメモリセルを備えたメモリセルアレイと、
上記メモリセルアレイの所望の１行を構成するメモリセ
ルのうち一部のメモリセルにデータを同時に書込む部分
フラッシュライト手段と、上記部分フラッシュライト手
段がメモリセルに書込むためのデータを保持するデータ
保持手段とを含む。

【００３９】また、上記半導体記憶装置において、上記
部分フラッシュライト手段は、上記データ保持手段と上
記メモリセルアレイの１行を構成する各メモリセルと電
気的に接続するフラッシュライトバスと、上記フラッシ
ュライトバス内のそれぞれに介在され、それらフラッシ
ュライトバスを同時に開閉するスイッチング素子と、上
記スイッチング素子と直列に接続され、上記フラッシュ
ライトバスのうち一部のフラッシュライトバスをマスク
するマスク手段とを含む。

【００４０】また、上記半導体記憶装置において、上記
部分フラッシュライト手段は、上記データ保持手段と上
記メモリセルアレイの１行を構成する各メモリセルとを
電気的に接続するフラッシュライトバスと、上記フラッ
シュライトバス内のそれぞれに介在され、それらフラッ
シュライトバスを任意に開閉し得るスイッチング素子と
を含む。

【００４１】この発明に従った請求項５に記載の半導体
記憶装置は、行および列からなるマトリックス状に配列
された複数のメモリセルを備えたメモリセルアレイと、
上記メモリセルアレイの１行を構成するメモリセルと同
数のレジスタ素子を備え、これらレジスタ素子に格納さ
れたデータをシリアルに外部へ出力するシリアルレジス
タ手段と、上記メモリセルアレイの所望の１行を構成す
るメモリセルのうち一部のメモリセルに格納されたデー
タを、上記シリアルレジスタ手段を構成するレジスタ素
子へ転送する部分転送手段とを含む。

【００４２】この発明に従った請求項６に記載の半導体
記憶装置は、行および列からなるマトリックス状に配列
された複数のメモリセルを備えたメモリセルアレイと、
上記メモリセルアレイの１行を構成するメモリセルと同
数のレジスタ素子を備え、これらレジスタ素子に格納さ
れたデータをシリアルに外部へ出力するシリアルレジス
タ手段と、上記シリアルレジスタ手段が連続して出力す
るデータの単位であるバウンダリをセットするためのス
トップレジスタ手段と、上記メモリセルアレイの所望の
１行を構成するメモリセルに格納されたデータを、上記
シリアルレジスタ手段を構成するレジスタ素子へ一定個
数ごとに分割して転送する分割転送手段とを含む。

【００４３】また、上記半導体記憶装置において、上記
分割転送手段が転送するデータの単位である一定個数
と、上記シリアルレジスタ手段が連続して出力するデー
タの単位であるバウンダリとが一致させられている。

【００４４】さらに、上記半導体記憶装置において、上
記分割転送手段が、上記メモリセルアレイの同じ列にあ
る一定個数のデータを繰返し転送するように構成され、
上記シリアルレジスタ手段が、同じバウンダリ内のデー
タを繰返し出力するように構成されている。

【００４５】

【作用】この発明に従った請求項１に記載の半導体記憶
装置によれば、オールドマスクレジスタ手段またはスト
ップレジスタ手段がリセット手段により単独でリセット
される。このため、たとえばオールドマスクレジスタ手
段をリセットすることなく、ストップレジスタ手段だけ
をリセットすることが可能である。

【００４６】また、この発明に従った請求項２に記載の
半導体記憶装置によれば、データ保持手段に保持されて
いるデータが、部分フラッシュライト手段によりメモリ
セルアレイの所望の１行を構成するメモリセルのうち一
部のメモリセルに同時に書込まれる。このため、メモリ
セルに格納されたデータのうち一部のデータだけを短時
間で書換えることが可能である。

【００４７】この発明に従った請求項５に記載の半導体
記憶装置によれば、メモリセルアレイの所望の１行を構
成するメモリセルのうち一部のメモリセルに格納された
データだけが部分転送手段によりシリアルレジスタ手段
を構成するレジスタ素子へ転送される。このため、転送
する必要のあるデータだけを転送し、転送する必要のな
いデータを転送しないようにすることができる。

【００４８】この発明に従った請求項６に記載の半導体
記憶装置によれば、メモリセルアレイの所望の１行を構
成するメモリセルに格納されたデータが、分割転送手段
により一定個数ごとに分割されてシリアルレジスタ手段
を構成するレジスタ素子へ転送される。このため、最終
的にシリアルレジスタ手段により外部へ出力されること
のないデータは、極力シリアルレジスタ手段を構成する
レジスタ素子へ転送しないようにすることができる。

【００４９】また、この発明に従った請求項７に記載の
半導体記憶装置によれば、メモリセルアレイの所望の１
行を構成するメモリセルに格納されたデータが、シリア
ルレジスタ手段を構成するレジスタ素子へ、そのバウン
ダリに対応するように一定個数ごとに分割されて転送さ
れる。このため、最終的にシリアルレジスタ手段により
外部へ出力されることのないデータは、シリアルレジス
タ手段を構成するレジスタ素子へ転送せずに、シリアル
レジスタ手段により外部へ出力されるデータだけをシリ
アルレジスタ手段を構成するレジスタ素子へ転送するこ
とができる。

【００５０】さらに、この発明に従った請求項８に記載
の半導体記憶装置によれば、分割転送手段によりメモリ
セルアレイの所望の１行を構成するメモリセルに格納さ
れたデータのうち、同じ列にあるの一定個数のデータだ
けが繰返し転送される一方、シリアルレジスタ手段によ
り同じバウンダリ内のデータが繰返し出力される。この
ため、１つのバウンダリと、このバウンダリに対応する
メモリセルアレイの部分とを、１つのビデオＲＡＭであ
るかのように取扱うことができる。

【００５１】

【実施例】

［実施例１］図１は、この発明の第１実施例であるビデ
オＲＡＭの全体構成を示すブロック図である。同図に示
すように、このビデオＲＡＭは、行および列からなるマ
トリックス状に配列された複数のメモリセルを備えたメ
モリセルアレイ５と、このメモリセルアレイ５の１行を
構成するメモリセルと同数のレジスタ素子（図示せず）
を備え、これらレジスタ素子に格納されたデータをシリ
アルデータ入出力バッファ１５を介して外部へ出力する
シリアルレジスタ７ａおよび７ｂと、メモリセルアレイ
５の１行を構成するメモリセルに格納されたデータを、
シリアルレジスタ７ａおよび７ｂを構成するレジスタ素
子へ転送するデータ転送バス６ａおよび６ｂとを含む。
なお、図面では明らかではないが、メモリセルアレイ５
などは複数（ｉ−１）備えられている。

【００５２】このビデオＲＡＭは、さらに、複数のメモ
リセルアレイ５のうちいずれのメモリセルアレイ５へ外
部からデータを入力するか否かをセットするためのオー
ルドマスクレジスタ１７と、シリアルレジスタ７ａおよ
び７ｂが連続して出力するデータの単位であるバウンダ
リをセットするためのストップレジスタ２３と、オール
ドマスクレジスタ１７およびストップレジスタ２３をそ
れぞれ独立してリセットするＣＢＲリセット信号発生回
路５０とを含む。なお、このリセット信号発生回路５０
は、タイミングジェネレータ１６の内部に設けられてい
る。

【００５３】このビデオＲＡＭは、この他、アドレスバ
ッファ８、行アドレスレコーダ９、列アドレスレコーダ
１０、データ入出力バッファ１１、Ｉ／Ｏバス１２、セ
ンスアンプ１３、シリアルセレクタ１４、およびアドレ
スポインタ２５を含む。なお、従来のビデオＲＡＭを示
した図２６中の符号と同一の部分は、従来と同一または
相当する部分を示す。

【００５４】図２は、図１に示したビデオＲＡＭのリセ
ット信号発生回路５０、オールドマスクレジスタ１７お
よびストップレジスタ２３を抜き出して示すブロック図
である。同図に示すように、リセット信号発生回路５０
は、タイミングジェネレータ１６により発生させられた
内部制御信号ＣＢＲ、ＴＳＦ１′およびＴＳＦ２′を受
け、オールドマスクレジスタ１７およびストップレジス
タ２３のそれぞれに独立してリセット信号ＲＳＴ１およ
びＲＳＴ２を与えるように構成されている。このリセッ
ト信号発生回路５０が本実施例の最大の特徴であるリセ
ット手段である。

【００５５】図３は、リセット信号発生回路５０をさら
に具体的に示した回路図である。同図に示すように、制
御信号ＣＢＲはＮＡＮＤゲート５１の一方に入力される
とともに、別のＮＡＮＤゲート５２の一方に入力されて
いる。制御信号ＤＳＦ１′は、インバータ５３を介して
前者のＮＡＮＤゲート５１の他方に入力されている。制
御信号ＤＳＦ２′はインバータ５４を介して後者のＮＡ
ＮＤゲート５２の他方に入力されている。一方、これら
ＮＡＮＤゲート５１および５２からはインバータ５５お
よび５６を介してリセット信号ＲＳＴ１およびＲＳＴ２
が出力されている。

【００５６】ここで、このビデオＲＡＭによるオールド
マスクレジスタ動作について説明する。

【００５７】図４は、オールドマスクレジスタ１７へマ
スクデータをロードするためのロード・オールドマスク
レジスタ・サイクルを示すタイムチャートである。同図
に示すように、外部制御信号＊ＲＡＳの立下り時に、外
部制御信号＊ＣＡＳが“Ｈ”で、かつ外部制御信号ＤＳ
Ｆ１が“Ｈ”であればオールドマスクモードとなる。そ
の後、外部制御信号＊ＣＡＳの立下り時に、外部制御信
号ＤＳＦ１が“Ｌ”であれば、マスクデータがデータ入
出力端子ＷＩＯ０〜ＷＩＯｉからデータ入出力バッファ
１１を介してオールドマスクレジスタ１７に格納され
る。引続きこの状態で、図５のタイムチャートに示すよ
うなライトパービットサイクルが実行されると、上記マ
スクデータに従ってライトパービットが行なわれる。す
なわち、外部制御信号＊ＲＡＳの立下り時に外部制御信
号＊ＷＰ／＊ＷＥが“Ｌ”であればライトパービットモ
ードとなる。同時に、この外部制御信号＊ＲＡＳの立下
り時に、行アドレスがアドレス端子Ａ０〜Ａｊからアド
レスバッファ８を介して行アドレスレコーダ９に格納さ
れる。次いで、外部制御信号＊ＣＡＳの立下り時に列ア
ドレスがアドレス端子Ａ０〜Ａｊからアドレスバッファ
８を介して列アドレスレコーダ１０に格納される。そし
て、外部制御信号＊ＷＢ／ＷＥが“Ｌ”の間にデータが
データ入出力端子ＷＩＯ０〜ＷＩＯｉからデータ入出力
バッファ１１、Ｉ／Ｏバス１２およびセンスアンプ１３
を介して行アドレスレコーダ９および列アドレスレコー
ダ１０により選択された１のメモリセルに書込まれる。
このときメモリセルアレイ５は複数（ｉ−１）備えられ
ているが、上記オールドマスクレジスタ１７に格納され
たマスクデータに従って一部のデータ入出力バッファ１
１は非導通状態にされているため、一部のメモリセルア
レイ５を構成するメモリセルにはデータが書込まれな
い。

【００５８】次に、このビデオＲＡＭによるストップレ
ジスタ動作について説明する。図６は、ストップレジス
タへバウンダリに関するデータをロードするためのロー
ド・ストップレジスタ・サイクルを示すタイムチャート
である。同図に示すように、外部制御信号＊ＲＡＳの立
下り時に、外部制御信号＊ＣＡＳが“Ｌ”、外部制御信
号＊ＷＢ／＊ＷＥが“Ｌ”で、かつ外部制御信号ＤＳＦ
１が“Ｈ”であれば、ストップレジスタモードとなる。

【００５９】次いで、入力されるシリアルクロックＳＣ
に応答して、アドレスポインタ２５がシリアルセレクタ
１４へ、読出すべきシリアルレジスタ７ａおよび７ｂの
アドレスを与える。この与えられたアドレスに従って、
シリアルセレクタ１４はデータを読出すべきシリアルレ
ジスタ７ａおよび７ｂを構成するレジスタ素子を選択す
る。そして、この選択されたレジスタ素子に格納された
データがシリアルデータ入出力バッファ１５を介してシ
リアルデータ入出力端子ＳＩＯ０〜ＳＩＯｉへ出力され
る。

【００６０】その後、シリアルセレクタ１４により選択
されるレジスタ素子のアドレスが、バウンダリ内の最終
アドレスまで到達すると、新しいスタートアドレスがア
ドレスポインタ２５からシリアルセレクタ１４へ与えら
れる。その他、詳細は従来と同様であるので省略する。

【００６１】このようなビデオＲＡＭによれば、オール
ドマスクレジスタ１７およびストップレジスタ２３のそ
れぞれに独立してリセット信号ＲＳＴ１およびＲＳＴ２
を与えることができるので、たとえばストップレジスタ
２３に格納されているバウンダリに関するデータだけを
クリアし、オールドマスクレジスタ１７に格納されてい
るマスクデータをそのまま継続して使用したい場合に
は、ストップレジスタ２３だけにリセット信号ＲＳＴ２
を与えればよい。

【００６２】ここで、このリセット動作を図３、図７お
よび図８を参照してさらに詳細に説明する。図３におい
て、内部制御信号ＣＢＲはタイミングジェネレータ１６
により発生させられる信号で、図７のタイムチャートに
示すように、外部制御信号＊ＣＡＳが立下った後に外部
制御信号＊ＲＡＳが立下るサイクル（＊ＣＡＳbefore＊
ＲＡＳサイクル）において、外部制御信号＊ＲＡＳの立
下り時に“Ｈ”となる信号である。内部制御信号ＤＳＦ
１′もタイミングジェネレータ１６により発生させられ
る信号で、その論理状態は外部制御信号＊ＲＡＳの立下
り時における外部制御信号ＤＳＦ１の論理状態によって
決定される。つまり、外部制御信号＊ＲＡＳの立下り時
に、外部制御信号ＤＳＦ１が“Ｈ”であれば内部制御信
号ＤＳＦ１′は“Ｈ”となる一方、図８のタイムチャー
トに示すように、外部制御信号＊ＲＡＳの立下り時に、
外部制御信号ＤＳＦ１が“Ｌ”であれば内部制御信号Ｄ
ＳＦ１′は“Ｌ”となる。また、内部制御信号ＤＳＦ
２′もタイミングジェネレータ１６により発生させられ
る信号で、その論理状態は外部制御信号＊ＲＡＳの立下
り時における外部制御信号ＤＳＦ２の論理状態によって
決定される。つまり図７のタイムチャートに示すよう
に、外部制御信号＊ＲＡＳの立下り時に、外部制御信号
ＤＳＦ２が“Ｌ”であれば、内部制御信号ＤＳＦ２′は
“Ｌ”となる一方、図８のタイムチャートに示すよう
に、外部制御信号＊ＲＡＳの立下り時に、外部制御信号
ＤＳＦ２が“Ｈ”であれば内部制御信号ＤＳＦ２′は
“Ｈ”となる。

【００６３】したがって、図７のタイムチャートに示す
ように、内部制御信号ＣＢＲが“Ｈ”のとき、内部制御
信号ＤＳＦ１′が“Ｈ”で、かつ内部制御信号ＤＳＦ
２′が“Ｌ”であれば、リセット信号ＲＳＴ１は“Ｌ”
となり、リセット信号ＲＳＴ２は“Ｈ”となる。よっ
て、オールドマスクレジスタ１７はリセットされずに前
のマスクデータがそのまま維持される。一方、ストップ
レジスタ２３はリセットされ、格納されていたバウンダ
リに関するデータはクリアされる。

【００６４】一方図８のタイムチャートに示すように、
内部制御信号ＣＢＲが“Ｈ”のとき、内部制御信号ＤＳ
Ｆ１′が“Ｌ”で、かつ内部制御信号ＤＳＦ２′が
“Ｈ”であれば、リセット信号ＲＳＴ１は“Ｈ”とな
り、リセット信号ＲＳＴ２は“Ｌ”となる。よって、オ
ールドマスクレジスタ１７はリセットされ、その格納さ
れているマスクデータはクリアされるが、ストップレジ
スタ２３はリセットされずに、前のバウンダリに関する
データがそのまま維持される。

【００６５】さらに、詳細な説明は省略するが、内部制
御信号ＣＢＲが“Ｈ”のとき、内部制御信号ＤＳＦ１′
およびＤＳＦ２′がともに“Ｌ”であれば、リセット信
号ＲＳＴ１およびＲＳＴ２はともに“Ｈ”となる。一
方、内部制御信号ＣＢＲが“Ｈ”のとき、内部制御信号
ＤＳＦ１′およびＤＳＦ２′がともに“Ｈ”であれば、
リセット信号ＲＳＴ１およびＲＳＴ２はともに“Ｌ”と
なる。

【００６６】以上の結果を外部制御信号ＤＳＦ１および
ＤＳＦ２を用いて表したものが図９の一覧表である。同
図から明らかなように、＊ＣＡＳビフォアー＊ＲＡＳリ
セットサイクルにおいて、外部制御信号ＤＳＦ１および
ＤＳＦ２がともに“Ｈ”のときはオールドマスクレジス
タ１７、ストップレジスタ２３ともにリセットされな
い。外部制御信号ＤＳＦ１が“Ｈ”で、外部制御信号Ｄ
ＳＦ２が“Ｌ”のときは、オールドマスクレジスタ１７
はリセットされないが、ストローブレジスタ２３はリセ
ットされる。外部制御信号ＤＳＦ１が“Ｌ”で、外部制
御信号ＤＳＦ２が“Ｈ”のときは、オールドマスクレジ
スタ１７はリセットされるが、ストップレジスタ２３は
リセットされない。外部制御信号ＤＳＦ１およびＤＳＦ
２がともに“Ｌ”のときは、オールドマスクレジスタ１
７、ストップレジスタ２３はともにリセットされる。

【００６７】以上のように、このビデオＲＡＭによれ
ば、オールドマスクレジスタ１７、ストップレジスタ２
３のそれぞれに独立してリセット信号ＲＳＴ１およびＲ
ＳＴ２を与えることのできるリセット信号発生回路５０
が設けられているので、たとえばストップレジスタ２３
だけをリセットすることができ、＊ＣＡＳビフォアー＊
ＲＡＳリセットサイクルを実行した場合であっても、オ
ールドマスクレジスタ１７に格納されたマスクデータを
継続してそのまま利用することができる。このため、従
来のように＊ＣＡＳビフォワー＊ＲＡＳリセットサイク
ルを実行した場合であっても、改めてオールドマスクレ
ジスタ１７に同じマスクデータを書込む必要はない。

【００６８】［実施例２］図１０は、この発明の第２実
施例であるビデオＲＡＭの全体構成を示すブロック図で
ある。同図に示すように、このビデオＲＡＭは、行およ
び列からなるマトリックス状に配列された複数のメモリ
セルを備えたメモリセルアレイ５と、このメモリセルア
レイ５のすべての列にセンスアンプ１３などを介して共
通に接続されたフラッシュライトバス２０と、このフラ
ッシュライトバス２０を介してメモリセルに書込むため
のデータを保持するカラーレジスタ２１とを含む。

【００６９】このビデオＲＡＭは、さらに、メモリセル
アレイ５の所望の１行から読出したデータをシリアルデ
ータ入出力バッファ１５を介して外部へ出力するシリア
ルレジスタ７ａおよび７ｂと、メモリセルアレイ５の所
望の１行とシリアルレジスタ７ａおよび７ｂとの間で相
互にデータを転送するデータ転送バス６とを含む。その
他、従来のビデオＲＡＭを示した図２６と同一符号で示
す部分は同一または相当する部分を示す。

【００７０】図１１は、このビデオＲＡＭのセンスアン
プ１３、フラッシュライトバス２０、データ転送バス
６、シリアルレジスタ７ａおよび７ｂなどの部分をより
詳細に示す回路図である。同図に示すように、センスア
ンプ１３はトランスファーゲート１９および共通のフラ
ッシュライトバス２０を介してカラーレジスタ２１に接
続されているが、この実施例においてはさらに、トラン
スファーゲート１９とフラッシュライトバス２０との間
にトランスミッションゲート５７が接続されている。こ
れらのトランスファーゲート１９は従来通りのもので、
１つの制御信号ＦＷによってすべて同時に制御される。
一方、この実施例の第１の特徴であるトランスミッショ
ンゲート５７は、一定個数ごとに一対の制御信号ＣＭＦ
０および＊ＣＭＦ０〜ＣＭＦｎおよび＊ＣＭＦｎによっ
て制御される。

【００７１】一方、データ転送バス６の途中部分にはト
ランスファーゲート２２およびトランスミッションゲー
ト５８が接続されている。これらトランスファーゲート
２２も従来通りのもので、１つの制御信号ＤＴによりす
べて同時に制御される。また、トランスミッションゲー
ト５８は、一定個数ごとに独立した一対の制御信号ＣＭ
ＤＴ０および＊ＣＭＤＴ０〜ＣＭＤＴｍおよび＊ＣＭＤ
Ｔｍによって同時に制御される。

【００７２】上記フラッシュライトバス２０内に設けら
れたトランスミッションゲート５７がフラッシュライト
バス２０をマスクする手段であり、これらトランスミッ
ションゲート５７は、制御信号発生回路５９から与えら
れる制御信号ＤＭＦ０および＊ＣＭＦ０〜ＣＭＦｎおよ
び＊ＣＭＦｎによって制御される。一方、データ転送バ
ス６内に設けられたトランスミッションゲート５８は、
データ転送バス６をマスクする手段であり、これらトラ
ンスミッションゲート５８は、制御信号発生回路６０か
ら与えられる制御信号ＣＭＤＴ０および＊ＣＭＤＴ０〜
ＣＭＤＴｍおよび＊ＣＭＤＴｍによって制御される。し
たがって、本実施例におけるデータ転送バス６は、メモ
リセルアレイ５の所望の１行を構成するメモリセルのう
ち一部のメモリセルに格納されたデータを、シリアルレ
ジスタ７ａおよび７ｂを構成するレジスタ素子へ転送す
る部分転送手段である。

【００７３】次に、このビデオＲＡＭによる部分フラッ
シュライト動作について説明する。フラッシュライトバ
ス２０内に接続されたトランスミッションゲート５７
は、制御信号ＣＭＦ０〜ＣＭＦｎとして“Ｈ”が与えら
れると同時に制御信号＊ＣＭＦ０〜＊ＣＭＦｎとして
“Ｌ”が与えられると、導通状態となる。一方、制御信
号ＣＭＦ０〜ＣＭＦｎとして“Ｌ”が与えられると同時
に、制御信号＊ＣＭＦ０〜＊ＣＭＦｎとして“Ｈ”が与
えられると、これらトランスミッションゲート５７は非
導通状態となる。

【００７４】したがって、これらトランスミッションゲ
ート５７のうちの一部を導通状態とし、その他を非導通
状態としておき、これらトランスミッションゲート５７
に直列接続されたすべてのトランスファーゲート１９に
制御信号ＦＷが与えられると、トランスミッションゲー
ト５７が導通状態にされている列のメモリセルにはカラ
ーレジスタ２１に格納されているデータが書込まれる
が、トランスミッションゲート５７が非導通状態にされ
ている列のメモリセルにはカラーレジスタ２１に格納さ
れているデータは書込まれず、前に書込まれているデー
タがそのまま維持される。

【００７５】このビデオＲＡＭによれば、部分的にフラ
ッシュライトを行なうことができるので、ＣＲＴ上の画
面の一部を短時間でクリアすることなどが可能となる。

【００７６】図１２および図１３は、フラッシュライト
モードにおいて、いずれのトランスミッションゲート５
７を導通状態または非導通状態にするかを決定するため
のロード・コラムマスクアドレス・サイクルを示すタイ
ムチャートである。

【００７７】たとえば図１２に示すように、外部制御信
号＊ＲＡＳの立下り時に、外部制御信号＊ＷＢ／＊ＷＥ
を“Ｌ”とし、かつ外部制御信号ＤＳＦ１を“Ｈ”とす
ることによってフラッシュライトモードとした後、外部
制御信号＊ＣＡＳの立下り時に、外部制御信号ＤＳＦ１
が“Ｈ”であれば、アドレス端子Ａ０〜Ａｊからコラム
マスクアドレスをロードするようにしてもよい。この場
合、外部制御信号＊ＣＡＳの立下り時に、外部制御信号
ＤＳＦ１が“Ｌ”であれば、フラッシュライトバス２０
にマスクをしない通常のフラッシュライトが実行され
る。

【００７８】あるいは図１３に示すように、外部制御信
号＊ＲＡＳの立下り時に、外部制御信号＊ＷＢ／＊ＷＥ
が“Ｌ”で、かつ外部制御信号ＤＳＦ１が“Ｈ”であれ
ばフラッシュライトモードとするとともに、このときの
外部制御信号ＤＳＦ２の論理状態によって、フラッシュ
ライトバス２０にマスクをするか否かを決定するように
してもよい。この場合、外部制御信号ＤＳＦ２が外部制
御信号＊ＲＡＳの立下り時に“Ｈ”であれば、その後外
部制御信号＊ＣＡＳの立下り時に、アドレス端子Ａ０〜
Ａｊからコラムマスクアドレスがロードされる。

【００７９】さらに、図１４は、フラッシュライトモー
ドにする前に、予めコラムマスクアドレスをロードする
場合のロード・コラムマスクアドレス・サイクルを示す
タイムチャートである。同図に示すように、＊ＣＡＳビ
フォワー＊ＲＡＳサイクルにおいて、外部制御信号＊Ｒ
ＡＳの立下り時に、外部制御信号＊ＷＢ／＊ＷＥが
“Ｌ”外部制御信号ＤＳＦ１が“Ｈ”で、かつ外部制御
信号ＤＳＦ２が“Ｈ”であればアドレス端子Ａ０〜Ａｊ
からコラムマスクアドレスがロードされるようにしても
よい。この場合、その後、図１２または図１３に示した
ような、ロード・コラムマスクアドレス・サイクルを実
行してフラッシュライトモードに設定しても、外部制御
信号＊ＣＡＳの立下り時におけるコラムマスクアドレス
は無視される。

【００８０】次に、このビデオＲＡＭによる部分データ
転送動作について説明する。前述と同様に図１４に示し
たロード・コラムマスクアドレス・サイクルが実行され
ることによってコラムマスクアドレスがロードされ、こ
のコラムマスクアドレスに従ってデータ転送バス６の一
部がマスクされる。すなわち、これらトランスミッショ
ンゲート５８の一部に制御信号ＣＭＤＴ０〜ＣＭＤＴｍ
として“Ｈ”が与えられると同時に、制御信号＊ＣＭＤ
Ｔ０〜＊ＣＭＤＴｍとして“Ｌ”が与えられると、それ
らのトランスミッションゲート５８は導通状態となる。
一方、制御信号ＣＭＤＴ０〜ＣＭＤＴｍとして“Ｌ”が
与えられると同時に、制御信号＊ＣＭＤＴ０〜＊ＣＭＤ
Ｔｍとして“Ｈ”が与えられると、それらのトランスミ
ッションゲート５８は非導通状態となる。

【００８１】このように、データ転送バスの一部はトラ
ンスミッションゲート５８によって電気的に切り離され
ているので、トランスファーゲート２２のすべてに制御
信号ＤＴが与えられてもそのデータ転送バス６が切り離
された部分のメモリセルアレイ５とシリアルレジスタ７
ａおよび７ｂとの間ではデータ転送は行なわれない。こ
のため、メモリセルアレイ５からシリアルレジスタ７ａ
および７ｂにデータを転送するリードデータ転送におい
ては、シリアルレジスタ７ａおよび７ｂの一部のデータ
は書換えられるが、その他のデータは前の状態がそのま
ま維持される。

【００８２】次いでストップレジスタ機能によって、シ
リアルレジスタ７ａおよび７ｂに格納された一部のデー
タがシリアルデータ入出力バッファ１５を介して外部へ
出力されるが、このようなビデオＲＡＭであれば、最終
的にシリアルレジスタ７ａおび７ｂから出力することに
なるデータだけをメモリセルアレイ５からシリアルレジ
スタ７ａおよび７ｂへ転送することができ、最終的には
シリアルレジスタ７ａおよび７ｂから出力することのな
いデータを、可能な限りシリアルレジスタ７ａおよび７
ｂへ転送しないようにすることができる。このため、無
駄なデータ転送が行なわれず、データ転送に伴う消費電
力を低減することができる。

【００８３】このビデオＲＡＭによるデータ転送には、
リードデータ転送およびライトデータ転送、スプリット
データ転送およびノーマルデータ転送のほかに、コラム
マスクのある場合のデータ転送とコラムマスクのないデ
ータ転送とがある。

【００８４】図１５のタイムチャートに示すように、リ
ードデータ転送モードおよびライトデータ転送モード
と、スプリットデータ転送モードおよびノーマルデータ
転送モードとは、それぞれ外部制御信号＊ＲＡＳの立下
り時における外部制御信号＊ＷＢ／＊ＷＥの論理状態
と、外部制御信号ＤＳＦ１の論理状態とによって決定さ
れる。さらに、コラムマスクありのデータ転送モード
と、コラムマスクなしのデータ転送モードとは、外部制
御信号＊ＲＡＳの立下り時における外部制御信号ＤＳＦ
２の論理状態によって決定される。

【００８５】すなわち、外部制御信号＊ＲＡＳの立下り
時に外部制御信号＊ＤＴ／＊ＯＥが“Ｌ”であればデー
タ転送モードとなる。また、外部制御信号＊ＲＡＳの立
下り時に外部制御信号＊ＷＢ／ＷＥが“Ｈ”であればリ
ードデータ転送モードとなり、外部制御信号＊ＷＢ／＊
ＷＥが“Ｌ”であればライトデータ転送モードとなる。
また、外部制御信号＊ＲＡＳの立下り時に外部制御信号
ＤＳＦ１が“Ｈ”であればスプリットデータ転送モード
となり、外部制御信号ＤＳＦ１が“Ｌ”であればノーマ
ルデータ転送モードとなる。さらに、外部制御信号＊Ｒ
ＡＳの立下り時に外部制御信号ＤＳＦ２が“Ｈ”であれ
ば、コラムマスクありのデータ転送モードとなり、外部
制御信号ＤＳＦ２が“Ｌ”であれば、コラムマスクなし
の通常のデータ転送モードとなる。

【００８６】なお、この実施例では、フラッシュライト
バス２０およびデータ転送バス６のいずれについても、
トランスファーゲート１９または２２とトランスミッシ
ョンゲート５７または５８とが直列に接続されている。
これは、たとえばリードデータ転送モードにおいては、
トランスミッションゲート２２を導通状態にした後、ト
ランスミッションゲート５８を導通状態にすることによ
ってメモリセルアレイ５のデータを効率的にシリアルレ
ジスタ７ａおよび７ｂへ転送できるからである。一方、
ライトデータ転送モードにおいては、トランスミッショ
ンゲート５８を導通状態にした後、トランスファーゲー
ト２２を導通状態にすることによって、シリアルレジス
タ７ａおよび７ｂからメモリセルアレイ５へ円滑にデー
タを転送することができるからである。したがって、こ
れらトランスファーゲート１９および２２は別段なくて
も、部分的にフラッシュライトを行なったり、部分的に
データ転送を行なったりすることは可能である。

【００８７】［実施例３］図１６は、この発明の第３実
施例であるビデオＲＡＭの全体構成を示すブロック図で
ある。同図に示すように、このビデオＲＡＭは、行およ
び列からなるマトリックス状に配列された複数のメモリ
セルを備えたメモリセルアレイ５と、メモリセルアレイ
５の１行を構成する一部のメモリセルに一定の個数単位
でデータを書込むための部分フラッシュライトバスＦＷ
Ｂ０〜ＦＷＢｎと、これら部分フラッシュライトバスＦ
ＷＢ０〜ＦＷＢｎを制御するための制御信号発生回路６
１と、これら部分フラッシュライトバスＦＷＢ０〜ＦＷ
Ｂｎを介してメモリセルアレイ５のメモリセルに書込む
ためのデータを保持するカラーレジスタ２１とを含み、
さらに、メモリセルアレイ５の１行を構成する一部のメ
モリセルと、シリアルレジスタ７ａおよび７ｂとの間
で、一定の個数単位で相互にデータを転送するための部
分データ転送バスＰＤＴＢ０〜ＰＤＴＢｍと、これら部
分データ転送バスＰＤＴＢ０〜ＰＤＴＢｍを制御するた
めの制御信号発生回路６２とを含む。なお図１６におい
て、従来のビデオＲＡＭを示した図２６と同一符号で示
す部分は同一または相当部分を示す。

【００８８】図１７は、このビデオＲＡＭのセンスアン
プ１３、部分フラッシュライトバスＦＷＢ０〜ＦＷＢ
ｎ、部分データ転送バスＰＤＴＢ０〜ＰＤＴＢｍ、シリ
アルレジスタ７などの部分をより詳細に示した回路図で
ある。同図に示すように、センスアンプ１３は、１列ご
とに個別のトランスファーゲート６３と共通のフラッシ
ュライトバス２０を介してカラーレジスタ２１に接続さ
れている。これらトランスファーゲート６３は従来と異
なり、一定の個数単位で同じ制御信号ＦＷ０〜ＦＷｎが
与えられている。

【００８９】一方、センスアンプ１３は、１列ごとにト
ランスファーゲート６４および６５を介してシリアルレ
ジスタ７に接続されている。これらトランスファーゲー
ト６４および６５には、一定の個数単位で同じ制御信号
ＤＴＡ０〜ＤＴＡｍおよびＤＴＳ０〜ＤＴＳｍが与えら
れている。

【００９０】次に、このビデオＲＡＭによる部分フラッ
シュライト動作について説明する。このビデオＲＡＭの
場合も前述した第２実施例と同様に、図１２、図１３ま
たは図１４に示したロード・コラムマスクアドレス・サ
イクルが実行されると、コラムマスクアドレスがロード
される。このロードされたコラムマスクアドレスに従っ
て、トランスファーゲート６３へ制御信号ＦＷ０〜ＦＷ
ｎとして“Ｈ”が与えられると、それらトランスファー
ゲート６３は導通状態となる一方、制御信号ＦＷ０〜Ｆ
Ｗｎとして“Ｌ”が与えられると、それらトランスファ
ーゲート６３は非導通状態となる。このように一部のト
ランスファーゲート６３だけが導通状態である場合に、
従来と同様にフラッシュライトが実行されると、カラー
レジスタ２１のデータは導通状態であるトランスファー
ゲート６３およびセンスアンプ１３などを介してメモリ
セルアレイ５のメモリセルに書込まれる。一方、トラン
スファーゲート６３が非導通状態の部分に相当する列の
メモリセルは前のデータがそのままの状態で維持され
る。

【００９１】次に、このビデオＲＡＭによる部分データ
転送動作について説明する。この場合も同様に図１２、
図１３または図１４に示したロード・コラムマスクアド
レス・サイクルが実行されると、コラムマスクアドレス
がロードされる。次いで図１５のタイムチャートに示す
ようなデータ・転送・サイクルが実行され、コラムマス
クの有無が選択される。すなわち、外部制御信号＊ＲＡ
Ｓの立下り時に外部制御信号ＤＳＦ２が“Ｈ”であれ
ば、コラムマスクをする場合となり、外部制御信号ＤＳ
Ｆ２が“Ｌ”であれば、コラムマスクをしない場合とな
る。

【００９２】まず、外部制御信号ＤＳＦ２が“Ｈ”で、
コラムマスクをする場合は、前にロードされたコラムマ
スクアドレスに従って部分データ転送バスＰＤＴＢ０〜
ＰＤＴＢｍ内に設けられたトランスファーゲート６４お
よび６５へ制御信号ＤＴＡ０〜ＤＴＢｍおよびＤＴＳ０
〜ＤＴＳｍが与えられる。すなわち、制御信号ＤＴＡ０
〜ＤＴＡ、ｍおよびＤＴＳ０〜ＤＴＳｍとして“Ｈ”が
与えられると、それらトランスファーゲート６４および
６５は導通状態となる。一方、制御信号ＤＴＡ０〜ＤＴ
ＡｍおよびＤＴＳ０〜ＤＴＳｍとして“Ｌ”が与えられ
ると、それらトランスファーゲート６４および６５は非
導通状態となる。したがって、トランスファーゲート６
４および６５が導通状態にある部分データ転送バスＰＤ
ＴＢ０〜ＰＤＴＢｍにおいてはデータ転送が行なわれる
が、トランスファーゲート６４および６５が非導通状態
にある部分データ転送バスＰＤＴＢ０〜ＰＤＴＢｍにお
いてはデータ転送は行なわれない。

【００９３】一方、上記外部制御信号ＤＳＦ２が“Ｌ”
で、コラムマスクをしない場合は、上記コラムマスクア
ドレスに関係なく、すべてのデータ転送バスＤＴＢ０〜
ＤＴＢｍにおいてデータ転送が行なわれる。

【００９４】このように、メモリセルアレイ５の所望の
１行から一部のデータだけをシリアルレジスタ７ａおよ
び７ｂへ転送することができるので、ストップレジスタ
機能によって最終的にはシリアルレジスタ７ａおよび７
ｂから出力されることのないデータなどは、できる限り
転送しないようにすることができる。このため、データ
転送に伴う電力消費を低減することができる。

【００９５】なお、この実施例においては、１本の部分
データ転送バスＰＤＴＢ０〜ＰＤＴＢｍ内に２つのトラ
ンスファーゲート６４および６５が設けられているが、
これはリードデータ転送モード、ライトデータ転送モー
ドに応じて効率的にデータ転送を行なうためである。す
なわち、リードデータ転送モードにおいては、データ転
送の上流側にあたるトランスファーゲート６４を導通状
態にした後、その下流側にあたるトランスファーゲート
６５を導通状態にするのが望ましく、一方、ライトデー
タ転送モードにおいては、データ転送の上流側にあたる
トランスファーゲート６５を導通状態にした後、その下
流側にあたるトランスファーゲート６４を導通状態にす
るのが望ましい。

【００９６】［実施例４］図１８は、この発明の第４実
施例であるビデオＲＡＭの全体構成を示すブロック図で
ある。同図に示すように、このビデオＲＡＭは、行およ
び列からなるマトリックス状に配列された複数のメモリ
セルを備えたメモリセルアレイ５と、このメモリセルア
レイ５の所望の１行から読出したデータをシリアルデー
タ入出力バッファ１５を介してシリアルに外部へ出力し
たり、外部からシリアルデータ入出力バッファ１５を介
してシリアルに入力されたデータをメモリセルアレイ５
の所望の１行に同時に書込むシリアルレジスタ７と、こ
れらメモリセルアレイ５とシリアルレジスタ７との間で
相互にデータを転送する分割データ転送バスＳＤＴＢ０
〜ＤＴＢｍと、これら分割データ転送バスＳＤＴＢ０〜
ＳＤＴＢｍを制御するための制御信号発生回路６６と、
シリアルレジスタ７にストップレジスタ動作をさせるた
めのストップレジスタ２３およびアドレスポインタ２５
とを含む。

【００９７】このビデオＲＡＭは、さらに、アドレスバ
ッファ８、行アドレスデコーダ９、列アドレスデコーダ
１０、データ入出力バッファ１１、Ｉ／Ｏバス１２、セ
ンスアンプ１３、シリアルセレクタ１４、シリアルデー
タ入出力バッファ１５、タイミングジェネレータ１６、
オールドマスクレジスタ１７、およびカラーレジスタ２
１を含む。なお、従来のビデオＲＡＭを示した図２６中
の符号と同一符号の部分は従来と同一または相当する部
分を示す。

【００９８】図１９は、このビデオＲＡＭのセンスアン
プ１３、分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍお
よびシリアルレジスタ７の部分をより詳細に示した回路
図である。同図に示すように、このシリアルレジスタ７
は、ストップレジスタ機能によって（ｍ＋１）分の１ま
で分割することができる。すなわち、このシリアルレジ
スタ７は最大で（ｍ＋１）個のバウンダリに分割するこ
とができる。一方、各分割データ転送バスＳＤＴＢ０〜
ＳＤＴＢｍ内にはトランスファーゲート６７が設けられ
ていて、これらトランスファーゲート６７は、（ｍ＋
１）個に分割されたときのバウンダリに対応するよう
に、一定個数ごとに独立して制御することができる。す
なわち、分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍ
は、メモリセルアレイ５の所望の１行を構成するメモリ
セルに格納されたデータを、シリアルレジスタ７を構成
するレジスタ素子へ一定個数ごとに分割して転送する分
割転送手段である。

【００９９】まず、このビデオＲＡＭによる分割データ
転送動作およびストップレジスタ動作について説明す
る。なお、説明を簡単にするため、メモリセルアレイ５
は１０２４行×１０２４列から構成される１Ｍビットの
ものとし、シリアルレジスタ７はストップレジスタ機能
によって最大で３２個のバウンダリまで分割できるもの
とする。

【０１００】図２０は、シリアルレジスタ７および分割
データ転送バスＳＤＴＢ０〜ＳＤＴＢｍを、それぞれ４
分の１に分割した場合の動作を説明するための模式図で
ある。

【０１０１】まず図６に示したロード・ストップレジス
タ・サイクルによってシリアルレジスタ７を４分の１に
分割し、第１のバウンダリ６８、第２のバウンダリ６
９、第３のバウンダリ７０および第４のバウンダリ７１
を設定する。

【０１０２】次いで図２１に示すようなロード・転送バ
ウンダリ・サイクルによって分割データ転送バスＳＤＴ
Ｂ０〜ＳＤＴＢｍを４分の１に分割し、それぞれを制御
信号ＤＴ０〜ＤＴ３１によって独立して制御する。

【０１０３】この分割データ転送バスＳＤＴＢ０〜ＳＤ
ＴＢｍはシリアルレジスタ７と同様に最大で３２個に分
割できるから、分割データ転送バスＳＤＴＢ０〜ＳＤＴ
Ｂｍ内に設けられたトランスファーゲート６７には、３
２個の制御信号ＤＴ０〜ＤＴ３１が与えられている。し
たがって、この場合は、制御信号ＤＴ０〜ＤＴ７、ＤＴ
８〜ＤＴ１５、ＤＴ１６〜ＤＴ２３およびＤＴ２４〜Ｄ
Ｔ３１がそれぞれ同一の信号である。

【０１０４】ここで、分割データ転送バスＳＤＴＢ０〜
ＳＤＴＢｍにより転送されるデータの単位を特に「転送
バウンダリ」と呼ぶ。この転送バウンダリは、図２１の
タイムチャートに示すように、＊ＣＡＳビフォアー＊Ｒ
ＡＳサイクルにおいて、外部制御信号＊ＲＡＳの立下り
時に、外部制御信号＊ＷＢ／＊ＷＥが“Ｌ”、外部制御
信号ＤＳＦ１が“Ｈ”で、かつ外部制御信号ＤＳＦ２が
“Ｈ”であれば、転送バウンダリがロードされる。

【０１０５】図１５に示したデータ・転送・サイクルに
よってスプリットリードデータ転送モードとなり、上記
転送バウンダリに従って、まず制御信号ＤＴ０〜ＤＴ７
として“Ｈ”がトランスファーゲート６７へ与えられる
と、メモリセルアレイ５の所望の１行の４分の１である
Ｘａのデータが分割データ転送バスＳＤＴＢ０〜ＳＤＴ
Ｂ７によってシリアルレジスタ７の第１のバウンダリ６
８へ転送され、次いで外部制御信号＊ＣＡＳの立下り時
に第１のバウンダリ６８内の最初にアクセスする位置を
特定するスタートアドレスＴＡＰ１が定められる。

【０１０６】シリアルクロックＳＣに応答して、シリア
ルセレクタ１４によりスタートアドレスＴＡＰ１から順
次選択され、この第１のバウンダリ６８のデータはシリ
アルデータ入出力バッファ１５を介して外部へ出力され
る。この第１のバウンダリ６８がアクセスされている間
に、スプリットデータ転送が行なわれ、メモリセルアレ
イ５のＸｂ行のデータが分割データ転送バスＳＤＴＢ８
〜ＳＤＴＢ１５により第２のバウンダリ６９へ転送さ
れ、前述と同様にこの第２のバウンダリ６９におけるス
タートアドレスＴＡＰ２が定められる。

【０１０７】その後、第１のバウンダリ６８の最終アド
レスＥＮＤ１がアクセスされると、引続き第２のバウン
ダリ６９のスタートアドレスＴＡＰ２がアクセスされ
る。同様にシリアルクロックＳＣに応答して、この第２
のバウンダリ６９のデータがスタートアドレスＴＡＰ２
から順次出力されている間に、スプリットデータ転送が
行なわれ、メモリセルアレイ５のＸｃ行のデータが分割
データ転送バスＳＤＴＢ２４〜ＳＤＴＢ３１により第４
のバウンダリ７１へ転送され、スタートアドレスＴＡＰ
３が定められる。

【０１０８】そして、第２のバウンダリ６９の最終アド
レスＥＮＤ２がアクセスされると、引続き第４のバウン
ダリ７１のスタートアドレスＴＡＰ３がアクセスされ
る。

【０１０９】このような分割データ転送動作およびスト
ップレジスタ動作によれば、シリアルレジスタ７が連続
して出力するデータの単位であるバウンダリと、分割デ
ータ転送バスＳＤＴＢ０〜ＳＤＴＢｍが転送するデータ
の単位である転送バウンダリとが、一致させられている
ため、シリアルレジスタ７によって最終的に出力される
ことのないデータはほとんどシリアルレジスタ７へは転
送されず、無駄なデータ転送が行なわれない分だけデー
タ転送に伴う電力消費が低減される。

【０１１０】次に、シリアルレジスタ７を４分の１に分
割し、分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍを８
分の１に分割した場合の動作について説明する。図２２
は、この場合の動作を説明するための模式図である。

【０１１１】まず図６に示したロード・ストップレジス
タ・サイクルによってストップレジスタ７のバウンダリ
がロードされ、シリアルレジスタ７は４分の１に分割さ
れる。一方、図２１に示したロード・転送バウンダリ・
サイクルによって転送バウンダリがロードされ、分割デ
ータ転送バスＳＤＴＢ０〜ＳＤＴＢｍが８分の１に分割
される。

【０１１２】次いで図１５に示したデータ・転送・サイ
クルによってスプリットリードデータ転送モードとなる
と、まずメモリセルアレイ５のＸａのデータが分割デー
タ転送バスＳＤＴＢ０〜ＳＤＴＢ７によってシリアルレ
ジスタ７の４分の１分割時における第１のバウンダリ６
８に相当する部分へ転送され、スタートアドレスＴＡＰ
１が定められる。次いでシリアルクロックＳＣに応答し
て、このスタートアドレスＴＡＰ１から順次データが出
力される。この８分の１分割時における第１のバウンダ
リ７２がアクセスされている間にスプリットデータ転送
が行なわれ、４分の１分割時における第２のバウンダリ
６９へメモリセルアレイ５のＸｂ行のデータが分割デー
タ転送バスＳＤＴＢ８〜ＳＤＴＢ１５により転送され、
スタートアドレスＴＡＰ２が定められる。

【０１１３】その後、８分の１分割時における第１のバ
ウンダリ７２の最終アドレスＥＮＤ１がアクセスされる
と、引続き８分の１分割時における第４のバウンダリ７
５のスタートアドレスＴＡＰ２から順次アクセスされ
る。同様にシリアルクロックＳＣに応答して、８分の１
分割時における第４のバウンダリ７５がアクセスされて
いる間に、スプリットデータ転送が行なわれ、メモリセ
ルアレイ５のＸｃ行のデータが分割データ転送バスＳＤ
ＴＢ２４〜ＳＤＴＢ３１によって４分の１分割時におけ
る第４のバウンダリ７１に相当する部分へ転送され、ス
タートアドレスＴＡＰ３が定められる。

【０１１４】そして、８分の１分割時における第４のバ
ウンダリ７５の最終アドレスＥＮＤ２がアクセスされる
と、引続き８分の１分割時における第７のバウンダリ７
８のスタートアドレスＴＡＰ３から順次アクセスされ
る。

【０１１５】以上のように、このビデオＲＡＭによれ
ば、シリアルレジスタ７の分割数とデータ転送バスＳＤ
ＴＢ０〜ＳＤＴＢｍの分割数とを独立して設定すること
ができるので、シリアルレジスタのバウンダリと転送バ
ウンダリとを一致させたり、あるいはシリアルレジスタ
のバウンダリよりも転送バウンダリの方を大きくした
り、逆にシリアルレジスタのバウンダリよりも転送バウ
ンダリの方を小さくしたりすることもできる。

【０１１６】図２３は、図１８に示したビデオＲＡＭの
アドレスポインタ２５をより詳細に示した回路図であ
る。

【０１１７】同図に示すように、このアドレスポインタ
２５は、１０個のカウンタユニット７４を含み、１０２
４カウントまでカウントできるカウンタ回路により構成
されている。なお、このカウンタ回路は、シリアルレジ
スタ７が１０２４個のレジスタ素子から構成されている
場合のものである。図２３において、アドレス信号ＴＡ
０〜ＴＡ９は上記スタートアドレスＴＡＰを定めるため
のもので、制御信号ＤＴＡの立上り時に、アドレス端子
Ａ０〜Ａｊからアドレスバッファ８を介してカウンタユ
ニット７４に格納される。制御信号ＳＣＴは、シリアル
クロックＳＣと同位相の信号で、このカウンタを順次繰
上げるための信号である。また、このカウンタ回路にお
いては、下位側のカウンタユニット７４から上位側のカ
ウンタユニット７４へキャリー信号が与えられている。

【０１１８】ここで、従来のカウンタ回路と異なる点
は、アドレス信号ＴＡ４〜ＴＡ９を取込むカウンタユニ
ット７４のキャリー出力ラインにトランスミッションゲ
ート７５を設けた点と、制御信号ＳＣＴの入力ラインに
トランスミッションゲート７６を設けた点である。これ
らトランスミッションゲート７５および７６は、制御信
号ＢＵ０〜ＢＵ４が“Ｈ”で、かつ制御信号＊ＢＵ０〜
＊ＢＵ４が“Ｌ”であれば、制御信号ＳＣＴに応答して
下位側のカウンタユニット７４から上位側のカウンタユ
ニット７４へキャリーが与えられる。一方、トランスミ
ッションゲート７５および７６の制御信号ＢＵ０として
“Ｌ”が与えられ、制御信号＊ＢＵ０として“Ｈ”が与
えられ、かつ、制御信号ＢＵ１として“Ｌ”が与えら
れ、制御信号＊ＢＵ１として“Ｈ”が与えられていると
すると、アドレス信号ＴＡ８を取込むカウンタユニット
７４より上位の２つのカウンタユニット７４はシリアル
クロックＳＣが入力されても変化しない。すなわち、こ
のカウンタ回路は２５６カウントまでしかカウントする
ことができない。

【０１１９】ここで、制御信号ＢＵ０およびＢＵ１とし
て“Ｌ”が与えられ、制御信号＊ＢＵ０および１として
“Ｈ”が与えられている場合において、図２１に示した
ロード・転送バウンダリ・サイクルによって転送バウン
ダリがロードされ、分割データ転送バスＳＤＴＢ０〜Ｓ
ＤＴＢｍが４分の１に分割され、さらに図６に示したロ
ード・ストップレジスタ・サイクルによってシリアルレ
ジスタ７のバウンダリがロードされ、シリアルレジスタ
７が４分の１に分割されたとする。この場合、図２３に
示したカウンタ回路は、制御信号ＴＡ８を取込むカウン
タユニット７４よりも上位の２つのカウンタユニット７
４はシリアルクロックＳＣが入力されても変化しないた
め、本来このカウンタ回路がカウントすることができる
１０２４の４分の１である２５６カウントまでしかカウ
ントすることができない。

【０１２０】したがって、図１５に示したデータ・転送
・サイクルによってメモリセルアレイ５の所望の１行か
ら４分の１分割時におけるシリアルレジスタの第１のバ
ウンダリ６８へデータを転送した後、シリアルクロック
ＳＣに応答してシリアルアクセスが行なわれると、やが
て第１のバウンダリ６８の最終アドレスがアクセスされ
る。この第１のバウンダリ６８がアクセスされている間
に、一度も転送動作が行なわれずにシリアルクロックＳ
Ｃに応答してシリアルアクセスが行なわれ続けた場合
は、第１のバウンダリの最終アドレスがアクセスされる
と、再び第１のバウンダリ６８のスタートアドレスＴＡ
Ｐ１がアクセスされる。

【０１２１】このような動作はビデオＲＡＭの４分の１
を１つのビデオＲＡＭとして扱うことを意味する。この
ため、バウンダリを適宜定めることによって、ビデオＲ
ＡＭの一部を１つのビデオＲＡＭであるかのように取扱
うことが可能となる。

【０１２２】［実施例５］図２４は、この発明の第５実
施例であるビデオＲＡＭの全体構成を示すブロック図で
ある。同図に示すように、このビデオＲＡＭは、行およ
び列からなるマトリックス状に配列された複数のメモリ
セルを備えたメモリセルアレイ５を複数（ｉ＋１）含
み、さらに、これらメモリセルアレイ５の１行を構成す
るメモリセルと同数のレジスタ素子を備え、これらレジ
スタ素子に格納されたデータをシリアルデータ入出力バ
ッファ１５を介して外部へ出力するシリアルレジスタ７
を含む。

【０１２３】このビデオＲＡＭは、さらに、複数のメモ
リセルアレイ５のうちいずれのメモリセルアレイ５へ外
部からデータを入力するか否かをセットするためのオー
ルドマスクレジスタ（ＯＭＲ）１７と、シリアルレジス
タ７が連続して出力するデータの単位であるバウンダリ
をセットするためのストップレジスタ２３およびアドレ
スポインタ２５と、オールドマスクレジスタ１７および
ストップレジスタ２３をそれぞれ独立してリセットする
リセット信号発生回路５０とを含む。

【０１２４】このビデオＲＡＭは、さらに、各メモリセ
ルアレイ５のすべての列にセンスアンプ１３などを介し
て共通に接続されたフラッシュライトバス（ＦＷバス）
２０と、各フラッシュライトバス２０の一定本数ごとに
マスクをする手段（ＦＷＭ）と、各マスク手段を制御す
るための制御信号発振回路（ＣＯＮＴ．）５９と、各フ
ラッシュライトバス２０を介して各メモリセルアレイ５
のメモリセルに書込むためのデータを保持するカラーレ
ジスタ２１とを含む。

【０１２５】このビデオＲＡＭは、さらに、各メモリセ
ルアレイ５と各シリアルレジスタ７との間で相互にデー
タを転送する分割データ転送バスＳＤＴＢ０〜ＳＤＴＢ
ｍと、これら分割データ転送バスＳＤＴＢ０〜ＳＤＴＢ
ｍを制御するための制御信号発生回路（ＣＯＮＴ．）６
６と、各分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍを
一定個数ごとにマスクする手段（ＤＴＭ）と、各マスク
手段を制御するための制御信号発生回路（ＣＯＮＴ．）
６０とを含む。

【０１２６】すなわち、この実施例は、前述した第１の
実施例、第２の実施例および第４の実施例を組合せたも
のである。

【０１２７】このビデオＲＡＭは、この他、アドレスバ
ッファ８、行アドレスデコーダ（ＲＡＤ）９、列アドレ
スデコーダ（ＣＡＤ）１０、データ入出力バッファ（Ｉ
／Ｏ．ＢＵＦ）１１、Ｉ／Ｏバス１２、センスアンプ１
３、シリアルセレクタ１４、シリアルデータ入出力バッ
ファ（Ｉ／Ｏ．ＢＵＦ）１５、およびタイミングジェネ
レータ１６を含む。なお、従来のビデオＲＡＭを示した
図２６中の符号と同一の部分は従来と同一または相当す
る部分を示す。

【０１２８】ここで、リセット信号発生回路５０は、図
２に示したものと同様に、タイミングジェネレータ１６
により発生させられた内部制御信号ＣＢＲ、ＴＳＦ１′
およびＴＳＦ２′を受け、オールドマスクレジスタ１７
およびストップレジスタ２３のそれぞれに独立してリセ
ット信号ＲＳＴ１およびＲＳＴ２を与えるように構成さ
れている。このリセット信号発生回路５０が、この実施
例の第１の特徴であるリセット手段である。

【０１２９】また図１１に示したものと同様に、センス
アンプ１３はトランスファーゲート１９および共通のフ
ラッシュライトバス２０を介してカラーレジスタ２１に
接続されているが、トランスファーゲート１９とフラッ
シュライトバス２０との間のトランスミッションゲート
５７が接続されている。これらのトランスファーゲート
１９は従来通りのもので、１つの制御信号ＦＷによって
すべて同時に制御される。一方、トランスミッションゲ
ート５７は、制御信号発生回路５９により発生させられ
た一対の制御信号ＣＭＦ０および＊ＣＭＦ０〜ＣＭＦｎ
および＊ＣＭＦｎによって一定個数ごとに制御される。
これらトランスミッションゲート５７が、この実施例の
第２の特徴であるフラッシュライトバス２０をマスクす
るマスク手段（ＦＷＭ）である。一方、データ転送バス
６の途中部分にはトランスファーゲート２２およびトラ
ンスミッションゲート５８が接続されている。これらト
ランスファーゲート２２も従来通りのもので、１つの制
御信号ＤＴによりすべて同時に制御される。これらトラ
ンスミッションゲート５８は、制御信号発生回路６０に
より発生させられた一対の制御信号ＣＭＤＴ０および＊
ＣＭＤＴ０〜ＣＭＤＴｍおよび＊ＣＭＤＴｍによって一
定個数ごとに同時に制御される。これらトランスミッシ
ョンゲート５８は、この実施例の第３の特徴であるデー
タ転送バス６をマスクするマスク手段（ＤＴＭ）であ
る。

【０１３０】また図１９に示たものと同様に、各シリア
ルレジスタ７は、ストップレジスタ機能によって（ｍ＋
１）分の１まで分割することができる。すなわち、この
シリアルレジスタ７は最大で（ｍ＋１）個のバウンダリ
に分割することができる。一方、各分割データ転送バス
ＳＤＴＢ０〜ＳＤＴＢｍ内にはトランスファーゲート６
７が設けられていて、これらトランスファーゲート６７
は、（ｍ＋１）個に分割されたときのバウンダリに対応
するように一定個数ごとに独立して制御することができ
る。これら分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍ
は、この実施例の第４の特徴である、メモリセルアレイ
５の所望の１行を構成するメモリセルに格納されたデー
タを、シリアルレジスタ７を構成するレジスタ素子へ一
定個数ごとに分割して転送する分割転送手段である。

【０１３１】次に、このビデオＲＡＭの動作を説明する
が、オールドマスクレジスタ１７によるオールドマスク
レジスタ機能、ストップレジスタ２３によるストップレ
ジスタ機能およびカラーレジスタ２１によるフラッシュ
ライト機能は、すべてオプション機能であるため、各機
能を動作させた場合と動作させない場合との組合わせが
ある。また、データ転送機能は、このビデオＲＡＭを単
にＤＲＡＭとして動作させる場合にはオプション機能と
も言えるが、通常はビデオＲＡＭとして動作させるので
必須の動作として説明する。ただし、この実施例におけ
るデータ転送バスは、マスクをしたり、一定個数ごとに
分割したりできるので、マスクをする場合とマスクをし
ない場合、さらに、分割をする場合と分割をしない場合
などに区別して説明する。

【０１３２】まず、オールドマスクレジスタ機能、スト
ップレジスタ機能およびフラッシュライト機能のすべて
を動作させない場合について説明する。なお、データ転
送バスについては、マスクをせず、かつ分割をしないも
のとする。

【０１３３】この場合、オールドマスクレジスタ機能は
動作させられないので、すべてのメモリセルアレイへ各
データ入出力端子ＷＩＯ０〜ＷＩＯｉからデータを書込
むことができる。また、ストップレジスタ機能は動作さ
せられないので、各メモリセルアレイ５からシリアルレ
ジスタ７へ読出されたデータはすべてシリアルデータ入
出力端子ＳＩＯ０〜ＳＩＯｉへ出力される。なお、分割
データ転送バスＳＤＴＢ０〜ＳＤＴＢｍは分割されず、
かつマスクされないので、行アドレスデコーダ９により
選択されたメモリセルアレイ５の１行からすべてのデー
タが分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍを介し
てシリアルレジスタ７へ転送される。

【０１３４】また、オールドマスクレジスタ機能だけを
動作させた場合は、オールドマスクレジスタ１７によっ
てそのデータ入出力バッファ１１がマスクされていない
メモリセルアレイ５だけへデータ入出力端子ＷＩＯ０〜
ＷＩＯｉからデータを書込むことができる。その他、シ
リアルレジスタ７からの出力およびデータ転送の各動作
は上述した場合と同様であるので省略する。

【０１３５】また、ストップレジスタ機能だけを動作さ
せた場合は、アドレス端子Ａ０〜Ａストップレジスタ２
３へ取込んだバウンダリに関するデータに従ってシリア
ルレジスタ７が分割される。したがって、メモリセルア
レイ５からシリアルレジスタ７へ読出されたデータは、
シリアルクロックＳＣに応答して、バウンダリごとにシ
リアルに出力される。その他、ランダムアクセスポート
からのデータの書込およびメモリセルアレイ５からシリ
アルレジスタ７へのデータ転送については、オールドマ
スクレジスタ機能を動作させない場合と同様であるので
省略する。

【０１３６】また、オールドマスクレジスタ機能および
ストップレジスタ機能をともに動作させた場合は、オー
ルドマスクレジスタ１７によってマスクされていないラ
ンダムアクセスポートだけからメモリセルアレイ５へデ
ータを書込むことができるとともに、メモリセルアレイ
５からシリアルレジスタ７へ読出されたデータはストッ
プレジスタ２３によって定められるバウンダリに従っ
て、そのバウンダリごとにシリアルに出力される。この
場合、オールドマスクレジスタ１７に格納されているマ
スクデータおよびストップレジスタ２３に格納されてい
るバウンダリに関するデータは、リセット信号発生回路
５０からそれぞれ独立したリセット信号ＲＳＴ１および
ＲＳＴ２を与えることができるので、それぞれ独立して
クリアされる。このため、たとえばストップレジスタ２
３だけをリセットすることができるので、＊ＣＡＳビフ
ォア＊ＲＡＳリセットサイクルを実行した場合でも、オ
ールドマスクレジスタ１７に格納されたマスクデータを
そのまま継続して利用することができる。

【０１３７】次に、フラッシュライト機能を１行すべて
について動作させた場合および一部だけについて動作さ
せた場合について説明する。

【０１３８】フラッシュライト機能を１行すべてについ
て動作させた場合は、データ入出力端子ＷＩＯ０〜ＷＩ
Ｏｉからデータ入出力バッファ１１を介してカラーレジ
スタ２１に格納されたデータは、フラッシュライトバス
２０を介して行アドレスデコーダ９により選択されたメ
モリセルアレイの１行を構成するすべてのメモリセルに
同時に書込まれる。このとき、１行すべてにデータを書
込む必要があるので、フラッシュライトバス２０内に設
けられたトランスミッションゲート５７をすべて導通状
態にして、すべてのフラッシュライトバス２０をマスク
しないようにしておく。

【０１３９】また、フラッシュライト動作をメモリセル
アレイ５の１行のうち一部だけに行なう場合は、予めア
ドレス端子Ａ０〜Ａｊからロードしたコラムマスクアド
レスに従って制御信号発生回路５９によりいずれのフラ
ッシュライトバス２０をマスクするか否かを設定してお
く。すなわち、マスクをしないフラッシュライトバス２
０内にあるトランスミッションゲート５７を所定の制御
信号ＣＭＦ０および＊ＣＭＦ０〜ＣＭＦｎおよび＊ＣＭ
Ｆｎを与えることによって導通状態にしておく。一方、
マスクをするフラッシュライトバス２０内にあるトラン
スミッションゲートゲート５７を所定の制御信号ＣＭＦ
０および＊ＣＭＦ０〜ＣＭＦｎおよび＊ＣＭＦｎを与え
ることによって非導通状態にしておく。この状態でフラ
ッシュライトバス２０内にあるすべてのトランスファー
ゲート１９を所定の制御信号ＦＷを与えることによって
導通状態にすれば、フラッシュライトバス２０がマスク
されていない列のメモリセルには、カラーレジスタ２１
に格納されているデータが書込まれるが、フラッシュラ
イトバス２０がマスクされている列のメモリセルには、
カラーレジスタ２１に格納されているデータは書込まれ
ず、前に書込まれているデータがそのまま維持される。

【０１４０】このビデオＲＡＭによれば、部分的にフラ
ッシュライトを行なうことができるので、たとえばＣＲ
Ｔ上の画面の一部を短時間でクリアすることができる。

【０１４１】次にストップレジスタ機能を動作させる場
合および動作させない場合と、データ転送バスをマスク
する場合およびマスクしない場合と、さらにデータ転送
バスを分割する場合および分割しない場合との組合わせ
について説明する。

【０１４２】まず、ストップレジスタ機能を動作させ
ず、データ転送バスをマスクだけする場合は、まずアド
レス端子Ａ０〜Ａｊからコラムマスクアドレスを制御信
号発生回路６０にロードしておく。次いでデータ転送バ
ス内にあるトランスファーゲート２２を所定の制御信号
ＤＴを与えることによってすべて同時に導通状態にし、
引続き上記コラムマスクアドレスに従った所定の前記信
号ＣＭＤＴ０および＊ＣＭＤＴ０〜ＣＭＤＴｎおよび＊
ＣＭＤＴｎをデータ転送バス内にあるトランスミッショ
ンゲート５８へ与えることによってそのトランスミッシ
ョンゲート５８の一部を導通状態にする。すると、デー
タ転送バスがマスクされていない列のデータはメモリセ
ルアレイ５からシリアルレジスタ７へ転送される。一
方、データ転送バスがマスクされている列のデータは転
送されないので、その列に対応するシリアルレジスタ７
のデータは前の状態がそのまま維持される。したがっ
て、シリアルレジスタ７からは新たに転送されたデータ
と以前に転送されたデータとが混在させられた状態でシ
リアルに出力される。

【０１４３】また、ストップレジスタ機能を動作させ
ず、データ転送バスを分割だけする場合は、予めアドレ
ス端子Ａ０〜Ａｊからコラムマスクアドレスを制御信号
発生回路６６にロードしておく。そして、このコラムマ
スクアドレスに従った所定の制御信号ＤＴ０〜ＤＴｍを
分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍ内にあるト
ランスファーゲート６７へ与えることによってそのトラ
ンスファーゲート６７の一部を導通状態にする。する
と、導通状態にされてマスクされていないデータ転送バ
スＳＤＴＢ０〜ＳＤＴＢｍにおいては、メモリセルアレ
イ５からシリアルレジスタへそのデータ転送バスＳＤＴ
Ｂ０〜ＳＤＴＢｍを介してデータが転送される。一方、
マスクされているデータ転送バスＳＤＴＢ０〜ＳＤＴＢ
ｍにおいては、メモリセルアレイ５からシリアルレジス
タ７はデータは転送されない。したがって、このシリア
ルレジスタ７からは新たに転送されたデータと以前に転
送されたデータとが混在させられた状態でシリアルに出
力される。

【０１４４】また、ストップレジスタ機能を動作させ
ず、データ転送バスをマスクし、かつ分割する場合は、
予めアドレス端子Ａ０〜Ａｊから制御信号発生回路６０
および６６のそれぞれにコラムマスクデータをロードし
ておく。そして、これらコラムマスクアドレスに従った
制御信号をそれぞれ順番にデータ転送バスＳＤＴＢ０〜
ＳＤＴＢｍ内にあるトランスミッションゲート５８およ
びトランスファーゲート６７へ与えることによって、デ
ータ転送バスＳＤＴＢ０〜ＳＤＴＢｍのうち一部だけを
導通状態にする。すると、その導通状態にされた列のメ
モリセルアレイ５のデータはシリアルレジスタ７へ転送
される。ここで、メモリセルアレイ５からシリアルレジ
スタ７へデータが転送されるのは、トランスファーゲー
ト５８およびトランスファーゲート６７がともに導通状
態にされるだけである。

【０１４５】一方、ストップレジスタ機能を動作させ、
データ転送バスをともにマスクも分割もしない場合は、
行アドレスデコーダ９により選択されたメモリセルアレ
イ５の１行すべてのデータが同時に分割データ転送バス
ＳＤＴＢ０〜ＳＤＴＢｍを介してシリアルレジスタ７へ
転送される。一方、ストップレジスタ２３には予めアド
レス端子Ａ０〜Ａｊからバウンダリに関するデータが入
力されているので、シリアルレジスタ７からはそのバウ
ンダリごとに連続してシリアルに出力される。この動作
は、従来のビデオＲＡＭにも存在する動作である。

【０１４６】また、ストップレジスタ機能を動作させ、
データ転送バスをマスクだけする場合は、マスクされて
いない分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍにお
いては、メモリセルアレイ５からシリアルレジスタ７へ
データが転送されるが、マスクされている分割データ転
送バスＳＤＴＢ０〜ＳＤＴＢｍにおいては、メモリセル
アレイ５からシリアルレジスタ７へデータが転送され
ず、その部分については以前に転送されたデータがその
まま維持される。次いで、ストップレジスタ２３に格納
されたバウンダリに関するデータに従ってシリアルレジ
スタ７からそのバウンダリごとにデータがシリアルに出
力される。このため、ストップレジスタ機能によってシ
リアルレジスタ７から出力されることのないデータは、
データ転送バスＳＤＴＢ０〜ＳＤＴＢｍをマスクするこ
とによって転送しないようにすることができ、データ転
送に伴う消費電力の低減を図ることができる。

【０１４７】また、ストップレジスタ機能を動作させ、
データ転送バスを分割だけする場合は、行アドレスデコ
ーダ９により選択されたメモリセルアレイ５の１行のデ
ータは、一定個数ごとに分割されてシリアルレジスタ７
へ転送される。一方、ストップレジスタ２３に格納され
たバウンダリに関するデータに従って、シリアルレジス
タ７からはそのバウンダリごとにシリアルにデータが出
力される。したがって、シリアルレジスタ７から出力さ
れることになるバウンダリ内のデータだけをメモリセル
アレイ５から転送することができ、シリアルレジスタ７
から出力されることのない無駄なデータは、メモリセル
アレイ５からシリアルレジスタ７へ転送されない。この
ため、前述同様に、データ転送に伴う消費電力の低減を
図ることができる。

【０１４８】さらに、ストップレジスタ機能を動作さ
せ、データ転送バスをともにマスクも分割もする場合
は、マスク手段（ＤＴＭ）によってマスクされていない
分割データ転送バスＳＤＴＢ０〜ＳＤＴＢｍだけにおい
て、メモリセルアレイ５からシリアルレジスタ７へデー
タが転送される。一方、シリアルレジスタ７へ転送され
たデータは、ストップレジスタ２３に格納されたバウン
ダリに関するデータに従って、そのバウンダリごとにシ
リアルに外部へ出力される。このため、前述同様に、シ
リアルレジスタ７から出力されるデータだけをメモリセ
ルアレイ５からシリアルレジスタ７へ転送することがで
き、データ転送に伴う消費電力の低減を図ることができ
る。

【０１４９】以上、この発明にビデオＲＡＭに代表され
る従った半導体記憶装置のの実施例を種々説明したが、
この発明は上述した実施例に限定されることなく、その
他の態様で実施することも可能である。たとえば上述し
た実施例では、データ転送バスはすべてメモリセルアレ
イ５とシリアルレジスタ７との間で相互にデータ転送の
可能なものであるが、メモリセルアレイ５からシリアル
レジスタ７への一方向だけのデータ転送が可能なもので
もよい。

【０１５０】また、第２、第３および第５の実施例で説
明した、部分的にフラッシュライトを行なうものについ
ては、データ転送バス、シリアルレジスタなどのない、
単なるＤＲＡＭにも適用することができる。

【０１５１】また、上述した実施例では、シリアルアク
セスポートからデータを出力することも入力することも
可能であるが、少なくとも出力することが可能であれば
よい。

【０１５２】その他、同時にマスクするデータ転送バス
の本数あるいはデータ転送バスを分割する単位などは特
に限定されるものでなく、たとえばデータ転送バスを１
本ずつ制御するようにしてもよいなど、この発明は当業
者の知識に基づき、種々の改良、修正、変形などを加え
た態様で実施することができる。

【０１５３】

【発明の効果】この発明に従った請求項１に記載の半導
体記憶装置によれば、オールドマスクレジスタ手段また
はストップレジスタ手段を単独でリセットすることがで
きるので、たとえばオールドマスクレジスタ手段をリセ
ットすることなく、ストップレジスタ手段だけをリセッ
トすることができる。

【０１５４】また、この発明に従った請求項２に記載の
半導体記憶装置によれば、メモリセルアレイの所望の１
行を構成するメモリセルのうち一部のメモリセルに同時
に同じデータを書込むことができるので、メモリセルに
格納されたデータのうち一部のデータだけを短時間で書
換えることができる。

【０１５５】この発明に従った請求項５に記載の半導体
記憶装置によれば、メモリセルアレイの所望の１行を構
成するメモリセルのうち一部のメモリセルに格納された
データだけをシリアルレジスタ手段を構成するレジスタ
素子へ転送することができるので、必要なデータだけを
転送し、必要のないデータは転送しないようにすること
ができる。

【０１５６】この発明に従った請求項６に記載の半導体
記憶装置によれば、メモリセルアレイの所望の１行を構
成するメモリセルに格納されたデータを一定個数ごとに
分割してシリアルレジスタ手段を構成するレジスタ素子
へ転送することができるので、最終的にシリアルレジス
タ手段により外部へ出力されることのないデータは、可
能な限り転送しないようにすることができる。

【０１５７】また、この発明に従った請求項７に記載の
半導体記憶装置によれば、メモリセルアレイの所望の１
行を構成するメモリセルに格納されたデータをシリアル
レジスタ手段を構成するレジスタ素子へそのバウンダリ
に対応するように一定個数ごとに分割して転送すること
ができるので、最終的にシリアルレジスタ手段により外
部へ出力されることのないデータは、できる限り転送し
ないようにすることができる。

【０１５８】さらに、この発明に従った請求項８に記載
の半導体記憶装置によれば、メモリセルアレイの所望の
１行を構成するメモリセルに格納されたデータのうち同
じ列にある一定個数のデータだけを繰り返し転送すると
ともに、シリアルレジスタ手段により同じバウンダリ内
のデータを繰り返し出力することができるので、１つの
バウンダリと、このバウンダリに対応するメモリセルア
レイの部分とを、１つのビデオＲＡＭであるかのように
取扱うことができる。

【図面の簡単な説明】

【図１】この発明の第１実施例であるビデオＲＡＭの全
体構成を示すブロック図である。

【図２】図１に示したビデオＲＡＭの要部をより詳細に
示すブロック図である。

【図３】図２に示したＣＢＲリセット信号発生回路をよ
り具体的に示した回路図である。

【図４】図１に示したビデオＲＡＭのオールドマスクレ
ジスタにマスクデータをロードするためのロード・オー
ルドマスクレジスタ・サイクルを示すタイムチャートで
ある。

【図５】図１に示したビデオＲＡＭにおいて、オールド
マスクモードにおけるライトパービットサイクルを示す
タイムチャートである。

【図６】図１に示したビデオＲＡＭのストップレジスタ
にバウンダリに関するデータをロードするためのロード
・ストップレジスタ・サイクルを示すタイムチャートで
ある。

【図７】図１および図２に示したオールドマスクレジス
タだけをリセットしない、＊ＣＡＳビフォア＊ＲＡＳオ
ールドマスクレジスタ No-Reset サイクルを示すタイム
チャートである。

【図８】図１および図２に示したストップレジスタだけ
をリセットしない、＊ＣＡＳビフォア＊ＲＡＳストップ
レジスタ No-Reset サイクルを示すタイムチャートであ
る。

【図９】図１および図２に示したＣＢＲリセット信号発
生回路の動作をまとめた一覧表である。

【図１０】この発明の第２実施例であるビデオＲＡＭの
全体構成を示すブロック図である。

【図１１】図１０に示したビデオＲＡＭの要部をより詳
細に示す回路図である。

【図１２】図１０および図１１に示したフラッシュライ
トバスまたはデータ転送バスのマスクデータをロードす
るためのロード・コラムマスクアドレス・サイクルの一
例を示すタイムチャートである。

【図１３】図１０および図１１に示したフラッシュライ
トバスまたはデータ転送バスのマスクデータをロードす
るためのロード・コラムマスクアドレス・サイクルの他
の例を示すタイムチャートである。

【図１４】図１０および図１１に示したフラッシュライ
トバスまたはデータ転送バスのマスクデータをロードす
るためのロード・コラムマスクアドレス・サイクルのさ
らに他の例を示すタイムチャートである。

【図１５】図１０および図１１に示したデータ転送バス
において、データ転送を行なうためのデータ・転送・サ
イクルを示すタイムチャートである。

【図１６】この発明の第３実施例であるビデオＲＡＭの
全体構成を示すブロック図である。

【図１７】図１６に示したビデオＲＡＭの要部をより詳
細に示す回路図である。

【図１８】この発明の第４実施例であるビデオＲＡＭの
全体構成を示すブロック図である。

【図１９】図１８に示したビデオＲＡＭの要部をより詳
細に示す回路図である。

【図２０】図１８に示したビデオＲＡＭの動作を説明す
るための模式図である。

【図２１】図１８に示したビデオＲＡＭにおいて、デー
タ転送バスを分割する単位である転送バウンダリをロー
ドするためのロード・転送バウンダリ・サイクルを示す
タイムチャートである。

【図２２】図１８に示したビデオＲＡＭの動作を説明す
るための模式図である。

【図２３】図１８に示したビデオＲＡＭのストップレジ
スタをより具体的に示す回路図である。

【図２４】この発明の第５実施例であるビデオＲＡＭの
全体構成を示すブロック図である。

【図２５】従来のビデオＲＡＭを用いた画像処理システ
ムの構成を概略的に示すブロック図である。

【図２６】従来のビデオＲＡＭの一例の全体構成を示す
ブロック図である。

【図２７】図２６に示した従来のビデオＲＡＭの要部を
より詳細に示す回路図である。

【図２８】図２７に示した部分の全体構成を示すブロッ
ク図である。

【図２９】図２６に示した従来のビデオＲＡＭにおい
て、データ転送を行なうためのデータ・転送・サイクル
を示すタイムチャートである。

【図３０】図２６に示した従来のビデオＲＡＭによるス
トップレジスタ動作について説明するための図である。

【図３１】図２６に示したビデオＲＡＭのストップレジ
スタにバウンダリに関するデータをロードするためのロ
ード・ストップレジスタ・サイクルを示すタイムチャー
トである。

【図３２】図２６に示した従来のビデオＲＡＭによるス
トップレジスタ動作を説明するための模式図である。

【図３３】図２６に示した従来のビデオＲＡＭの一部を
示すブロック図である。

【図３４】図３３に示した従来のビデオＲＡＭにおける
ＣＢＲリセット信号発生回路をより具体的に示す回路図
である。

【図３５】図３４に示した従来のＣＢＲリセット信号発
生回路の動作を説明するための＊ＣＡＳビフォア＊ＲＡ
Ｓ Resetサイクルを示すタイムチャートである。

【図３６】図３４に示した従来のＣＢＲリセット信号発
生回路の動作を説明するための＊ＣＡＳビフォア＊ＲＡ
Ｓ No-Reset サイクルを示すタイムチャートである。

【符号の説明】

５メモリセルアレイ６，６ａ，６ｂデータ転送バス７，７ａ，７ｂシリアルレジスタ１７オールドマスクレジスタ２０フラッシュライトバス２１カラーレジスタ２３ストップレジスタ２５アドレスポインタ５０ＣＢＲリセット信号発生回路５７トランスミッションゲート（フラッシュライトバ
スマスク手段）５８トランスミッションゲート（データ転送バスマス
ク手段）５９，６０，６１，６２，６６制御信号発生回路６８，６９，７０，７１，７２，７３，７４，７５，７
６，７７，７８，７９バウンダリＰＤＴＢ０〜ＰＤＴＢｍ部分データ転送バスＳＤＴＢ０〜ＳＤＴＢｍ分割データ転送バス

Claims

【特許請求の範囲】

【請求項１】行および列からなるマトリックス状に配
列された複数のメモリセルを備えたメモリセルアレイを
複数含み、さらに、前記メモリセルアレイの１行を構成するメモリセルと同
数のレジスタ素子を備え、これらレジスタ素子に格納さ
れたデータをシリアルに外部へ出力するシリアルレジス
タ手段と、前記メモリセルアレイの所望の１行を構成するメモリセ
ルに格納されたデータを、前記シリアルレジスタ手段を
構成するレジスタ素子へ転送する転送手段と、前記複数のメモリセルアレイへ外部から同時にデータを
入力する入力手段と、前記入力手段により前記複数のメモリセルアレイのうち
いずれのメモリセルアレイへデータを入力するか否かを
セットするためのオールドマスクレジスタ手段と、前記シリアルレジスタ手段が連続して出力するデータの
単位であるバウンダリをセットするためのストップレジ
スタ手段と、前記オールドマスクレジスタ手段および前記ストップレ
ジスタ手段をそれぞれ独立してリセットするリセット手
段とを含む、半導体記憶装置。
【請求項２】行および列からなるマトリックス状に配
列された複数のメモリセルを備えたメモリセルアレイ
と、前記メモリセルアレイの所望の１行を構成するメモリセ
ルのうち一部のメモリセルにデータを同時に書込む部分
フラッシュライト手段と、前記部分フラッシュライト手段がメモリセルに書込むた
めのデータを保持するデータ保持手段とを含む、半導体
記憶装置。
【請求項３】前記部分フラッシュライト手段は、前記データ保持手段と前記メモリセルアレイの１行を構
成する各メモリセルとを電気的に接続するフラッシュラ
イトバスと、前記フラッシュライトバス内のそれぞれに介在され、そ
れらフラッシュライトバスを同時に開閉するスイッチン
グ素子と、前記スイッチング素子と直列に接続され、前記フラッシ
ュライトバスのうち一部のフラッシュライトバスをマス
クするマスク手段とを含む、請求項２に記載の半導体記
憶装置。
【請求項４】前記部分フラッシュライト手段は、前記データ保持手段と前記メモリセルアレイの１行を構
成する各メモリセルとを電気的に接続するフラッシュラ
イトバスと、前記フラッシュライトバス内のそれぞれに介在され、そ
れらフラッシュライトバスを任意に開閉し得るスイッチ
ング素子とを含む、請求項２に記載の半導体記憶装置。
【請求項５】行および列からなるマトリックス状に配
列された複数のメモリセルを備えたメモリセルアレイ
と、前記メモリセルアレイの１行を構成するメモリセルと同
数のレジスタ素子を備え、これらレジスタ素子に格納さ
れたデータをシリアルに外部へ出力するシリアルレジス
タ手段と、前記メモリセルアレイの所望の１行を構成するメモリセ
ルのうち一部のメモリセルに格納されたデータを、前記
シリアルレジスタ手段を構成するレジスタ素子へ転送す
る部分転送手段とを含む、半導体記憶装置。
【請求項６】行および列からなるマトリックス状に配
列された複数のメモリセルを備えたメモリセルアレイ
と、前記メモリセルアレイの１行を構成するメモリセルと同
数のレジスタ素子を備え、これらレジスタ素子に格納さ
れたデータをシリアルに外部へ出力するシリアルレジス
タ手段と、前記シリアルレジスタ手段が連続して出力するデータの
単位であるバウンダリをセットするためのストップレジ
スタ手段と、前記メモリセルアレイの所望の１行を構成するメモリセ
ルに格納されたデータを、前記シリアルレジスタ手段を
構成するレジスタ素子へ一定個数ごとに分割して転送す
る分割転送手段とを含む、半導体記憶装置。
【請求項７】前記分割転送手段が転送するデータの単
位である一定個数と、前記シリアルレジスタ手段が連続
して出力するデータの単位であるバウンダリとが一致さ
せられたことを特徴とする請求項６に記載の半導体記憶
装置。
【請求項８】前記分割転送手段が、前記メモリセルア
レイの同じ列にある一定個数のデータを繰返し転送する
ように構成され、前記シリアルレジスタ手段が、同じバ
ウンダリ内のデータを繰返し出力するように構成された
ことを特徴とする請求項７に記載の半導体記憶装置。