JPH06223571A

JPH06223571A - 半導体集積回路装置

Info

Publication number: JPH06223571A
Application number: JP5028599A
Authority: JP
Inventors: Masayuki Nakamura; 正行中村; Takayuki Kawahara; 尊之河原; Kazuhiko Kajitani; 一彦梶谷; Kazuyoshi Oshima; 一義大嶋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-01-25
Filing date: 1993-01-25
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】増幅ＭＯＳＦＥＴのプロセスバラツキによる
入力オフセットを補償した高感度のセンスアンプと、そ
れを用いて高集積化を実現したメモリ回路を備えた半導
体集積回路装置を提供する。【構成】ＣＭＯＳセンスアンプを構成する一方の導電
型の増幅ＭＯＳＦＥＴと他方の導電型の増幅ＭＯＳＦＥ
Ｔの動作に時間差を持たせ、先に動作を開始する増幅Ｍ
ＯＳＦＥＴのしきい値電圧のバラツキとセンスアンプの
入力オフセットに反映させ、その上で増幅ＭＯＳＦＥＴ
をダイオード形態にしてソース側からビット線にプリチ
ャージを行うこと又は増幅ＭＯＳＦＥＴの容量結合によ
る初期増幅動作時にビット線をセンスアンプから切り離
すようにする。【効果】微小な入力信号を増幅する初期増幅動作を支
配的に行う増幅ＭＯＳＦＥＴの持つ入力オフセットを補
償した増幅動作によって高感度のセンスアンプを得るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば微小電圧増幅回路としてのセンスアンプ
を備えたダイナミック型ＲＡＭ（ランダム・アクセス・
メモリ）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭにおけるＭＯＳＦ
ＥＴのしきい値電圧のバラツキを補償したセンスアンプ
に関しては、実開昭５６−２１８９７号公報及び昭和５
８年度電子通信学会全国大会２−２８８がある。前者の
センスアンプは、増幅ＭＯＳＦＥＴをプリチャージ期間
にダイオード形成に接続して、ソース側からビット線の
プリチャージを行わせるものである。後者のセンスアン
プは、増幅ＭＯＳＦＥＴのソースを分離して、初期の増
幅動作を容量結合によって行うようにするものである。

【０００３】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
にあっては、低消費電力化等のためにセンスアンプもＣ
ＭＯＳ回路により構成される。このようなセンスアンプ
のＣＭＯＳ回路化に伴いビット線のプリチャージ電位
も、動作電圧の１／２の中間レベルに設定される。それ
故、上記実開昭５６−２１８９７号公報のセンスアンプ
のように電源電圧によりビット線をプリチャージするも
のをそのまま適用することができない。また、増幅ＭＯ
ＳＦＥＴはＰチャンネル型ＭＯＳＦＥＴとＮチャンネル
型ＭＯＳＦＥＴからなるものであるから、センスアンプ
のもつオフセット電圧とＮチャンネル型ＭＯＳＦＥＴ及
びＰチャンネル型ＭＯＳＦＥＴのしきい値電圧のバラツ
キとの関連性が一対一に対応できなくなるばかりか、Ｎ
チャンネル型側とＰチャンネル型側とが競合してプリチ
ャージ動作が難しくなるという問題を有する。

【０００４】また、昭和５８年度電子通信学会全国大会
２−２８８に記載のセンスアンプのように、容量結合に
よってセンスアンプの動作させようとすると極めて大き
な容量値をセンスアンプに作り込む必要があり現実的で
ない。すなわち、ダイナミック型ＲＡＭにあっては、記
憶容量を大きくするために１つのビット線には多数のメ
モリセルが接続される。それ故に、ビット線の寄生容量
値が比較的大きくなり容量結合によってビット線電位を
ある程度大きくするには相当大きなキャパシタが必要に
なるものであり、そのようなキャパシタをセンスアンプ
内に形成することは集積度の観点から実現不能である。

【０００５】この発明の目的は、増幅ＭＯＳＦＥＴのプ
ロセスバラツキによる入力オフセットを補償した高感度
のセンスアンプを備えた半導体集積回路装置を提供する
ことにある。この発明の他の目的は、高集積化を実現し
たメモリ回路を備えた半導体集積回路装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＣＭＯＳセンスアンプを構
成する一方の導電型の増幅ＭＯＳＦＥＴのゲートと入力
端子との間に第１及び第２のスイッチＭＯＳＦＥＴと、
上記増幅ＭＯＳＦＥＴのゲートとコモンソース側との間
に第３と第４のスイッチＭＯＳＦＥＴを設け、第１と第
２のスイッチＭＯＳＦＥＴをオフ状態にし、第３と第４
のスイッチＭＯＳＦＥＴをオン状態にして上記増幅ＭＯ
ＳＦＥＴのコモンソース側に動作電圧の１／２の電圧に
第１と第２の増幅ＭＯＳＦＥＴのしきい値電圧に相当す
る電圧を加えたプリチャージ電圧を与えてビット線のプ
リチャージを行い、上記第３と第４のスイッチＭＯＳＦ
ＥＴをオフ状態にし、第１と第２のスイッチＭＯＳＦＥ
Ｔをオン状態にするとともに、上記プリチャージ電圧を
基準にして一方の入力端子に微小電位を与えて上記増幅
ＭＯＳＦＥＴを活性化して増幅動作を行わせた後に、Ｃ
ＭＯＳセンスアンプを構成する他方の導電型の増幅ＭＯ
ＳＦＥＴを活性化させる。

【０００７】初期増幅動作が容量結合によって行われる
センスアンプに対して、ビット線との間にスイッチＭＯ
ＳＦＥＴを設け、容量結合による初期増幅動作時にビッ
ト線をセンスアンプから切り離し、センスアンプの増幅
信号が大きくされた時点でビット線をセンスアンプに再
び接続させる。

【０００８】

【作用】上記した手段によれば、動作順序によりプリチ
ャージと増幅動作を開始する増幅ＭＯＳＦＥＴを限定す
ること、又は大きな寄生容量を持つビット線が切り離さ
れるから、微小な入力信号を増幅する初期増幅動作を支
配的に行う増幅ＭＯＳＦＥＴの持つ入力オフセットを補
償した増幅動作によって高感度のセンスアンプを得るこ
とができる。

【０００９】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例の要部回路図が示されている。同
図の各回路素子は、公知のＣＭＯＳ（相補型ＭＯＳ）集
積回路の製造技術によって、単結晶シリコンのような１
個の半導体基板上において形成される。

【００１０】同図には、この発明に係るセンスアンプを
中心にして、それと関連する回路が示されている。すな
わち、２つのセンスアンプ、及びそれに接続される２対
のビット線（データ線又はディジット線という場合もあ
る。）と、その予備プリチャージ回路及び８本のワード
線と、これらビット線とワード線との交点に設けられる
メモリセル及びプリチャージ回路とセンスアンプの制御
回路が代表として例示的に示されている。このうち、一
方の相補ビット線Ｂ１ＴとＢ１Ｂに関連するセンスアン
プ及び予備プリチャージ回路等を例にして以下説明す
る。

【００１１】この実施例では、センスアンプは基本的に
はＣＭＯＳ構成にされる。ＣＭＯＳ構成のセンスアンプ
における入力オフセットを補償するために、ＣＭＯＳセ
ンスアンプを構成するＰチャンネル型増幅ＭＯＳＦＥＴ
Ｑ１０，Ｑ１１とＮチャンネル型増幅ＭＯＳＦＥＴＱ
４，Ｑ５とを分け、Ｎチャンネル型増幅ＭＯＳＦＥＴＱ
４，Ｑ５を主体にし、Ｐチャンネル型増幅ＭＯＳＦＥＴ
Ｑ１０，Ｑ１１を補助的に用いる。すなわち、センスア
ンプの動作開始的においてはＮチャンネル型増幅ＭＯＳ
ＦＥＴＱ４，Ｑ５を先に活性化して増幅動作を行わせ、
増幅信号がある程度大きくなった後にＰチャンネル型増
幅ＭＯＳＦＥＴＱ１０，Ｑ１１を活性化して、微小入力
信号に対応したフルスイングのハイレベル／ロウレベル
の出力信号を得るようにするものである。

【００１２】このような構成とすることにより、ＣＭＯ
Ｓセンスアンプを用いつつ、センスアンプのもつ実質的
な入力オフセットと、Ｎチャンネル型増幅ＭＯＳＦＥＴ
Ｑ４，Ｑ５のしきい値電圧のバラツキ（差）とを一対一
に対応させることができる。このようなセンスアンプの
増幅ＭＯＳＦＥＴの動作上の分離を行った上で、増幅動
作を支配的に行う増幅ＭＯＳＦＥＴＱ４とＱ５に対して
は、そのしきい値電圧のバラツキを補償するために、そ
のゲートとビット線Ｂ１Ｂ，Ｂ１Ｔとの間にはスイッチ
ＭＯＳＦＥＴＱ６とＱ８を設ける。増幅ＭＯＳＦＥＴＱ
４とＱ５のゲートとコモンソース線ＮＳとの間には、ス
イッチＭＯＳＦＥＴＱ７とＱ９を設ける。これらのスイ
ッチＭＯＳＦＥＴＱ６〜Ｑ９は、特に制限されないが、
Ｎチャンネル型ＭＯＳＦＥＴから構成される。

【００１３】上記コモンソース線ＮＳには、上記の増幅
ＭＯＳＦＥＴＱ４，Ｑ５を活性化するためのパワースイ
ッチＭＯＳＦＥＴＱ１３が設けられる。このパワースイ
ッチＭＯＳＦＥＴＱ１３は、上記コモンソース線ＮＳに
回路の接地電位のような動作電圧を供給して、増幅ＭＯ
ＳＦＥＴＱ４とＱ５を活性化させる。

【００１４】上記コモンソース線ＮＳは、上記のような
増幅ＭＯＳＦＥＴＱ４，Ｑ５の活性化の他に、ビット線
Ｂ１Ｔ，Ｂ１Ｂのプリチャージ動作に用いられる。すな
わち、コモンソース線ＮＳには、プリチャージ電圧ＶＰ
を供給するプリチャージＭＯＳＦＥＴＱ１２が設けられ
る。このプリチャージ電圧ＶＰは、動作電圧ＶＣＣの１
／２の電圧ＶＣＣ／２に、ＭＯＳＦＥＴＱ４，Ｑ５のし
きい値電圧ＶTHを加えた電圧（ＶＣＣ／２）＋ＶTHに設
定される。

【００１５】上記スイッチＭＯＳＦＥＴＱ６，Ｑ８と、
Ｑ７，Ｑ９は制御信号ＣＯＭによって相補的にスイッチ
制御される。すなわち、スイッチＭＯＳＦＥＴＱ６，Ｑ
８のゲートには、制御信号ＣＯＭが供給され、スイッチ
ＭＯＳＦＥＴＱ７，Ｑ９のゲートには、制御信号ＣＯＭ
がインバータ回路Ｎ２を通して反転して供給される。同
様に、上記パワースイッチＭＯＳＦＥＴＱ１３と、プリ
チャージＭＯＳＦＥＴＱ１２とは、制御信号ＰＮによっ
て相補的にスイッチ制御される。言い換えるならば、プ
リチャージＭＯＳＦＥＴＱ１２は、制御信号ＰＮを受け
るインバータ回路Ｎ１により制御される。

【００１６】一方、予備的に機能させられるＰチャンネ
ル型増幅ＭＯＳＦＥＴＱ１０とＱ１１は、従来と同様に
ラッチ形態にされる。そのコモンソース線ＰＳには、電
源電圧ＶＣＣのような動作電圧を供給するＰチャンネル
型のパワースイッチＭＯＳＦＥＴＱ１４が設けられる。
このパワースイッチＭＯＳＦＥＴＱ１４を制御する制御
信号ＰＰは、後に詳細に説明するように上記Ｎチャンネ
ル型のパワースイッチＭＯＳＦＥＴＱ１３のゲートに供
給される制御信号ＰＮに対して遅くされる。これによ
り、上記のようなＰチャンネル型増幅ＭＯＳＦＥＴＱ
４，Ｑ５とＮチャンネル型増幅ＭＯＳＦＥＴＱ１０，Ｑ
１１の増幅動作上の分離が行われる。

【００１７】上記相補のビット線Ｂ１Ｔ，Ｂ１Ｂとの間
には、短絡ＭＯＳＦＥＴＱ１、及び予備のプリチャージ
電圧ＶＣＣ／３を供給するＭＯＳＦＥＴＱ２及びＱ３か
らなる予備プリチャージ回路が設けられる。予備のプリ
チャージ回路の動作は、基本的には、従来のハーフプリ
チャージ回路の動作と同じであるが、その電圧レベルが
上記短絡ＭＯＳＦＥＴＱ１によるハーフプリチャージ電
圧ＶＣＣ／２からＭＯＳＦＥＴＱ２とＱ３のオン状態に
よるＶＣＣ／３のような電位に低下させられる点が従来
の回路の動作と異なる。

【００１８】メモリセルは、ワード線と一方のビット線
Ｂ１Ｔ又はＢ１Ｂとの間に設けられる。アドレス選択用
のＭＯＳＦＥＴＱＭは、ワード線にゲートが接続され
て、一方のソース，ドレインがビット線Ｂ１Ｔ又はＢ０
Ｔに接続される。そして、他方のソース，ドレインとプ
レート電圧ＶＰＬとの間に、情報記憶用のキャパシタＣ
Ｓが設けられる。このようなメモリセルの配置は、従来
のダイナミック型ＲＡＭのそれと同様であるので、その
詳細な説明を省略する。ワード線は、ワード線選択回路
により選ばれた１つのワード線が選択状態にされる。

【００１９】他の代表として示されている相補ビット線
Ｂ０Ｔ，Ｂ０Ｂとそれに関連する予備プリチャージ回
路、センスアンプ及びセンスアンプ制御回路とプリチャ
ージ回路は、前記回路と同様であるので、その説明を省
略するものである。これに対応して、図面上においても
素子に対する回路記号が省略されている。

【００２０】図３には、上記図１のセンスアンプの動作
を説明するためのタイミング図が示されている。信号Ｐ
Ｃがハイレベルの期間に予備プリチャージ動作が行われ
る。すなわち、制御信号ＰＣのハイレベルによりＭＯＳ
ＦＥＴＱ１とＱ２及びＱ３がオン状態になり、相補ビッ
ト線ＢＬをＶＣＣ／３のような予備プリチャージ電圧に
する。

【００２１】信号ＰＣをロウレベルにして上記ＭＯＳＦ
ＥＴＱ１〜Ｑ３をオフ状態にして、相補ビット線ＢＬを
ハイインピーダンス状態にする。これにより相補ビット
線ＢＬ（Ｂ１Ｔ，Ｂ１Ｂ）は、ハイインピーダンス状態
で上記電圧ＶＣＣ／３を保持している。

【００２２】制御信号ＣＯＭをロウレベルにすると、ス
イッチＭＯＳＦＥＴＱ６とＱ８がオフ状態にされ、スイ
ッチＭＯＳＦＥＴＱ７とＱ９がオン状態にされる。これ
により、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ４とＱ５
のゲートとコモンソース側が短絡されるので、増幅ＭＯ
ＳＦＥＴＱ４とＱ５がダイオード形態にされる。これに
より、コモンソース線ＮＳから供給されるプリチャージ
電圧ＶＰが、上記ダイオード形態にされた増幅ＭＯＳＦ
ＥＴＱ４とＱ５を通してビット線Ｂ１ＴとＢ１Ｂに伝え
られる。このとき、増幅ＭＯＳＦＥＴＱ４に対して増幅
ＭＯＳＦＥＴＱ５のしきい値電圧が大きいと、そのしき
い値電圧差ΔＶTHだけビット線Ｂ１ＴとＢ１Ｂにレベル
差が生じる。

【００２３】上記のようにビット線Ｂ１ＴとＢ１Ｂと
は、ＶＣＣ／３に予備プリチャージされているので、ビ
ット線Ｂ１ＴとＢ１Ｂが比較的大きな寄生容量ＣＢを持
っていても、レベル差が小さいから上記増幅ＭＯＳＦＥ
ＴＱ４とＱ５を通してほぼＶＣＣ／２に対応したプリチ
ャージレベルに高速に変化させられる。上記のようにビ
ット線Ｂ１Ｔ，Ｂ１Ｂのプリチャージ電圧をほぼハーフ
フリチャージ電圧ＶＣＣ／２にするために、コモンソー
ス線ＮＳのプリチャージ電圧ＶＰは、ＶＣＣ／２に、Ｍ
ＯＳＦＥＴＱ４，Ｑ５のしきい値電圧ＶTHによるレベル
低下を補償するようそれに相当する電圧を加算した電圧
に持ち上げておくものである。

【００２４】制御信号ＣＯＭをハイレベルに戻し、上記
ＭＯＳＦＥＴＱ７とＱ９をオフ状態にし、ＭＯＳＦＥＴ
Ｑ６とＱ８をオン状態にして増幅ＭＯＳＦＥＴＱ４とＱ
５をラッチ形態にしておいて、ワード線ＷＬを選択状態
にすると、メモリセルが接続されたビット線には、メモ
リセルのキャパシタＣＳの蓄積電荷とビット線の寄生容
量ＣＢのプリチャージ電荷との電荷分散による微小電位
変化が現れる。これがメモリセルからの微小読み出し信
号ＶＳＩＧとしてセンスアンプの増幅ＭＯＳＦＥＴＱ４
とＱ５のゲートに電位差として伝えられる。

【００２５】この実施例では、上記のようなプリチャー
ジ動作によって予め増幅ＭＯＳＦＥＴＱ４とＱ５のしき
い値電圧に対応したオフセット電圧ΔＶTHが、ビット線
に与えられているので、上記読み出し信号ＶＳＩＧはそ
のまま増幅ＭＯＳＦＥＴＱ４とＱ５に対してゲート電圧
差として与えられる。この状態で、制御信号ＰＮがハイ
レベルにされて増幅ＭＯＳＦＥＴＱ４とＱ５が活性化さ
れる。これにより、Ｎチャンネル型の増幅ＭＯＳＦＥＴ
Ｑ４とＱ５のみによって、上記微小信号ＶＳＩＧの増幅
動作が開始される。

【００２６】上記Ｎチャンネル型増幅ＭＯＳＦＥＴＱ４
とＱ５の増幅動作により、増幅信号がある程度大きくな
った時点で、遅れて制御信号ＰＰがロウレベルにされ
る。これにより、Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ
１０とＱ１１が活性化されて、Ｎチャンネル型増幅ＭＯ
ＳＦＥＴＱ４とＱ５とともに増幅動作を行ってビット線
の電位をＶＣＣのようなハイレベルと、０Ｖのようなロ
ウレベルにフルスイングさせる。

【００２７】上記Ｐチャンネル型増幅ＭＯＳＦＥＴＱ１
０とＱ１１においても、しきい値電圧に対応したオフセ
ット電圧を持っている。しかしながら、それが増幅動作
を開始した時点では、そのようなオフセット電圧が無視
できる程度に入力電圧差が大きくなっているので実質的
にオフセットの影響を受けなくできる。すなわち、Ｐチ
ャンネル型増幅ＭＯＳＦＥＴＱ１０とＱ１１は、Ｎチャ
ンネル型増幅ＭＯＳＦＥＴＱ４とＱ５による増幅動作に
よってハイレベルにされるべきビット線の電位の落ち込
みを防ぐとともに、それを電源電圧ＶＣＣまでプルアッ
プさせるといういわば補足的な増幅動作を受け持つもの
である。

【００２８】メモリアクセスが終了して、ワード線ＷＬ
がリセットされ、センスアンプを活性化させる制御信号
ＰＮ及びＰＰもリセットされた後に、制御信号ＰＣがハ
イレベルにされると、上記ＭＯＳＦＥＴＱ１〜Ｑ３がオ
ン状態になり、ＭＯＳＦＥＴＱ１のオン状態により相補
ビット線Ｂ１Ｔ，Ｂ１Ｂのハイレベルとロウレベルが短
絡されてＶＣＣ／２なろうとするが、ＭＯＳＦＥＴＱ２
とＱ３のオン状態によってそれより若干低い予備プリチ
ャージ電圧ＶＣＣ／３に変化する。

【００２９】図２には、この発明が適用されたダイナミ
ック型ＲＡＭの他の一実施例の要部回路図が示されてい
る。この実施例では、ＣＭＯＳセンスアンプのうち、Ｐ
チャンネル型増幅ＭＯＳＦＥＴを支配的に用い、Ｎチャ
ンネル型増幅ＭＯＳＦＥＴを補助的に用いるものであ
る。すなわち、前記図１の回路のセンスアンプを構成す
るＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳ
ＦＥＴとを入れ替えた構成になっている。それ故、セン
スアンプを構成する回路素子のうち回路記号はそのまま
でＮチャンネル型ＭＯＳＦＥＴがＰチャンネル型ＭＯＳ
ＦＥＴに置き換えられ、Ｐチャンネル型ＭＯＳＦＥＴが
Ｎチャンネル型ＭＯＳＦＥＴに置き換えられている。

【００３０】このように、Ｐチャンネル型増幅ＭＯＳＦ
ＥＴＱ４，Ｑ５を支配的に用いるときには、プリチャー
ジ電圧ＶＰは、ＶＣＣ／２−ＶTHのように低くされる。
これに対して、ビット線の予備のプリチャージ電圧は、
２ＶＣＣ／３のように高くされる。これは、Ｐチャンネ
ル型増幅ＭＯＳＦＥＴを支配的に用いるときには、動作
電圧が０Ｖ側になるからそれに対応してそれぞれのレベ
ルも逆にする必要があるからである。

【００３１】なお、図１及び図２の回路図においては、
Ｐチャンネル型のパワースイッチＭＯＳＦＥＴとＮチャ
ンネルのパワースイッチＭＯＳＦＥＴとを、センスアン
プ列の一方に設けるように示しているが、これらのＭＯ
ＳＦＥＴを比較的大きく形成する必要から、半導体基板
上においてはセンスアンプ列の上下に振り分けてレイア
ウトされる。

【００３２】図４には、上記図２のセンスアンプの動作
を説明するためのタイミング図が示されている。基本的
には図３と同様であるが、上記のような動作電圧に対応
してプリチャージ電圧等が異なるように設定されてい
る。

【００３３】また、メモリセルからの読み出し信号ＶＳ
ＩＧが、オフセット電圧ΔＶTHと逆レベルであるときに
は、ビット線Ｂ１Ｔ，Ｂ１Ｂ上ではみかけ上なくなって
いるが、増幅ＭＯＳＦＥＴＱ４とＱ５のゲート電圧間に
は同図に点線で示したような読み出し電圧ＶＳＩＧが印
加されており、それに従ってビット線Ｂ１ＴとＢ１Ｂを
ハイレベルとロウレベルに増幅させるものである。

【００３４】図５には、この発明が適用されたダイナミ
ック型ＲＡＭの他の一実施例の要部回路図が示されてい
る。同図の回路素子の回路記号は、図１や図２のものと
同じものを用いているが、基本的にはそれぞれが別個の
回路機能を持つものであると理解されたい。このこと
は、他の回路図においても同様である。

【００３５】この実施例は、ＣＭＯＳセンスアンプのう
ち、Ｎチャンネル型増幅ＭＯＳＦＥＴを支配的に用い、
Ｐチャンネル型増幅ＭＯＳＦＥＴを補助的に用いるもの
である。これにより、上記支配的に動作するＮチャンネ
ル型増幅ＭＯＳＦＥＴＱ４，Ｑ５のしきい値電圧差が実
質的なセンスアンプの入力オフセットに対応させるとと
もに、その補償方法として容量結合を利用するものであ
る。

【００３６】ゲートとドレインとが交差接続された増幅
ＭＯＳＦＥＴＱ４とＱ５のソースには、ＭＯＳ容量の形
態で示されたキャパシタが設けられる。すなわち、ＭＯ
ＳＦＥＴＱ６，Ｑ７のドレインとソースを接続して一方
の電極として上記増幅ＭＯＳＦＥＴＱ４とＱ５のソース
に接続させる。キャパシタとして作用させられるＭＯＳ
ＦＥＴＱ６，Ｑ７のゲートは、キャパシタの他方の電極
とされて制御信号ＣＯＭが供給される。

【００３７】上記増幅ＭＯＳＦＥＴＱ４とＱ５のソース
にはパワースイッチとして動作するＭＯＳＦＥＴＱ８と
Ｑ９が設けられる。これらのＭＯＳＦＥＴＱ８とＱ９
は、増幅ＭＯＳＦＥＴＱ４とＱ５のソースを分離させる
ようにも作用する。

【００３８】予備的に機能させられるＰチャンネル型増
幅ＭＯＳＦＥＴＱ１０とＱ１１は、ラッチ形態にされ
る。予備的に機能させられるＰチャンネル型増幅ＭＯＳ
ＦＥＴＱ１０とＱ１１は、Ｎチャンネル型増幅ＭＯＳＦ
ＥＴＱ４，Ｑ５と異なり、ソースがコモンソース線ＰＳ
に接続される。このコモンソース線ＰＳには、電源電圧
ＶＣＣのような動作電圧を供給するＰチャンネル型のパ
ワースイッチＭＯＳＦＥＴＱ１２が設けられる。このパ
ワースイッチＭＯＳＦＥＴＱ１２を制御する制御信号Ｐ
Ｐは、後に詳細に説明するように上記Ｎチャンネル型の
パワースイッチＭＯＳＦＥＴＱ８，Ｑ９に供給される制
御信号ＰＮに対して遅くされる。これにより、上記のよ
うなＰチャンネル型増幅ＭＯＳＦＥＴＱ４，Ｑ５とＮチ
ャンネル型増幅ＭＯＳＦＥＴＱ１０，Ｑ１１の増幅動作
上の分離が行われる。

【００３９】上記のセンスアンプの入出力ノードは、ス
イッチＭＯＳＦＥＴＱ１３とＱ１４を介して相補ビット
線Ｂ１Ｔ，Ｂ１Ｂに接続される。これらのスイッチＭＯ
ＳＦＥＴＱ１３，Ｑ１４のゲートには、制御信号ＢＳが
供給される。

【００４０】相補ビット線Ｂ１Ｔ，Ｂ１Ｂには、ＭＯＳ
ＦＥＴＱ１〜Ｑ３からなるプリチャージ回路が設けられ
る。このプリチャージ回路は、前記図１や図２の予備プ
リチャージ回路と同じ回路構成であるが、ＶＣＣ／２の
ようなハーフプリチャージ電圧にする点が異なる。メモ
リセルやワード線及びワード線選択回路等他の構成は、
前記図１や図２と同様であるので、その説明を省略す
る。

【００４１】図７には、上記図５のセンスアンプの動作
を説明するためのタイミング図が示されている。信号Ｐ
Ｃがハイレベルの期間にプリチャージ動作が行われる。
すなわち、制御信号ＰＣのハイレベルによりＭＯＳＦＥ
ＴＱ１とＱ２及びＱ３がオン状態になり、相補ビット線
ＢＬをＶＣＣ／２のようなプリチャージ電圧にしてい
る。この電圧ＶＣＣ／２は、増幅ＭＯＳＦＥＴＱ４とＱ
５のゲートとドレインに供給されるから、それぞれのソ
ース電位はしきい値電圧ＶTHだけレベル低下されせた電
位にされる。この電位は、キャパシタとして作用するＭ
ＯＳＦＥＴＱ６とＱ７のＭＯＳ容量に蓄えられる。

【００４２】信号ＰＣをロウレベルにして上記ＭＯＳＦ
ＥＴＱ１〜Ｑ３をオフ状態にして、相補ビット線ＢＬを
ハイインピーダンス状態にする。これにより相補ビット
線ＢＬ（Ｂ１Ｔ，Ｂ１Ｂ）は、ハイインピーダンス状態
で上記電圧ＶＣＣ／２を保持している。また、増幅ＭＯ
ＳＦＥＴＱ４とＱ５のゲートとソース間には、それぞれ
のしきい値電圧ＶTHに対応した電圧が保持されている。

【００４３】ワード線ＷＬを選択状態にすると、メモリ
セルが接続されたビット線には、メモリセルのキャパシ
タＣＳの蓄積電荷とビット線の寄生容量ＣＢのプリチャ
ージ電荷との電荷分散による微小電位変化が現れる。こ
れがメモリセルからの微小読み出し信号ＶＳＩＧとして
センスアンプの増幅ＭＯＳＦＥＴＱ４とＱ５のゲートに
電位差として伝えられる。

【００４４】すなわち、上記のように増幅ＭＯＳＦＥＴ
のゲートとソース間には、ビット線電位とキャパシタと
して作用するＭＯＳＦＥＴＱ６，Ｑ７の保持電圧とによ
り、それぞれのしきい値電圧に対応したバイアス電圧が
与えられている。それ故、ビット線Ｂ１ＴとＢ０Ｂの電
位差は、上記のようなしきい値電圧の差に無関係に増幅
ＭＯＳＦＥＴＱ４とＱ５のゲート間の差電圧として供給
される。

【００４５】上記のような読み出し信号による差電圧を
増幅ＭＯＳＦＥＴＱ４とＱ５のゲートに与えると、制御
信号ＢＳがロウレベルにされてスイッチＭＯＳＦＥＴＱ
１３とＱ１４がオフ状態にされる。これにより、センス
アンプと大きな寄生容量ＣＢを持つビット線Ｂ１Ｔ，Ｂ
１Ｂが切り離される。

【００４６】制御信号ＣＯＭをロウレベルにすると、キ
ャパシタＱ６とＱ７のゲート容量による容量結合によっ
て、増幅ＭＯＳＦＥＴＱ４とＱ５の両ソース電位がしき
い値電圧差に対応した電圧差を持ったまま低下して活性
化させる。このとき、センスアンプが上記ビット線Ｂ１
Ｔ，Ｂ０Ｂから切り離されてるので、入力側の寄生容量
を、上記ＭＯＳＦＥＴＱ６，Ｑ７等のゲート容量値とほ
ぼ等しい程度に低くできるので、上記のような容量結合
によって増幅ＭＯＳＦＥＴＱ４とＱ５が一対の入力端子
の電位差を大きくさせる。

【００４７】この後に、信号ＰＮをハイレベルにしてＮ
チャンネル側のパワースイッチＭＯＳＦＥＴＱ８とＱ９
をオン状態にして本格的な増幅動作を開始させる。これ
と同時に、信号ＰＰをロウレベル（図示せず）にして、
Ｐチャンネル側のパワースイッチＭＯＳＦＥＴＱ１２を
オン状態にして、Ｐチャンネル側の増幅ＭＯＳＦＥＴＱ
１０とＱ１１を活性化させる。

【００４８】上記Ｐチャンネル型増幅ＭＯＳＦＥＴＱ１
０とＱ１１においても、しきい値電圧に対応したオフセ
ット電圧を持っている。しかしながら、それが増幅動作
を開始した時点では、そのようなオフセット電圧が無視
できる程度に入力電圧差が大きくなっているので実質的
にオフセットの影響を受けなくできる。すなわち、Ｐチ
ャンネル型増幅ＭＯＳＦＥＴＱ１０とＱ１１は、Ｎチャ
ンネル型増幅ＭＯＳＦＥＴＱ４とＱ５による容量結合に
よる増幅動作によってハイレベルにされるべきビット線
の電位の落ち込みを防ぐとともに、それを電源電圧ＶＣ
Ｃまでプルアップさせるといういわば補足的な増幅動作
を受け持つものである。

【００４９】上記のようなパワースイッチＭＯＳＦＥＴ
をオン状態にした後に、信号ＢＳをハイレベルにしてス
イッチＭＯＳＦＥＴＱ１３とＱ１４をオン状態にさせ
る。これにより、大きな寄生容量を持つビット線Ｂ１
Ｔ，Ｂ１Ｂがセンスアンプに接続されることよって、そ
の信号がいったん小さくなるが増幅動作によってビット
線の電位も電源電圧ＶＣＣのようなハイレベルと回路の
接地電位のようなロウレベルとに拡大される。

【００５０】メモリアクセスが終了して、ワード線ＷＬ
がリセットされ、センスアンプを活性化させる制御信号
ＰＮ及びＰＰもリセットされた後に、制御信号ＰＣがハ
イレベルにされると、上記ＭＯＳＦＥＴＱ１〜Ｑ３がオ
ン状態になり、ＭＯＳＦＥＴＱ１のオン状態により相補
ビット線Ｂ１Ｔ，Ｂ１Ｂのハイレベルとロウレベルが短
絡されてＶＣＣ／２のようなプリチャージ電圧にされ
る。

【００５１】図６には、この発明が適用されたダイナミ
ック型ＲＡＭの更に他の一実施例の要部回路図が示され
ている。この実施例では、ＣＭＯＳセンスアンプのう
ち、Ｐチャンネル型増幅ＭＯＳＦＥＴを支配的に用い、
Ｎチャンネル型増幅ＭＯＳＦＥＴを補助的に用いるもの
である。すなわち、前記図５の回路のセンスアンプを構
成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型Ｍ
ＯＳＦＥＴとを入れ替えた構成になっている。それ故、
センスアンプを構成する回路素子のうち回路記号はその
ままでＮチャンネル型ＭＯＳＦＥＴがＰチャンネル型Ｍ
ＯＳＦＥＴに置き換えられ、Ｐチャンネル型ＭＯＳＦＥ
ＴがＮチャンネル型ＭＯＳＦＥＴに置き換えられてい
る。

【００５２】図８には、上記図６のセンスアンプの動作
を説明するためのタイミング図が示されている。基本的
には図７と同様であるが、Ｐチャンネル型増幅ＭＯＳＦ
ＥＴの動作電圧ＶＣＣに対応して信号ＣＯＭが図７とは
逆にハイレベルに変化させられる。他の基本的な構成
は、前記実施例と同様であるのでその説明を省略するも
のである。

【００５３】図１４には、上記ダイナミック型メモリセ
ルの一実施例の素子構造断面図が示されている。４６は
ワード線であり、ポリシリコン層から構成される。４８
はキャパシタＣＳを構成する蓄積電極であり、５４の絶
縁膜であり、キャパシタＣＳの誘電体として作用する。
４９はプレート電極であり、前記のようなプレート電圧
ＶＰＬが供給される。５０はビット線であり、ポリサイ
ドから構成される。５２は、ワード線シャント用のアル
ミニュウム層である。

【００５４】メモリセルの構造は、積層型である。５４
は通常ＳｉＯ₂やＳｉ₃Ｎ₄等が用いられるが、高集積
化のためにキャパシタＣＳのサイズを小さくしたり、あ
るいは１つのビット線に多数のメモリセルを接続するこ
とによりビット線容量ＣＢの増加により、相対的に減少
する読み出し電圧を大きくするために、キャパシタＣＳ
の容量値を大きくするようＴａ₂Ｏ₃等の高誘電体膜を
用いるものであってもよい。このような高誘電体膜を用
いた場合には、メモリセルの構造も単純なものでよくな
る。

【００５５】特に制限されないが、前記図５増幅ＭＯＳ
ＦＥＴＱ４，Ｑ５を容量結合によって初期動作を行わせ
るキャパシタは、メモリセルを構成するキャパシタＣＳ
と同じ構造のものを用いるようにする。この場合、増幅
ＭＯＳＦＥＴＱ４，Ｑ５を、メモリセルを構成するアド
レス選択用のＭＯＳＦＥＴＱＭと同じ構造にすることが
できる。ただし、増幅利得を大きくするために、メモリ
セルのものよりサイズを大きくすることは構わない。

【００５６】上記のようにメモリセルと同等な構造のＭ
ＯＳＦＥＴＱＭとキャパシタＣＳを用いて、増幅ＭＯＳ
ＦＥＴＱ４とソースに設けられるキャパシタを構成する
ことにより、パワースイッチ又は分離用のＭＯＳＦＥＴ
Ｑ８に相当するＭＯＳＦＥＴを追加するだけで、ビット
線のピッチに合わせてセンスアンプを比較的簡単に作り
込むことができる。この場合において、キャパシタに高
誘電体膜を用いると大きな容量値が得られるから、セン
スアンプの容量結合により大きな増幅信号を得ることが
できる。

【００５７】図９ないし図１１には、この発明が適用さ
れたダイナミック型ＲＡＭの一実施例の回路図が示され
ている。図９にはメモリアレイとロウ系の選択回路の回
路図が示され、図１０にはセンスアンプ、カラム系選択
回路の回路図が示され、図１１には制御系と電源系のブ
ロック図が示されている。図９及び図１０において、チ
ャンネル部分（バックゲート）に矢印が付加されたＭＯ
ＳＦＥＴはＰチャンネル型である。この点において、図
１や図２等のようにＰチャンネル型ＭＯＳＦＥＴのゲー
トに○を付した表記方法と異なっている。この発明でＭ
ＯＳＦＥＴは絶縁ゲート型電界効果トランジスタ（ＩＧ
ＦＥＴ）の意味で用いている。

【００５８】図９において、例示的に示されたメモリア
レイＭＡＲＹは、特に制限されないが、２交点（折り返
しビット線）方式とされる。同図には、その一対の行が
代表として例示的に示されている。一対の平行に配置さ
れた相補ビット線（データ線又はディジット線）Ｂ０
Ｔ，Ｂ０Ｂに、アドレス選択用ＭＯＳＦＥＴＱｍと情報
記憶用キャパシタＣｓとで構成された複数のメモリセル
のそれぞれの入出力ノードが同図に示すように所定の規
則性をもって配分されて結合されている。

【００５９】図１０において、プリチャージ回路ＰＣ
は、代表として示されたＭＯＳＦＥＴＱ５のように、相
補ビット線Ｂ０Ｔ，Ｂ０Ｂ間に設けられたスイッチＭＯ
ＳＦＥＴにより構成される。ＭＯＳＦＥＴＱ５は、その
ゲートにチップ非選択状態に発生されるプリチャージ信
号ＰＣが供給されることによって、チップ非選択状態の
とき又はメモリセルが選択状態にされる前にオン状態に
される。これにより、前の動作サイクルにおいて、後述
するセンスアンプＳＡの増幅動作による相補ビット線Ｂ
０Ｔ，Ｂ０Ｂのハイレベルとロウレベルを短絡して、相
補ビット線Ｂ０Ｔ，Ｂ０Ｂを約ＶＣＬ／２（ＨＶＣ）の
プリチャージ電圧とする。

【００６０】特に制限されないが、チップが比較的長い
時間非選択状態に置かれる場合、上記プリチャージレベ
ルは、リーク電流等によって低下する。そこで、この実
施例では、スイッチＭＯＳＦＥＴＱ４５及びＱ４６を設
けて、ハーフプリチャージ電圧ＨＶＣを供給するように
する。このハーフプリチャージ電圧ＨＶＣを形成する電
圧発生回路は、その具体的回路は図示しないが、上記リ
ーク電流等を補うよう比較的小さな電流供給能力しか持
たないようにされる。これによって、消費電力が増大す
るのを抑えている。

【００６１】ＤＲＡＭのチップ非選択状態等により上記
プリチャージＭＯＳＦＥＴＱ５等がオン状態にされる前
に、上記センスアンプＳＡは非動作状態にされる。この
とき、上記相補ビット線Ｂ０Ｔ，Ｂ０Ｂはハイインピー
ダンス状態でハイレベルとロウレベルを保持するものと
なっている。また、ＲＡＭが動作状態にされると、セン
スアンプＳＡが動作状態にされる前に上記プリチャージ
ＭＯＳＦＥＴＱ５、Ｑ４５及びＱ４６等はオフ状態にさ
れる。このようなハーフプリチャージ方式にあっては、
相補ビット線Ｂ０Ｔ，Ｂ０Ｂのハイレベルとロウレベル
を単に短絡して形成するものであるので、低消費電力化
が図られる。

【００６２】上記のようなハーフプリチャージ方式のも
とでは、センスアンプＳＡの増幅動作において、上記プ
リチャージレベルを中心として相補ビット線Ｂ０Ｔ，Ｂ
０Ｂがハイレベルとロウレベルのようにコモンモードで
変化するので、容量カップリングにより発生するノイズ
レベルを低減できるものとなる。

【００６３】センスアンプＳＡは、前記図５のような容
量結合方式によるオフセット補償がなされる回路とされ
る。ただし、前記図５の回路のように分離用のＭＯＳＦ
ＥＴとパワースイッチＭＯＳＦＥＴを一体に構成するの
ではなく、分離用のＭＯＳＦＥＴのソースをソース線Ｎ
Ｓに接続して、Ｐチャンネル側と同様にパワースイッチ
ＭＯＳＦＥＴを設けるものである。

【００６４】この実施例では、特に制限されないが、並
列形態のＰチャンネルＭＯＳＦＥＴＱ１２，Ｑ１３を通
して電源電圧ＶＣＬが供給され、並列形態のＮチャンネ
ルＭＯＳＦＥＴＱ１０，Ｑ１１を通して回路の接地電圧
ＶＳＳが供給される。これらのパワースイッチＭＯＳＦ
ＥＴＱ１０，Ｑ１１及びＭＯＳＦＥＴＱ１２，Ｑ１３
は、同じメモリアレイ内の他の同様な行に設けられた単
位のセンスアンプＵＳＡに対して共通に用いられる。言
い換えるならば、同じメモリアレイ内のセンスアンプＳ
ＡにおけるＰチャンネルＭＯＳＦＥＴとＮチャンネルＭ
ＯＳＦＥＴとはそれぞれそのソース線ＰＳ及びＳＮが共
通接続される。

【００６５】上記ＭＯＳＦＥＴＱ１０，Ｑ１２のゲート
には、動作サイクルではセンスアンプＳＡを活性化させ
る相補タイミングパルスＰＮ１，ＰＰ１が印加され、Ｍ
ＯＳＦＥＴＱ１１，Ｑ１３のゲートには、上記タイミン
グパルスＰＮ１，ＰＰ１より遅れた相補タイミングパル
スＰＮ２，ＰＰ2 が印加される。これにより、センスア
ンプＳＡの動作は２段階に分けられる。

【００６６】タイミングパルスＰＮ１，ＰＰ1 が発生さ
れたとき、すなわち、第１段階においては、比較的小さ
いコンダクタンスを持つＭＯＳＦＥＴＱ１０及びＱ１２
による電流制限作用によってメモリセルからの一対のデ
ータ線間に与えられた微小読み出し電圧を、前記のよう
な容量接合により増幅された電圧が、不所望なレベル変
動を受けることなく増幅される。上記センスアンプＳＡ
での増幅動作によって相補データ線電位の差が大きくさ
れた後、タイミングパルスＰＮ２，ＰＰ２が発生される
と、すなわち、第２段階に入ると比較的大きなコンダク
タンスを持つＭＯＳＦＥＴＱ１１，Ｑ１３がオン状態に
される。

【００６７】センスアンプＳＡの増幅動作は、ＭＯＳＦ
ＥＴＱ１１，Ｑ１３がオン状態にされることによって速
くされる。このように２段階に分けて、センスアンプＳ
Ａの増幅動作を行わせることによって、相補データ線に
おける不所望なレベル変化を防止しつつデータの高速読
み出しを行うことができる。特に制限されないが、上記
第２段階において、切り離されていたビット線Ｂ０Ｔ，
Ｂ０Ｂが、図示しないスイッチＭＯＳＦＥＴによって再
び結合されて、メモリセルへの再書き込みが行われる。

【００６８】図９において、Ｘ（ロウ）アドレスデコー
ダは、特に制限されないが、ゲート回路Ｇ１〜Ｇ４から
なる第１のアドレスデコーダ回路と、単位回路ＵＸＤＣ
Ｒのような第２のアドレスデコーダ回路からなるように
２分割されて構成される。同図には、第２のアドレスデ
コーダ回路を構成する１回路分（単位回路）ＵＸＤＣＲ
と、第１のアドレスデコーダ回路を構成するノア（ＮＯ
Ｒ）ゲート回路Ｇ１〜Ｇ４が示されている。なお、ゲー
ト回路Ｇ２とＧ３は回路記号が省略されている。上記単
位回路ＵＸＤＣＲは、ワード線４本分のデコード信号を
形成する。

【００６９】第１のＸデコーダ回路を構成する４個のゲ
ート回路Ｇ１〜Ｇ４には、下位２ビットのアドレス信号
に対応したワード線選択信号X0B,X0T とX1B,X1T の組み
合わせにより４通りのワード線選択タイミング信号φx0
ないしφx3を形成する。これらのワード線選択タイミ
ング信号φx0〜φx3は、伝送ゲート上記ＭＯＳＦＥＴＱ
２０〜Ｑ２３を介して単位のワード線ドライバＵＷＤ０
〜ＵＷＤ３に入力される。

【００７０】ワード線ドライバＷＤは、単位回路ＵＷＤ
０が代表として例示的に示されているように、Ｐチャン
ネルＭＯＳＦＥＴＱ２６とＮチャンネルＭＯＳＦＥＴＱ
２７からなるＣＭＯＳ駆動回路と、その入力と動作電圧
端子ＶＣＨとの間に設けられたＰチャンネルＭＯＳＦＥ
ＴＱ２４，Ｑ２５から構成される。ＰチャンネルＭＯＳ
ＦＥＴＱ２４のゲートには前記のようなレベル変換回路
によりレベル変換されたプリチャージ信号ｗｐｈが供給
される。ＰチャンネルＭＯＳＦＥＴＱ２５のゲートには
ワード線Ｗ０の駆動出力が供給される。

【００７１】ＭＯＳＦＥＴＱ２５は、内部降圧電圧ＶＣ
Ｌに従って形成されたワード線選択タイミング信号φx0
がハイレベルにされて、ワード線Ｗ０を接地電位のよう
な非選択レベルにするとき、そのロウレベルを受けてＣ
ＭＯＳ回路の入力レベルを高電圧ＶＣＨまでプルアップ
してＰチャンネルＭＯＳＦＥＴＱ２６を確実にオフ状態
にする。これにより、非選択のワード線に対応したＣＭ
ＯＳ駆動回路を構成するＰチャンネルＭＯＳＦＥＴＱ２
６とＱ２７との間で直流電流が消費されるのを防ぐもの
である。

【００７２】Ｘアドレスデコーダを上記のように２分割
することによって、第２のＸアドレスデコーダ回路を構
成する単位回路ＵＸＤＣＲのピッチ（間隔）とワード線
のピッチとを合わせることができる。その結果、無駄な
空間が半導体基板上に生じなくすることができる。

【００７３】ワード線の遠端側と回路の接地電位との間
にはスイッチＭＯＳＦＥＴＱ１〜Ｑ４等が設けられる。
これらのスイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに
は、それに対応したワード線Ｗ０〜Ｗ３に供給される選
択信号とは逆相の信号ＷＣ０〜ＷＣ３が供給される。こ
れにより、選択されたワード線に対応したスイッチＭＯ
ＳＦＥＴのみがオフ状態に、他のスイッチＭＯＳＦＥＴ
はオン状態にされる。これにより、選択ワード線の立ち
上がりによる容量結合によって非選択ワード線が不所望
に中間電位に持ち上げられてしまうことを防止できる。

【００７４】図１０において、ロウ（Ｘ）アドレスバッ
ファＲ−ＡＤＢは、外部端子から供給されたロウアドレ
スストローブ信号ＲＡＳＢに基づいて後述する制御回路
ＣＯＮＴにより形成されたタイミング信号（図示せず）
により動作状態にされ、その動作状態において上記ロウ
アドレスストローブ信号ＲＡＳＢに同期して外部端子か
ら供給されたアドレス信号ＡＸを取り込み、それを保持
するととに上記のような降圧電圧ＶＣＬに対応してレベ
ル変換された内部相補アドレス信号ａｘを形成して上記
第１及び第２のロウアドレスデコーダに伝える。内部相
補アドレス信号ａｘは、外部端子から供給されるアドレ
ス信号ＡＸに対して一対からなる同相信号と逆相信号と
から構成される。

【００７５】カラム（Ｙ）アドレスバッファＣ−ＡＤＢ
は、外部端子から供給されたカラムアドレスストローブ
信号ＣＡＳＢに基づいて後述する制御回路ＣＯＮＴによ
り形成されたタイミング信号（図示せず）により動作状
態にされ、その動作状態において上記カラムアドレスス
トローブ信号ＣＡＳＢに同期して外部端子から供給され
たアドレス信号ＡＹを取り込み、それを保持するととも
に上記のような降圧電圧ＶＣＬに対応してレベル変換さ
れた内部相補アドレス信号ａｙを形成してカラムデコー
ダＣＤに伝える。内部相補アドレス信号ａｙ、外部端子
から供給されるアドレス信号ＡＹに対して一対からなる
同相信号と逆相信号とから構成される。同図において
は、ロウアドレスバッファＲ−ＡＤＢとカラムアドレス
バッファＣ−ＡＤＢを合わせてアドレスバッファＲ，Ｃ
−ＡＤＢのように表している。

【００７６】カラムデコーダＣＤは、基本的には上記Ｘ
アドレスデコーダと類似のアドレスデコーダ回路により
構成され、カラムアドレスバッファＣ−ＡＤＢから供給
される相補アドレス信号ａｙを解読してデータ線選択タ
イミング信号φｙに同期してカラムスイッチＣＷに供給
すべき選択信号を形成する。

【００７７】カラムスイッチＣＷは、代表として示され
ているＮチャンネルＭＯＳＦＥＴＱ４２，Ｑ４３のよう
に、相補ビット線Ｂ０Ｔ，Ｂ０Ｂと相補の共通入出力線
ＣＤＴ，ＣＤＢを選択的に結合させる。これらのＭＯＳ
ＦＥＴＱ４２，Ｑ４３のゲートには、上記カラムデコー
ダＣＤからの選択信号が供給される。

【００７８】上記共通入出力線ＣＤＴ，ＣＤＢ間には、
上記同様なプリチャージ回路を構成するＮチャンネル型
のプリチャージＭＯＳＦＥＴＱ４４が設けられている。
ＭＯＳＦＥＴＱ４４は、プリチャージ信号ＰＣＣより制
御される。この共通入出力線ＣＤＴ，ＣＤＢには、上記
単位のセンスアンプＵＳＡと類似の回路構成のメインア
ンプＭＡの一対の入出力ノードが結合されている。

【００７９】メイアンプＭＡの増幅出力信号は、データ
出力バッファＤＯＢを介して外部端子Ｄout から外部へ
送出される。読み出し動作モードならば、データ出力バ
ッファＤＯＢはそのタイミング信号ｒによって動作状態
にされ、このとき動作状態にされるメインアンプＭＡの
出力信号を増幅及び外部電源電圧ＶＣＣに対応したレベ
ルにレベル変換して外部端子Ｄout へ送出する。書込み
動作モードなら、上記タイミング信号ｒによってデータ
出力バッファＤＯＢの出力端子Ｄout はハイインピーダ
ンス状態される。

【００８０】上記共通入出力線ＣＤＴ，ＣＤＢは、デー
タ入力バッファＤＩＢの出力端子が結合される。書込み
動作モードならば、データ入力バッファＤＩＢは、その
タイミング信号ｗによって動作状態にされ、外部端子Ｄ
inから供給された書込み信号に従った相補書込み信号を
内部降圧電圧ＶＣＬに対応したレベルにレベル変換して
上記共通入出力線ＣＤＴ，ＣＤＢに伝えることにより、
選択されたメモリセルへの書込みが行われる。読み出し
動作モードなら、上記タイミング信号ｗによってデータ
入力バッファＤＩＢの出力はハイインピーダンス状態に
される。

【００８１】図１１において、上述した各種タイミング
信号は、制御回路ＣＯＮＴにより形成される。制御回路
ＣＯＮＴは、上記代表として示された主要なタイミング
信号等のようにＲＡＭの動作に必要な各種タイミング信
号を形成する。すなわち、この制御回路ＣＯＮＴは、外
部端子から供給されたアドレスストローブ信号ＲＡＳＢ
及びＣＡＳＢと、ライトイネーブル信号ＷＥＢを受け
て、上記一連の各種タイミングパルスを形成する。

【００８２】回路記号ＲＥＦＣで示されているのは、自
動リフレッシュ回路であり、リフレッシュアドレスカウ
ンタ等を含んでいる。この自動リフレッシュ回路ＲＥＦ
Ｃは、特に制限されないが、アドレストスローブ信号Ｒ
ＡＳＢとＣＡＳＢを受ける論理回路により、ロウアドレ
スストローブ信号ＲＡＳＢがロウレベルにされる前にカ
ラムアドレスストローブ信号ＣＡＳがロウレベルにされ
たとき、それをリフレッシュモードとして判定し、上記
ロウアドレスストローブ信号ＲＡＳＢをクロックとする
アドレスカウンタ回路により形成されたリフレッシュ用
のアドレス信号ａｘ’を送出させる。

【００８３】このリフレッシュアドレス信号ａｘ’は、
マルチプレクサ機能を持つ上記ロウアドレスバッファＲ
−ＡＤＢを介してロウアドレスデコーダ回路に伝えられ
る。このため、リフレッシュ制御回路ＲＥＦＣは、リフ
レッシュモードのとき、上記アドレスバッファＲ−ＡＤ
Ｂの切り換えを行う制御信号を発生させる（図示せ
ず）。これによって、リフレッシュアドレス信号ａｘ’
に対応された一本のワード線選択によるリフレッシュ動
作が実行される（ＣＡＳビフォワーＲＡＳリフレッシ
ュ）。

【００８４】内部降圧回路ＶＣＬＧは、外部端子から供
給される約５Ｖのような電源電圧ＶＣＣを受けて、約
３．３Ｖのような安定化された内部降圧電圧ＶＣＬを発
生させる。内部昇圧回路ＶＣＨＧは、この安定化された
内部降圧電圧ＶＣＬに基づいて形成されるパルス信号を
受けて、ワード線の選択動作に必要な昇圧電圧を形成す
る。基板電圧発生回路ＶＢＧは、特に制限されないが、
上記安定化された内部降圧電圧ＶＣＬに基づいて形成さ
れるパルス信号を受けて、基板に与える負のバイアス電
圧−Ｖbbを発生させる。

【００８５】図１２には、この発明に係るセンスアンプ
を用いたダイナミック型ＲＡＭの一実施例のチップレイ
アウト図が示されている。この実施例では、約１６Ｍビ
ットの記憶容量を持つようにされる。

【００８６】メモリアレイは、約２Ｍビットずつ８ブロ
ックに分割されて構成される。センスアンプＳＡは、２
つのブロックの中間部に配置され、全体で８１９２個か
ら構成される。ロウデコーダＲＤとワードドライバＷＤ
は、２つのブロックのペアに挟まれた形態でセンスアン
プ列と直角方向に配置される。チップの縦方向の中央部
にはカラムデコーダＣＤ、あるいはカラムデコーダＣＤ
とデータレジスタＤＲが２列配置される。

【００８７】１つのブロックにおいて、センスアンプＳ
Ａに接続されるメモリセルの数ＮＳＡは、ビット線１本
当たり１０２４個にされる。１本のワード線に接続され
るメモリセルの数ＮＷＤ２０４８個にされる。

【００８８】上記のように１本のビット線に１０２４個
ものメモリセルを接続すると、ビット線容量ＣＢが増大
してしまう。これに対して、メモリセルのサイズは集積
度の点で大きくできないので、ビット線に読み出される
信号量が減少させられる。

【００８９】ＭＯＳＦＥＴのしきい値電圧のバラツキ
は、一般に５０ｍＶ程度である。それ故、ビット線に読
み出される信号電圧としては、１００ｍＶ程度は確保す
る必要がある。このため、従来のセンスアンプを用いた
場合には、図１３のように、１本のビット線に２５６個
のメモリセルを接続する構成にされている。同様に、１
本のワード線に接続されるメモリセルの数も１０２４個
程度である。この結果、同図に斜線を付したようにセン
スアンプＳＡが半導体チップに占める割合が多くなって
チップサイズの小型化あるいは高集積度を妨げる原因に
なっている。

【００９０】これに対して、本願発明のようにＭＯＳＦ
ＥＴのしきい値電圧のバラツキを補償したセンスアン
プ、言い換えるならば、入力オフセットを補償したセン
スアンプでは、従来と同じ動作マージンにするならビッ
ト線の信号量は５０ｍＶ程度でもよい。そこで、メモリ
セルの容量値ＣＳと、ビット線の寄生容量値ＣＢとの
比、ＣＢ／ＣＳが従来はせいぜい１０程度に設定しなく
てはないらいが、本願のようなセンスアンプを用いるこ
とによって２０程度まで大きくできる。

【００９１】ＣＢ／ＣＳ＝２０の場合、ビット線電位が
３Ｖの場合における読み出し信号量は、次式（１）のよ
うになる。３Ｖ×１／（２０＋１）×１／２＝７１ｍＶ・・・・・・・・・・・（１）同様にして、２．５Ｖでは約６０ｍＶ、２Ｖでは４８ｍ
Ｖ、１．５Ｖでは３６ｍＶのような信号量が得られ、
２．５Ｖまでは従来の回路に比べてもて動作速度を犠牲
にすることなく読み出し可能であることをが判る。

【００９２】上記のようなセンスアンプの入力オフセッ
ト補償により、１本のビット線に接続されるメモリセル
を１０２４のように増加させること及びワード線に接続
されるメモリセルの数も合わせて増加させることによ
り、図１２の半導体チップは図１３の半導体チップに比
べて同じ記憶容量で、ほぼ同じ性能でありながら、約６
０％程度に縮小させることができる。すなわち、図１２
のダイナミック型ＲＡＭでは、メモリセルの占有率が８
０％以上に大きくできるのに対して、図１３のダイナミ
ック型ＲＡＭではメモリセル占有率が５０％程度にしか
ならないからである。

【００９３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ＣＭＯＳセンスアンプを構成する一方の導電型
の増幅ＭＯＳＦＥＴと他方の導電型の増幅ＭＯＳＦＥＴ
の動作に時間差を持たせ、先に動作を開始する増幅ＭＯ
ＳＦＥＴのしきい値電圧のバラツキとセンスアンプの入
力オフセットに反映させ、そのゲートと入力端子との間
に第１及び第２のスイッチＭＯＳＦＥＴと、上記増幅Ｍ
ＯＳＦＥＴのゲートとコモンソース側との間に第３と第
４のスイッチＭＯＳＦＥＴを設け、第１と第２のスイッ
チＭＯＳＦＥＴをオフ状態にし、第３と第４のスイッチ
ＭＯＳＦＥＴをオン状態にして上記増幅ＭＯＳＦＥＴの
コモンソース側に動作電圧の１／２の電圧に第１と第２
の増幅ＭＯＳＦＥＴのしきい値電圧に相当する電圧を加
えたプリチャージ電圧を与えてビット線のプリチャージ
を行い、上記第３と第４のスイッチＭＯＳＦＥＴをオフ
状態にし、第１と第２のスイッチＭＯＳＦＥＴをオン状
態にするとともに、上記プリチャージ電圧を基準にして
一方の入力端子に微小電位を与えて上記増幅ＭＯＳＦＥ
Ｔを活性化して増幅動作を行わせた後に、ＣＭＯＳセン
スアンプを構成する他方の導電型の増幅ＭＯＳＦＥＴを
活性化させることにより、センスアンプのオフセットを
補償することができるから高感度のセンスアンプを得る
ことができるという効果が得られる。

【００９４】（２）ＣＭＯＳセンスアンプを構成する
一方の導電型の増幅ＭＯＳＦＥＴと他方の導電型の増幅
ＭＯＳＦＥＴの動作に時間差を持たせ、先に動作を開始
する増幅ＭＯＳＦＥＴのしきい値電圧のバラツキとセン
スアンプの入力オフセットに反映させるとともに、ビッ
ト線との間にスイッチＭＯＳＦＥＴを設けて、上記先に
動作を開始する増幅ＭＯＳＦＥＴの容量結合による初期
増幅動作時にビット線をセンスアンプから切り離すよう
にすることによって、上記容量結合による増幅動作を小
さな容量により実現でき、センスアンプのオフセットを
補償することができるから高感度のセンスアンプを得る
ことができるという効果が得られる。

【００９５】（３）上記のような入力オフセットが補
償されたセンスアンプを用い、ビット線に接続されるメ
モリセルの数を増加させることにより、半導体チップの
メモリ占有率を高めることができるので、チップサイズ
の小型化を実現できるという効果が得られる。

【００９６】（４）上記の上記のような入力オフセッ
トが補償されたセンスアンプを用い、ビット線に読み出
される信号量を実質的に大きくできるから、ダイナミッ
ク型ＲＡＭの高速読み出しが実現できるという効果が得
られる。

【００９７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＲＡ
Ｍ全体のレイアウトは、前記図１２に示したような構成
を基本として、その周辺回路の配置は種々の実施形態を
採ることができる。入力回路や出力回路等は、チップの
中央部に配置される。入力回路や出力回路との接続は、
ＬＯＣ技術を利用して行われる。

【００９８】この実施例のような大記憶容量化を図った
ＤＲＡＭの他、大規模の論理ゲート回路やメモリ回路と
の組み合わせ等からなる各種半導体集積回路装置にも利
用できるものである。以上の説明では主として本願発明
者によってなされた発明をその背景となった技術分野で
ある大規模のＤＲＡＭに適用した場合について説明した
が、これに限定されるものではなく、高感度のセンスア
ンプを必要とするＲＯＭ等のような各種メモリ回路にも
利用できるものである。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＣＭＯＳセンスアンプを構
成する一方の導電型の増幅ＭＯＳＦＥＴと他方の導電型
の増幅ＭＯＳＦＥＴの動作に時間差を持たせ、先に動作
を開始する増幅ＭＯＳＦＥＴのしきい値電圧のバラツキ
とセンスアンプの入力オフセットに反映させ、そのゲー
トと入力端子との間に第１及び第２のスイッチＭＯＳＦ
ＥＴと、上記増幅ＭＯＳＦＥＴのゲートとコモンソース
側との間に第３と第４のスイッチＭＯＳＦＥＴを設け、
第１と第２のスイッチＭＯＳＦＥＴをオフ状態にし、第
３と第４のスイッチＭＯＳＦＥＴをオン状態にして上記
増幅ＭＯＳＦＥＴのコモンソース側に動作電圧の１／２
の電圧に第１と第２の増幅ＭＯＳＦＥＴのしきい値電圧
に相当する電圧を加えたプリチャージ電圧を与えてビッ
ト線のプリチャージを行い、上記第３と第４のスイッチ
ＭＯＳＦＥＴをオフ状態にし、第１と第２のスイッチＭ
ＯＳＦＥＴをオン状態にするとともに、上記プリチャー
ジ電圧を基準にして一方の入力端子に微小電位を与えて
上記増幅ＭＯＳＦＥＴを活性化して増幅動作を行わせた
後に、ＣＭＯＳセンスアンプを構成する他方の導電型の
増幅ＭＯＳＦＥＴを活性化させることにより、センスア
ンプのオフセットを補償することができるから高感度の
センスアンプを得ることができる。

【０１００】ＣＭＯＳセンスアンプを構成する一方の導
電型の増幅ＭＯＳＦＥＴと他方の導電型の増幅ＭＯＳＦ
ＥＴの動作に時間差を持たせ、先に動作を開始する増幅
ＭＯＳＦＥＴのしきい値電圧のバラツキとセンスアンプ
の入力オフセットに反映させるとともに、ビット線との
間にスイッチＭＯＳＦＥＴを設けて、上記先に動作を開
始する増幅ＭＯＳＦＥＴの容量結合による初期増幅動作
時にビット線をセンスアンプから切り離すようにするこ
とによって、上記容量結合による増幅動作を小さな容量
により実現でき、センスアンプのオフセットを補償する
ことができるから高感度のセンスアンプを得ることがで
きる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す要部回路図である。

【図２】この発明が適用されたダイナミック型ＲＡＭの
他の一実施例を示す要部回路図である。

【図３】図１のセンスアンプの動作を説明するためのタ
イミング図である。

【図４】図２のセンスアンプの動作を説明するためのタ
イミング図である。

【図５】この発明が適用されたダイナミック型ＲＡＭの
他の一実施例を示す要部回路図である。

【図６】この発明が適用されたダイナミック型ＲＡＭの
更に他の一実施例を示す要部回路図である。

【図７】図５のセンスアンプの動作を説明するためのタ
イミング図である。

【図８】図６のセンスアンプの動作を説明するためのタ
イミング図である。

【図９】この発明が適用されたダイナミック型ＲＡＭの
うちメモリアレイとロウ系の選択回路の一実施例を示す
回路図である。

【図１０】この発明が適用されたダイナミック型ＲＡＭ
のうちセンスアンプ、カラム系選択回路の一実施例を示
す回路図である。

【図１１】この発明が適用されたダイナミック型ＲＡＭ
のうち制御系と電源系回路の一実施例を示すブロック図
である。

【図１２】この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すチップレイアウト図である。

【図１３】従来のダイナミック型ＲＡＭの一例を示すチ
ップレイアウト図である。

【図１４】この発明が適用されるダイナミック型ＲＡＭ
のメモリセルの一実施例を示す素子構造断面図である。

【符号の説明】

ＭＡ…メモリアレイ、ＲＤ…ロウデコーダ、ＣＤ…カラ
ムデコーダ、ＷＤ…ワード線ドライバ、ＰＣ…プリチャ
ージ回路、ＵＳＡ…センスアンプ単位回路、ＳＡ…セン
スアンプ、ＭＡ…メインアンプ、ＣＷ…カラムスイッ
チ、Ｒ，Ｃ−ＡＤＢ…アドレスバッファ、ＣＯＮＴ…制
御回路、ＲＥＦＣ…自動リフレッシュ回路、ＤＯＢ…デ
ータ出力バッファ、ＤＩＢ…データ入力バッファ、ＶＢ
Ｇ…基板バイアス発生回路、Ｇ１〜Ｇ８…ゲート回路、
ＵＷＤ０〜ＵＷＤ３…ワード線ドライバ単位回路、ＶＣ
ＬＧ…内部降圧回路、ＶＣＨＧ…内部昇圧回路。４４…
ソース，ドレイン拡散層、４６…ワード線、４８…蓄積
電極、４９…プレート電極、５０…ビット線、５２…ワ
ード線シャント用アルミニュウム層、５３…ゲート絶縁
膜、５４…絶縁膜（誘電体）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 7210−4ＭＨ０１Ｌ 27/10 ３２５Ｃ (72)発明者大嶋一義東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】第１の入力端子に一方のソース，ドレイ
ンが接続された第１導電型の第１の増幅ＭＯＳＦＥＴ
と、第２の入力端子に一方のソース，ドレインが接続さ
れた第１導電型の第２の増幅ＭＯＳＦＥＴと、第１の入
力端子と第２の増幅ＭＯＳＦＥＴのゲート及び第２の入
力端子と第１の増幅ＭＯＳＦＥＴのゲートとをそれぞれ
接続させる第１及び第２のスイッチＭＯＳＦＥＴと、上
記第１と第２の増幅ＭＯＳＦＥＴのゲートを他方のソー
ス，ドレインにそれぞれ接続させる第３及び第４のスイ
ッチＭＯＳＦＥＴと、上記第１と第２の入力端子に対し
てゲートと一方のソース，ドレインが交差接続されてラ
ッチ形態とされ、第２導電型の第３と第４の増幅ＭＯＳ
ＦＥＴと、上記第１と第２の増幅ＭＯＳＦＥＴの共通化
された他方のソース，ドレインに一方の動作電圧を与え
る第１導電型のパワースイッチＭＯＳＦＥＴと、上記第
３と第４の増幅ＭＯＳＦＥＴの共通化された他方のソー
ス，ドレインに他方の動作電圧を与える第２導電型のパ
ワースイッチＭＯＳＦＥＴと、上記第１と第２の増幅Ｍ
ＯＳＦＥＴの他方のソース，ドレインに動作電圧の１／
２の電圧に第１と第２の増幅ＭＯＳＦＥＴのしきい値電
圧に相当する電圧を加えたプリチャージ電圧を与えるプ
リチャージＭＯＳＦＥＴとを含み、第３と第４のスイッ
チＭＯＳＦＥＴをオン状態にしてプリチャージＭＯＳＦ
ＥＴからプリチャージ電圧を供給して第１と第２の増幅
ＭＯＳＦＥＴを通して第１と第２の入力端子にプリチャ
ージを行わせる第１の期間と、上記第３と第４のスイッ
チＭＯＳＦＥＴをオフ状態にし、第１と第２のスイッチ
ＭＯＳＦＥＴをオン状態にするとともに、上記プリチャ
ージ電圧を基準にして一方の入力端子に微小電位を与え
る第２の期間と、第１導電型のパワースイッチＭＯＳＦ
ＥＴをオン状態にして第１と第２の増幅ＭＯＳＦＥＴを
活性化させ、その後に第２導電型のパワースイッチＭＯ
ＳＦＥＴをオン状態にして第３と第４の増幅ＭＯＳＦＥ
Ｔを活性化させる第３の期間とによる増幅動作を行わせ
る微小電圧増幅回路を備えてなることを特徴とする半導
体集積回路装置。
【請求項２】上記第１と第２の入力端子は、第１の期
間の前にプリチャージ電圧より低い同電圧に予備のプリ
チャージが行われるものであることを特徴とする請求項
１の半導体集積回路装置。
【請求項３】上記第１と第２の入力端子は、ダイナミ
ック型ＲＡＭの相補ビット線に接続され、上記微小電圧
はダイナミック型メモリセルからの読み出し電圧である
ことを特徴とする請求項１又は請求項２の半導体集積回
路装置。
【請求項４】上記ビット線の寄生容量値ＣＢとメモリ
セルの容量ＣＳの容量値との比は、約２０以上に大きく
設定されるものであることを特徴とする請求項３の半導
体集積回路装置。
【請求項５】一対からなる容量性の信号線と一対から
なる入力端子との間に設けられた第５と第６のスイッチ
ＭＯＳＦＥＴと、第１と第２の入力端子に一方のソー
ス，ドレイン及びゲートが交差接続された第５と第６の
増幅ＭＯＳＦＥＴと、上記第５と第６の増幅ＭＯＳＦＥ
Ｔのソースに一方の電極が接続され、他方の電極が共通
化された第１と第２の容量手段と、上記第５と第６の増
幅ＭＯＳＦＥＴのソースに活性化電圧を与えるパワース
イッチＭＯＳＦＥＴとを含み、第１と第２の容量手段の
共通化された他方の電極に所定の電位を与え、第５と第
６のスイッチＭＯＳＦＥＴをオン状態にして信号線及び
入力端子に同じプリチャージ電圧を与える第１の期間
と、上記一対からなる容量性の信号線のうち一方に微小
電圧を与える第２の期間と、上記第５と第６のスイッチ
ＭＯＳＦＥＴをオフ状態にし、第１と第２の容量手段の
共通化された他方の電極の電位を１と第２の増幅ＭＯＳ
ＦＥＴを活性化させるレベルに変化させる第３の期間
と、パワースイッチＭＯＳＦＥＴをオン状態にして第１
と第２の増幅ＭＯＳＦＥＴを活性化させた後に第５と第
６のスイッチＭＯＳＦＥＴを再びオン状態にさせる第４
の期間とによる増幅動作を行わせる微小電圧増幅回路を
備えてなることを特徴とする半導体集積回路装置。
【請求項６】上記第１と第２の入力端子には、増幅Ｍ
ＯＳＦＥＴと反対導電型からラッチ形態の第３と第４の
増幅ＭＯＳＦＥＴが設けられ、第４の期間において第５
と第６の増幅ＭＯＳＦＥＴの増幅動作に遅れたタイミン
グで活性化されることを特徴とする請求項５の半導体集
積回路装置。
【請求項７】上記容量性の信号線は、ダイナミック型
ＲＡＭの相補ビット線であり、第１と第２の容量手段
は、ダイナミック型メモリセルの記憶用キャパシタと同
じ構造のものが使用されることを特徴とする請求項６の
半導体集積回路装置。
【請求項８】上記容量性の信号線であるビット線の寄
生容量値ＣＢとメモリセルの容量ＣＳの容量値との比
は、約２０以上に大きく設定されるものであることを特
徴とする請求項７の半導体集積回路装置。