JPH06223587A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06223587A JPH06223587A JP1273593A JP1273593A JPH06223587A JP H06223587 A JPH06223587 A JP H06223587A JP 1273593 A JP1273593 A JP 1273593A JP 1273593 A JP1273593 A JP 1273593A JP H06223587 A JPH06223587 A JP H06223587A
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- electrons
- memory device
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Abstract
(57)【要約】
【目的】ダミーセルの閾値調整を短時間で行うことがで
き、かつ書き替え回数を多くしてもダミーセルの閾値が
変動しないようにすることを目的とする。 【構成】浮遊ゲートを有し、この浮遊ゲートに蓄えられ
た電子の量に応じてデータを記憶する複数個のメモリセ
ルが配列されたメモリセルアレイと、メモリセルに記憶
されたデータの検出を行う差動型センスアンプと、メモ
リセルの記憶データ検出の際に用いられる基準電位を発
生するためのダミーセルと、上記ダミーセルの浮遊ゲー
トに蓄えられた電子を放出させると共に電子の放出後に
電子をアバランシェホットキャリア注入させることによ
ってダミーセルの閾値を調整するテスト回路とを具備し
たことを特徴とする。
き、かつ書き替え回数を多くしてもダミーセルの閾値が
変動しないようにすることを目的とする。 【構成】浮遊ゲートを有し、この浮遊ゲートに蓄えられ
た電子の量に応じてデータを記憶する複数個のメモリセ
ルが配列されたメモリセルアレイと、メモリセルに記憶
されたデータの検出を行う差動型センスアンプと、メモ
リセルの記憶データ検出の際に用いられる基準電位を発
生するためのダミーセルと、上記ダミーセルの浮遊ゲー
トに蓄えられた電子を放出させると共に電子の放出後に
電子をアバランシェホットキャリア注入させることによ
ってダミーセルの閾値を調整するテスト回路とを具備し
たことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に係り、特に電気的にデータを書き込み、このデータ
を一括あるいはブロック単位で消去可能なＥＥＰＲＯＭ
に関する。
置に係り、特に電気的にデータを書き込み、このデータ
を一括あるいはブロック単位で消去可能なＥＥＰＲＯＭ
に関する。
【０００２】
【従来の技術】電気的にデータを書き込み、このデータ
を一括あるいはブロック単位で消去可能なＥＥＰＲＯＭ
（以下、フラッシュＥＥＰＲＯＭと称する）における代
表的なデータ読み出し回路の構成を図３に示す。
を一括あるいはブロック単位で消去可能なＥＥＰＲＯＭ
（以下、フラッシュＥＥＰＲＯＭと称する）における代
表的なデータ読み出し回路の構成を図３に示す。
【０００３】浮遊ゲート及び制御ゲートを有する不揮発
性トランジスタからなるメモリセル11はビット線12に接
続されている。このビット線12と電源電圧ＶCCの印加点
との間にはメモリセル選択用のトランジスタ13と負荷用
のトランジスタ14が直列に接続されている。また、15は
差動型センスアンプであり、その一方の入力ノード16と
上記両トランジスタ13、14の直列接続点との間には電位
分離用のトランジスタ17が接続されている。上記両トラ
ンジスタ14、17のゲートにはバイアス回路18で発生され
る電源電圧ＶCCよりも低い電圧が供給され、これにより
ビット線12の電位振幅がある幅に制限される。さらに上
記入力ノード16と電源電圧ＶCCの印加点との間には負荷
用のＰチャネルのトランジスタ19が接続されており、あ
る振幅に制限されたビット線電位がセンスアンプ15の入
力ノード16で再び拡大される。
性トランジスタからなるメモリセル11はビット線12に接
続されている。このビット線12と電源電圧ＶCCの印加点
との間にはメモリセル選択用のトランジスタ13と負荷用
のトランジスタ14が直列に接続されている。また、15は
差動型センスアンプであり、その一方の入力ノード16と
上記両トランジスタ13、14の直列接続点との間には電位
分離用のトランジスタ17が接続されている。上記両トラ
ンジスタ14、17のゲートにはバイアス回路18で発生され
る電源電圧ＶCCよりも低い電圧が供給され、これにより
ビット線12の電位振幅がある幅に制限される。さらに上
記入力ノード16と電源電圧ＶCCの印加点との間には負荷
用のＰチャネルのトランジスタ19が接続されており、あ
る振幅に制限されたビット線電位がセンスアンプ15の入
力ノード16で再び拡大される。
【０００４】20は上記センスアンプ15において、上記メ
モリセル11からの読み出しデータを検出する際に他方の
入力ノード21に供給される基準電位を発生する基準電位
発生回路である。この基準電位発生回路20は、回路条件
をメモリセル側と同じにするために、メモリセル11と同
様の構成のダミーセル22、選択用のトランジスタ13と同
様の構成のトランジスタ23、負荷用のトランジスタ14、
19と同様の構成のトランジスタ24、25及びノード分離用
のトランジスタ17と同様の構成のトランジスタ26で構成
されている。そして、この基準電位発生回路20内のダミ
ーセル22とトランジスタ23のゲートには電源電圧ＶCCが
常時供給され、トランジスタ24、25のゲートには上記バ
イアス回路18の出力が供給される。なお、特にチャネル
型を指定していないトランジスタは全てＮチャネルのも
のである。
モリセル11からの読み出しデータを検出する際に他方の
入力ノード21に供給される基準電位を発生する基準電位
発生回路である。この基準電位発生回路20は、回路条件
をメモリセル側と同じにするために、メモリセル11と同
様の構成のダミーセル22、選択用のトランジスタ13と同
様の構成のトランジスタ23、負荷用のトランジスタ14、
19と同様の構成のトランジスタ24、25及びノード分離用
のトランジスタ17と同様の構成のトランジスタ26で構成
されている。そして、この基準電位発生回路20内のダミ
ーセル22とトランジスタ23のゲートには電源電圧ＶCCが
常時供給され、トランジスタ24、25のゲートには上記バ
イアス回路18の出力が供給される。なお、特にチャネル
型を指定していないトランジスタは全てＮチャネルのも
のである。
【０００５】このダミーセルを用いたデータ読み出し回
路は、本体側のメモリセルとダミーセルとが同一形状の
トランジスタを使用するため、加工マージンが広いとい
う特長を有する。また、データの読み出し時に、メモリ
セルとダミーセルのゲートには同じ電圧ＶCCが加わるの
で、電源電圧と書き込み量のマージンが広がるという特
長がある。そして、差動型センスアンプの感度は、メモ
リセル側とダミーセル側の負荷用のトランジスタ14、24
の素子寸法の比とダミーセルの閾値とで決定される。
路は、本体側のメモリセルとダミーセルとが同一形状の
トランジスタを使用するため、加工マージンが広いとい
う特長を有する。また、データの読み出し時に、メモリ
セルとダミーセルのゲートには同じ電圧ＶCCが加わるの
で、電源電圧と書き込み量のマージンが広がるという特
長がある。そして、差動型センスアンプの感度は、メモ
リセル側とダミーセル側の負荷用のトランジスタ14、24
の素子寸法の比とダミーセルの閾値とで決定される。
【０００６】ところで、ＥＰＲＯＭの場合、ダミーセル
はＵＶ消去（紫外線照射による消去）後の状態で使用さ
れる。一方、フラッシュＥＥＰＲＯＭの場合、ダミーセ
ルはＵＶ消去後の状態、あるいは本体メモリセルと同様
に電気的消去後の状態で使用される。そして、このダミ
ーセルの電気的消去後による閾値の調整は製品の出荷前
に必ず行われ、その後は行われることがない。
はＵＶ消去（紫外線照射による消去）後の状態で使用さ
れる。一方、フラッシュＥＥＰＲＯＭの場合、ダミーセ
ルはＵＶ消去後の状態、あるいは本体メモリセルと同様
に電気的消去後の状態で使用される。そして、このダミ
ーセルの電気的消去後による閾値の調整は製品の出荷前
に必ず行われ、その後は行われることがない。
【０００７】フラッシュＥＥＰＲＯＭでは、電気的消去
後のメモリセルの閾値をＵＶ消去後の閾値とは関係なく
設定できる。そのため、閾値制御のためのチャネルイン
プラ量を多くすることができる。チャネルインプラ量を
多くすると、ＵＶ消去後の閾値は上昇してしまうが、書
き込み時のホットキャリアが増加し、書き込み特性は向
上する。
後のメモリセルの閾値をＵＶ消去後の閾値とは関係なく
設定できる。そのため、閾値制御のためのチャネルイン
プラ量を多くすることができる。チャネルインプラ量を
多くすると、ＵＶ消去後の閾値は上昇してしまうが、書
き込み時のホットキャリアが増加し、書き込み特性は向
上する。
【０００８】しかし、チャネルインプラ量を多くして、
ＵＶ消去後の閾値が上昇した場合、ダミーセルをＵＶ消
去後の状態で使用しようとすると、データの読み出し時
に電源電圧のマージンが小さくなるため、この状態では
使用できない。従って、この場合はダミーセルに対し電
気的消去による閾値調整を行う。この電気的消去による
閾値調整は、始めに、ダミーセルの閾値が所望の値より
も低ければ書き込みを行う。その後、ダミーセルに対し
て電気的消去と所望の閾値が得られているかどうかを調
べるベリファイを繰り返し行い、ベリファイをパスした
時点で閾値調整を終了させる。
ＵＶ消去後の閾値が上昇した場合、ダミーセルをＵＶ消
去後の状態で使用しようとすると、データの読み出し時
に電源電圧のマージンが小さくなるため、この状態では
使用できない。従って、この場合はダミーセルに対し電
気的消去による閾値調整を行う。この電気的消去による
閾値調整は、始めに、ダミーセルの閾値が所望の値より
も低ければ書き込みを行う。その後、ダミーセルに対し
て電気的消去と所望の閾値が得られているかどうかを調
べるベリファイを繰り返し行い、ベリファイをパスした
時点で閾値調整を終了させる。
【０００９】
【発明が解決しようとする課題】ところで、ダミーセル
の閾値はセンスアンプの感度や電源電圧のマージンに大
きな影響を与えるために重要である。従ってダミーセル
の閾値を電気的消去により調整する時、精度良く行なお
うとするとすれば、１回当たりの消去時間を短くする
か、消去するための電圧を下げてベリファイ回数を増す
ことが考えられる。このベリファイは一般に、テスト回
路によって、ダミーセルのゲートとドレインに任意の電
圧を与え、ドレインに流れる電流をモニタすることによ
り行われる。そして、電流値の測定には、普通、テスト
回路で数ｍＳ程度の時間を必要とする。
の閾値はセンスアンプの感度や電源電圧のマージンに大
きな影響を与えるために重要である。従ってダミーセル
の閾値を電気的消去により調整する時、精度良く行なお
うとするとすれば、１回当たりの消去時間を短くする
か、消去するための電圧を下げてベリファイ回数を増す
ことが考えられる。このベリファイは一般に、テスト回
路によって、ダミーセルのゲートとドレインに任意の電
圧を与え、ドレインに流れる電流をモニタすることによ
り行われる。そして、電流値の測定には、普通、テスト
回路で数ｍＳ程度の時間を必要とする。
【００１０】一方、ダミーセルで注意しなければならな
いのはソフトライトの問題である。このソフトライトと
いうのは、読み出し状態で少しづつ書き込みが行われる
ことである。このソフトライトに対しては通常、１０年
を保障しなければならない。ソフトライトに対して最も
厳しい状態はプログラムベリファイ時である。このプロ
グラムベリファイでは、書き込み量を保障するため、メ
モリセルとダミーセルのゲートには通常の読み出し電圧
よりも高い電圧、例えば７Ｖが加わる。フラッシュＥＥ
ＰＲＯＭの場合、データの書き替え回数が１０4 回ない
し１０5 回保障されていることが多く、ダミーセルに高
い電圧が加わっているプログラムベリファイの状態がＥ
ＰＲＯＭの場合に比べて極めて長い。また、フラッシュ
ＥＥＰＲＯＭは第１ゲート酸化膜（チャネルと浮遊ゲー
トとの間のゲート酸化膜）がかなり薄くされているた
め、ゲート（制御ゲート）に高い電圧がかかるとＥＰＲ
ＯＭに比べて誤書き込みが起こる確率が高くなるという
問題がある。
いのはソフトライトの問題である。このソフトライトと
いうのは、読み出し状態で少しづつ書き込みが行われる
ことである。このソフトライトに対しては通常、１０年
を保障しなければならない。ソフトライトに対して最も
厳しい状態はプログラムベリファイ時である。このプロ
グラムベリファイでは、書き込み量を保障するため、メ
モリセルとダミーセルのゲートには通常の読み出し電圧
よりも高い電圧、例えば７Ｖが加わる。フラッシュＥＥ
ＰＲＯＭの場合、データの書き替え回数が１０4 回ない
し１０5 回保障されていることが多く、ダミーセルに高
い電圧が加わっているプログラムベリファイの状態がＥ
ＰＲＯＭの場合に比べて極めて長い。また、フラッシュ
ＥＥＰＲＯＭは第１ゲート酸化膜（チャネルと浮遊ゲー
トとの間のゲート酸化膜）がかなり薄くされているた
め、ゲート（制御ゲート）に高い電圧がかかるとＥＰＲ
ＯＭに比べて誤書き込みが起こる確率が高くなるという
問題がある。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ダミーセルの閾値調整
を短時間で行うことができる不揮発性半導体記憶装置を
提供することにある。さらにこの発明の他の目的は、書
き替え回数を多くしてもダミーセルの閾値が変動しない
不揮発性半導体記憶装置を提供することにある。
されたものであり、その目的は、ダミーセルの閾値調整
を短時間で行うことができる不揮発性半導体記憶装置を
提供することにある。さらにこの発明の他の目的は、書
き替え回数を多くしてもダミーセルの閾値が変動しない
不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、電荷蓄積部を有し、この電荷蓄積部に蓄
えられた電子の量に応じてデータを記憶する複数個のメ
モリセルが配列されたメモリセルアレイと、上記メモリ
セルアレイ内の選択されたメモリセルに記憶されたデー
タの検出を行う差動増幅器と、上記メモリセルと同様の
電荷蓄積部を有し、上記差動増幅器で上記メモリセルの
記憶データ検出の際に用いられる基準電位を発生するた
めのダミーセルと、上記ダミーセルの電荷蓄積部に蓄え
られた電子を放出させると共に電子の放出後に電子また
は正孔をアバランシェホットキャリア注入させることに
よってダミーセルの閾値を調整する閾値調整手段とを具
備している。
体記憶装置は、電荷蓄積部を有し、この電荷蓄積部に蓄
えられた電子の量に応じてデータを記憶する複数個のメ
モリセルが配列されたメモリセルアレイと、上記メモリ
セルアレイ内の選択されたメモリセルに記憶されたデー
タの検出を行う差動増幅器と、上記メモリセルと同様の
電荷蓄積部を有し、上記差動増幅器で上記メモリセルの
記憶データ検出の際に用いられる基準電位を発生するた
めのダミーセルと、上記ダミーセルの電荷蓄積部に蓄え
られた電子を放出させると共に電子の放出後に電子また
は正孔をアバランシェホットキャリア注入させることに
よってダミーセルの閾値を調整する閾値調整手段とを具
備している。
【００１３】
【作用】ダミーセルの電荷蓄積部に蓄えられた電子を放
出させた後にに電子または正孔をアバランシェホットキ
ャリア注入させることによってダミーセルの閾値を調整
する。この閾値調整は製品の出荷前、実際の使用時に自
動的に行われる。
出させた後にに電子または正孔をアバランシェホットキ
ャリア注入させることによってダミーセルの閾値を調整
する。この閾値調整は製品の出荷前、実際の使用時に自
動的に行われる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１５】図１はこの発明の不揮発性半導体記憶装置
の一実施例に係る一部の構成を示すブロックである。こ
の実施例の不揮発性半導体記憶装置では、前記図３中の
メモリセル11が複数個設けられている。これら複数個の
メモリセルは行列状に配置されてメモリセルアレイが構
成される。また、前記図３中のダミーセル22も複数個設
けられており、これらは図１にダミーセル部31として示
されている。
の一実施例に係る一部の構成を示すブロックである。こ
の実施例の不揮発性半導体記憶装置では、前記図３中の
メモリセル11が複数個設けられている。これら複数個の
メモリセルは行列状に配置されてメモリセルアレイが構
成される。また、前記図３中のダミーセル22も複数個設
けられており、これらは図１にダミーセル部31として示
されている。
【００１６】また、図１において、32は上記ダミーセル
部31内の各ダミーセルに対する閾値調整を行う際の動作
モード選択を行うためのモードセレクト回路である。こ
のモードセレクト回路32は、ユーザに非公開の特殊なテ
スト信号が与えられると閾値調整を行う動作モードを選
択し、信号Ｓ１を出力する。この信号Ｓ１を受けて、消
去動作制御部33がまず始めに信号Ｓ２を出力する。この
信号Ｓ２を受けて、Ｆ−Ｎ（ファラー・ノルトハイム：
Fowler Nordheim ）トンネル消去制御回路34が動作し、
ダミーセル部31内のダミーセルに対し各種信号もしくは
電圧が与えられて、ダミーセルのＦ−Ｎトンネル消去が
行われる。Ｆ−Ｎトンネル消去制御回路34による消去動
作が終了した後、消去動作制御部33は信号Ｓ３を出力す
る。この信号Ｓ３を受けて、アバランシェホットキャリ
ア注入制御回路35が動作し、消去が行われた上記ダミー
セル部31内のダミーセルに対し各種信号もしくは電圧が
与えられて、ダミーセルの浮遊ゲートに対してアバラン
シェホットキャリア注入が行われ、消去後の閾値調整が
行われる。
部31内の各ダミーセルに対する閾値調整を行う際の動作
モード選択を行うためのモードセレクト回路である。こ
のモードセレクト回路32は、ユーザに非公開の特殊なテ
スト信号が与えられると閾値調整を行う動作モードを選
択し、信号Ｓ１を出力する。この信号Ｓ１を受けて、消
去動作制御部33がまず始めに信号Ｓ２を出力する。この
信号Ｓ２を受けて、Ｆ−Ｎ（ファラー・ノルトハイム：
Fowler Nordheim ）トンネル消去制御回路34が動作し、
ダミーセル部31内のダミーセルに対し各種信号もしくは
電圧が与えられて、ダミーセルのＦ−Ｎトンネル消去が
行われる。Ｆ−Ｎトンネル消去制御回路34による消去動
作が終了した後、消去動作制御部33は信号Ｓ３を出力す
る。この信号Ｓ３を受けて、アバランシェホットキャリ
ア注入制御回路35が動作し、消去が行われた上記ダミー
セル部31内のダミーセルに対し各種信号もしくは電圧が
与えられて、ダミーセルの浮遊ゲートに対してアバラン
シェホットキャリア注入が行われ、消去後の閾値調整が
行われる。
【００１７】また、メモリセルに対するデータの書き込
みまたは消去時に、アバランシェホットキャリア注入に
よる閾値調整を行えば、書き替えの度にダミーセルの閾
値は更新される。
みまたは消去時に、アバランシェホットキャリア注入に
よる閾値調整を行えば、書き替えの度にダミーセルの閾
値は更新される。
【００１８】さらに、書き込みまたは消去時に内部で発
生される電圧は、ダミーセルのアバランシェホットキャ
リア注入を行わせるに際の電圧として使用することがで
きる。
生される電圧は、ダミーセルのアバランシェホットキャ
リア注入を行わせるに際の電圧として使用することがで
きる。
【００１９】従来の電気的消去によるダミーセルの閾値
調整では多くのベリファイ回数を必要とし、長い時間が
費やされかつ複雑なシーケンスを要していた。しかし、
上記実施例によればダミーセルの閾値調整をベリファイ
なしで行うことができるので、短時間でしかも単純なシ
ーケンスで行うことができる。さらに上記実施例によれ
ば、各種の障害によりダミーセルの閾値が多少変動して
も、使用中に自動的に閾値調整を行わせることもできる
ので、ダミーセルの閾値の変動をほとんどなくすことが
できる。ここで、本体メモリセル側にもアバランシェホ
ットホール注入による閾値が自己収束する消去方法を採
用した場合、ダミーセルの閾値はメモリセルの消去後の
閾値とほぼ同じ値になり、センスアンプにとっては望ま
しい。次に閾値調整を行う際のモードセレクト回路32に
おける動作モード選択方法について説明する。
調整では多くのベリファイ回数を必要とし、長い時間が
費やされかつ複雑なシーケンスを要していた。しかし、
上記実施例によればダミーセルの閾値調整をベリファイ
なしで行うことができるので、短時間でしかも単純なシ
ーケンスで行うことができる。さらに上記実施例によれ
ば、各種の障害によりダミーセルの閾値が多少変動して
も、使用中に自動的に閾値調整を行わせることもできる
ので、ダミーセルの閾値の変動をほとんどなくすことが
できる。ここで、本体メモリセル側にもアバランシェホ
ットホール注入による閾値が自己収束する消去方法を採
用した場合、ダミーセルの閾値はメモリセルの消去後の
閾値とほぼ同じ値になり、センスアンプにとっては望ま
しい。次に閾値調整を行う際のモードセレクト回路32に
おける動作モード選択方法について説明する。
【００２０】一般に半導体記憶装置には様々なテストモ
ードがあり、普通、三値制御という方法を用いて外部か
らテスト信号を与えている。この三値制御というのは、
Ｈ、Ｌレベルの他にＨレベルよりもさらに高いＨＨレベ
ルという信号を与えることによって、１つの外部ピンに
三つの値を持たせるものである。そして、テスト時にＨ
Ｈレベルを与えることによってテストモードを設定する
ことができる。
ードがあり、普通、三値制御という方法を用いて外部か
らテスト信号を与えている。この三値制御というのは、
Ｈ、Ｌレベルの他にＨレベルよりもさらに高いＨＨレベ
ルという信号を与えることによって、１つの外部ピンに
三つの値を持たせるものである。そして、テスト時にＨ
Ｈレベルを与えることによってテストモードを設定する
ことができる。
【００２１】従来では入力ピンに高電圧を加えてテスト
モードを設定している。しかし、テスト項目が増えるに
従って、三値入力で使用するピンが不足し始めている。
そこで、三値入力にアドレスピンを使用するようになっ
てきた。ところが、テスト用にアドレスピンを使用する
と、アドレス入力のためにアドレスピンが使用できなく
なってしまう。また、かなりのテスト回路が１２Ｖ等の
高電圧を発生させるために電源ユニットを使用している
ので、テスト信号を時間と共に切り替えることはできな
い。
モードを設定している。しかし、テスト項目が増えるに
従って、三値入力で使用するピンが不足し始めている。
そこで、三値入力にアドレスピンを使用するようになっ
てきた。ところが、テスト用にアドレスピンを使用する
と、アドレス入力のためにアドレスピンが使用できなく
なってしまう。また、かなりのテスト回路が１２Ｖ等の
高電圧を発生させるために電源ユニットを使用している
ので、テスト信号を時間と共に切り替えることはできな
い。
【００２２】そこで、この実施例では三値制御とデータ
入出力ピンの全部もしくは一部を利用して上記モードセ
レクト回路32にテスト信号を与えるようにしている。以
下、その具体例について説明する。
入出力ピンの全部もしくは一部を利用して上記モードセ
レクト回路32にテスト信号を与えるようにしている。以
下、その具体例について説明する。
【００２３】図２は上記実施例に係る不揮発性半導体記
憶装置の全体の構成を示すブロック図であり、複数個の
メモリセルからなるメモリセルアレイ41、このメモリセ
ルアレイ41内のメモリセルを選択するためのカラムデコ
ーダ42、カラムゲート回路43及びロウデコーダ44、例え
ば２０ビットのアドレスＡ0 〜Ａ19が供給されるアドレ
スバッファ45、例えば１６ビットのデータＤ0 〜Ｄ15の
入出力制御を行い、前記センスアンプを含むＩ／Ｏバッ
ファ46、アウトプットイネーブル信号／ＯＥやチップイ
ネーブル信号／ＣＥ等が供給されるコントロール回路4
7、前記図１中のモードセレクト回路32、消去動作制御
部33、Ｆ−Ｎトンネル消去制御回路34及びアバランシェ
ホットキャリア注入制御回路35で構成されているテスト
回路48と、前記ダミーセル部31とから構成されている。
憶装置の全体の構成を示すブロック図であり、複数個の
メモリセルからなるメモリセルアレイ41、このメモリセ
ルアレイ41内のメモリセルを選択するためのカラムデコ
ーダ42、カラムゲート回路43及びロウデコーダ44、例え
ば２０ビットのアドレスＡ0 〜Ａ19が供給されるアドレ
スバッファ45、例えば１６ビットのデータＤ0 〜Ｄ15の
入出力制御を行い、前記センスアンプを含むＩ／Ｏバッ
ファ46、アウトプットイネーブル信号／ＯＥやチップイ
ネーブル信号／ＣＥ等が供給されるコントロール回路4
7、前記図１中のモードセレクト回路32、消去動作制御
部33、Ｆ−Ｎトンネル消去制御回路34及びアバランシェ
ホットキャリア注入制御回路35で構成されているテスト
回路48と、前記ダミーセル部31とから構成されている。
【００２４】このような構成において、例えばアウトプ
ットイネーブル信号（／ＯＥ）用のピンにＨレベルより
もさらに高い高電圧を供給すると、コントロール回路47
により、データＤ0 〜Ｄ15の入出力のために使用される
１６本のピンのうちＤ0 〜Ｄ7 の８本が本来のＩ／Ｏピ
ンとして使用され、Ｄ8 〜Ｄ15からなる残り８本がテス
ト信号入力用のピンとして使用される。
ットイネーブル信号（／ＯＥ）用のピンにＨレベルより
もさらに高い高電圧を供給すると、コントロール回路47
により、データＤ0 〜Ｄ15の入出力のために使用される
１６本のピンのうちＤ0 〜Ｄ7 の８本が本来のＩ／Ｏピ
ンとして使用され、Ｄ8 〜Ｄ15からなる残り８本がテス
ト信号入力用のピンとして使用される。
【００２５】すなわち、この場合にはＤ8 〜Ｄ15の８本
のピンに通常のＨもしくはＬレベルの信号の組み合わせ
を入力することにより、テスト回路48において、図１を
用いて説明したようなダミーセルの閾値調整を行う動作
モードが選択され、実行される。この場合、動作モード
選択のために高電圧を使用しないので、テスト信号を時
間と共に切り替えることができる。
のピンに通常のＨもしくはＬレベルの信号の組み合わせ
を入力することにより、テスト回路48において、図１を
用いて説明したようなダミーセルの閾値調整を行う動作
モードが選択され、実行される。この場合、動作モード
選択のために高電圧を使用しないので、テスト信号を時
間と共に切り替えることができる。
【００２６】
【発明の効果】以上説明したようにこの発明によれば、
ダミーセルの閾値調整を短時間で行うことができ、かつ
書き替え回数を多くしてもダミーセルの閾値が変動しな
い不揮発性半導体記憶装置を提供することができる。
ダミーセルの閾値調整を短時間で行うことができ、かつ
書き替え回数を多くしてもダミーセルの閾値が変動しな
い不揮発性半導体記憶装置を提供することができる。
【図１】この発明の不揮発性半導体記憶装置の一実施例
の一部の構成を示すブロック。
の一部の構成を示すブロック。
【図２】上記実施例の全体の構成を示すブロック図。
【図３】ＥＥＰＲＯＭのデータ読み出し回路の回路図。
11…メモリセル、22…ダミーセル、31…ダミーセル部、
32…モードセレクト回路、33…消去動作制御部、34…Ｆ
−Ｎトンネル消去制御回路、35…アバランシェホットキ
ャリア注入制御回路、41…メモリセルアレイ、48…テス
ト回路。
32…モードセレクト回路、33…消去動作制御部、34…Ｆ
−Ｎトンネル消去制御回路、35…アバランシェホットキ
ャリア注入制御回路、41…メモリセルアレイ、48…テス
ト回路。
Claims (4)
- 【請求項１】 電荷蓄積部を有し、この電荷蓄積部に蓄
えられた電子の量に応じてデータを記憶する複数個のメ
モリセルが配列されたメモリセルアレイと、 上記メモリセルアレイ内の選択されたメモリセルに記憶
されたデータの検出を行う差動増幅器と、 上記メモリセルと同様の電荷蓄積部を有し、上記差動増
幅器で上記メモリセルの記憶データ検出の際に用いられ
る基準電位を発生するためのダミーセルと、 上記ダミーセルの電荷蓄積部に蓄えられた電子を放出さ
せると共に電子の放出後に電子または正孔をアバランシ
ェホットキャリア注入させることによってダミーセルの
閾値を調整する閾値調整手段とを具備したことを特徴と
する不揮発性半導体記憶装置。項１に記載の不揮発性半
導体記憶装置。 - 【請求項２】 前記閾値調整手段による前記ダミーセル
の電荷蓄積部への電子または正孔の注入が不揮発性半導
体記憶装置に対するデータの消去動作中に行われること
を特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項３】 前記閾値調整手段による前記ダミーセル
の電荷蓄積部への電子または正孔の注入が不揮発性半導
体記憶装置に対するデータの書き込み動作中に行われる
ことを特徴とする請求項１に記載の不揮発性半導体記憶
装置。 - 【請求項４】 データ入出力ピンの全部もしくは一部に
テスト信号を与えることにより前記閾値調整手段の動作
が可能にされることを特徴とする請求項１に記載の不揮
発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273593A JPH06223587A (ja) | 1993-01-28 | 1993-01-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273593A JPH06223587A (ja) | 1993-01-28 | 1993-01-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06223587A true JPH06223587A (ja) | 1994-08-12 |
Family
ID=11813697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273593A Pending JPH06223587A (ja) | 1993-01-28 | 1993-01-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06223587A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016830A1 (en) * | 1995-11-01 | 1997-05-09 | Advanced Micro Devices, Inc. | Temperature compensated reference for overerase correction circuitry in a flash memory |
| US6788602B2 (en) * | 2002-08-09 | 2004-09-07 | Macronix International Co., Ltd. | Memory device and operation thereof |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
-
1993
- 1993-01-28 JP JP1273593A patent/JPH06223587A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997016830A1 (en) * | 1995-11-01 | 1997-05-09 | Advanced Micro Devices, Inc. | Temperature compensated reference for overerase correction circuitry in a flash memory |
| US6788602B2 (en) * | 2002-08-09 | 2004-09-07 | Macronix International Co., Ltd. | Memory device and operation thereof |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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