JPH06224302A - 配線遅延を考慮した配線マスク製造装置 - Google Patents
配線遅延を考慮した配線マスク製造装置Info
- Publication number
- JPH06224302A JPH06224302A JP3270293A JP3270293A JPH06224302A JP H06224302 A JPH06224302 A JP H06224302A JP 3270293 A JP3270293 A JP 3270293A JP 3270293 A JP3270293 A JP 3270293A JP H06224302 A JPH06224302 A JP H06224302A
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- JP
- Japan
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- wiring
- line width
- space
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- line
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- Design And Manufacture Of Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
(57)【要約】
【目的】 各配線部ごとに最適な線幅とスペースをマス
クレイアウト上で実現する。 【構成】 マスクレイアウト手段２では情報入力手段１
から入力された図形に従ってマスクレイアウトを作成
し、最適ライン・スペース計算手段３でマスクレイアウ
トパターンから配線部のデータを検出し、各配線部にお
ける抵抗値と容量値とからＲＣ遅延が最小になる最適ラ
イン・スペースを求める。レイアウト・データ変更手段
４では各配線部のライン・スペースがそれぞれの計算さ
れた最適ライン・スペースになるようにマスクレイアウ
トを変更する。
クレイアウト上で実現する。 【構成】 マスクレイアウト手段２では情報入力手段１
から入力された図形に従ってマスクレイアウトを作成
し、最適ライン・スペース計算手段３でマスクレイアウ
トパターンから配線部のデータを検出し、各配線部にお
ける抵抗値と容量値とからＲＣ遅延が最小になる最適ラ
イン・スペースを求める。レイアウト・データ変更手段
４では各配線部のライン・スペースがそれぞれの計算さ
れた最適ライン・スペースになるようにマスクレイアウ
トを変更する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の写
真製版工程で用いるマスクのパターンを製造する装置に
関し、特に配線層の配線レイアウトパターンを製造する
配線マスク製造装置に関するものである。
真製版工程で用いるマスクのパターンを製造する装置に
関し、特に配線層の配線レイアウトパターンを製造する
配線マスク製造装置に関するものである。
【０００２】
【従来の技術】半導体集積回路装置（以下、ＬＳＩとい
う）の製造プロセスで、配線や拡散層などのパターンの
レイアウトを作成するものとしてレイアウト・エディタ
が用いられている。これはコンピュータ上のソフトウエ
アとして実現されている。レイアウト・エディタでは、
マウスやキーボードなどの外部入力装置から各層の図形
を入力することによってＬＳＩのマスクパターンを作成
する。各層ごとに配線ライン幅とスペースをいくらにす
るかというようなデザインルールという図形の制限があ
る。これは主に製造技術上パターン化できる最小の線幅
などの制約により定められている。作成されたマスクレ
イアウトがこのデザインルールに従っているか否かのチ
ェックもコンピュータにより自動的に行なわれている。
う）の製造プロセスで、配線や拡散層などのパターンの
レイアウトを作成するものとしてレイアウト・エディタ
が用いられている。これはコンピュータ上のソフトウエ
アとして実現されている。レイアウト・エディタでは、
マウスやキーボードなどの外部入力装置から各層の図形
を入力することによってＬＳＩのマスクパターンを作成
する。各層ごとに配線ライン幅とスペースをいくらにす
るかというようなデザインルールという図形の制限があ
る。これは主に製造技術上パターン化できる最小の線幅
などの制約により定められている。作成されたマスクレ
イアウトがこのデザインルールに従っているか否かのチ
ェックもコンピュータにより自動的に行なわれている。
【０００３】配線層のマスクレイアウトが作成されたと
き、その抵抗値Ｒと容量Ｃの積ＲＣによる遅延がＬＳＩ
の動作速度を決める上で重要である。ＲとＣの積はＲＣ
遅延と呼ばれ、配線ピッチが定まるとＲＣが最小になる
配線幅を決定することができる。ＲＣと配線幅の関係
は、例えば雑誌「solid state technology／日本版／Ja
nuary 1９９２」の図１に例示されている。
き、その抵抗値Ｒと容量Ｃの積ＲＣによる遅延がＬＳＩ
の動作速度を決める上で重要である。ＲとＣの積はＲＣ
遅延と呼ばれ、配線ピッチが定まるとＲＣが最小になる
配線幅を決定することができる。ＲＣと配線幅の関係
は、例えば雑誌「solid state technology／日本版／Ja
nuary 1９９２」の図１に例示されている。
【０００４】あるＬＳＩがあるデザインルールで設計さ
れたとすれば、そのＬＳＩの配線の幅とスペースはその
デザインルールに従った均一なものとして設計される。
配線のレイアウトパターンに対してはその配線容量と抵
抗値とからＲＣ遅延を計算することは従来からも行なわ
れている。そのような計算方法として、例えば特開平１
−１３０２８０号公報や特開平２−２３９３７３号公報
などに記載されている。
れたとすれば、そのＬＳＩの配線の幅とスペースはその
デザインルールに従った均一なものとして設計される。
配線のレイアウトパターンに対してはその配線容量と抵
抗値とからＲＣ遅延を計算することは従来からも行なわ
れている。そのような計算方法として、例えば特開平１
−１３０２８０号公報や特開平２−２３９３７３号公報
などに記載されている。
【０００５】ＬＳＩ全体の性能目標が与えられたら多層
メタル配線の設計ルールは次のような観点から定められ
る。（ａ）配線メタルのピッチはセルサイズや集積密度
に合うように選ばれる。（ｂ）配線メタルの線幅及び長
さ、配線層間の絶縁膜の厚さは遅延配線モデルに基づい
た計算結果を参考にＬＳＩの性能を保証するように決定
する。（ｃ）どんなプロセスを選択するかは製造のし易
さを主眼点において決める。（ｄ）配線の寸法や層間絶
縁膜の厚さ、ビヤホールの寸法などは用いる材料やプロ
セスの整合性や信頼性などから決める。
メタル配線の設計ルールは次のような観点から定められ
る。（ａ）配線メタルのピッチはセルサイズや集積密度
に合うように選ばれる。（ｂ）配線メタルの線幅及び長
さ、配線層間の絶縁膜の厚さは遅延配線モデルに基づい
た計算結果を参考にＬＳＩの性能を保証するように決定
する。（ｃ）どんなプロセスを選択するかは製造のし易
さを主眼点において決める。（ｄ）配線の寸法や層間絶
縁膜の厚さ、ビヤホールの寸法などは用いる材料やプロ
セスの整合性や信頼性などから決める。
【０００６】
【発明が解決しようとする課題】配線の線幅やスペース
幅を決定する際に、ＲＣ遅延が考慮され、容量はフリン
ジ容量及び近接する配線とのカップリング容量も考慮
し、単一線路としては最悪の状況下で計算される。しか
し、実際の回路においては配線部によって条件が異なる
ので、ＬＳＩ全体として一定に定められた線幅やスペー
スは、一部では最適になることもあるが、他の部分では
最適にはならない。そこで、本発明は実祭の回路におい
て各配線部ごとに最適な線幅とスペースをマスクレイア
ウト上で実現することにより、同じチップサイズでも配
線遅延の小さい回路を実現することを目的とするもので
ある。
幅を決定する際に、ＲＣ遅延が考慮され、容量はフリン
ジ容量及び近接する配線とのカップリング容量も考慮
し、単一線路としては最悪の状況下で計算される。しか
し、実際の回路においては配線部によって条件が異なる
ので、ＬＳＩ全体として一定に定められた線幅やスペー
スは、一部では最適になることもあるが、他の部分では
最適にはならない。そこで、本発明は実祭の回路におい
て各配線部ごとに最適な線幅とスペースをマスクレイア
ウト上で実現することにより、同じチップサイズでも配
線遅延の小さい回路を実現することを目的とするもので
ある。
【０００７】
【課題を解決するための手段】本発明の配線マスク製造
装置は、図１に示されるように、情報入力手段１から入
力された図形に従ってマスクレイアウトを作成するマス
クレイアウト手段２と、作成されたマスクレイアウトパ
ターンから配線部のデータを検出し、各配線部における
抵抗値と容量値とからＲＣ遅延が最小になる最適ライン
・スペースを求める最適ライン・スペース計算手段３
と、各配線部のライン・スペースがそれぞれの計算され
た最適ライン・スペースになるようにマスクレイアウト
を変更するレイアウト・データ変更手段４とを備えてい
る。５は変更されたマスクレイアウトを出力する情報出
力手段、６はデータベースなどを記憶しているデータ記
憶手段である。
装置は、図１に示されるように、情報入力手段１から入
力された図形に従ってマスクレイアウトを作成するマス
クレイアウト手段２と、作成されたマスクレイアウトパ
ターンから配線部のデータを検出し、各配線部における
抵抗値と容量値とからＲＣ遅延が最小になる最適ライン
・スペースを求める最適ライン・スペース計算手段３
と、各配線部のライン・スペースがそれぞれの計算され
た最適ライン・スペースになるようにマスクレイアウト
を変更するレイアウト・データ変更手段４とを備えてい
る。５は変更されたマスクレイアウトを出力する情報出
力手段、６はデータベースなどを記憶しているデータ記
憶手段である。
【０００８】好ましい態様では、最適ライン・スペース
計算手段３は、与えられた配線ピッチに対し、製造可能
な最小ライン幅Ｌmin、最小スペースに対応する最大ラ
イン幅Ｌmax及びその中間のライン幅の３点で抵抗値と
容量値の積ＲＣを計算し、最小ライン幅又は最大ライン
幅のときにＲＣが最小であればその最小ライン幅又は最
大ライン幅を採用し、中間のライン幅のＲＣが最小であ
れば、最小ライン幅Ｌminと最大ライン幅Ｌmaxの間の複
数のライン幅についてＲＣを計算し、ＲＣが最小値とな
るライン幅を採用するようにライン幅を決定する。さら
に好ましい態様では、配線層の段差形状とその容量のシ
ミュレーション結果をデータベースとして備えており、
最適ライン・スペース計算手段３はそのデータベースか
ら対応する段差形状を検索してその容量値を読み出し、
ＲＣを計算する。
計算手段３は、与えられた配線ピッチに対し、製造可能
な最小ライン幅Ｌmin、最小スペースに対応する最大ラ
イン幅Ｌmax及びその中間のライン幅の３点で抵抗値と
容量値の積ＲＣを計算し、最小ライン幅又は最大ライン
幅のときにＲＣが最小であればその最小ライン幅又は最
大ライン幅を採用し、中間のライン幅のＲＣが最小であ
れば、最小ライン幅Ｌminと最大ライン幅Ｌmaxの間の複
数のライン幅についてＲＣを計算し、ＲＣが最小値とな
るライン幅を採用するようにライン幅を決定する。さら
に好ましい態様では、配線層の段差形状とその容量のシ
ミュレーション結果をデータベースとして備えており、
最適ライン・スペース計算手段３はそのデータベースか
ら対応する段差形状を検索してその容量値を読み出し、
ＲＣを計算する。
【０００９】
【作用】本発明の動作を図１と図２を参照して説明す
る。マスクレイアウト手段２は通常のレイアウト作業で
用いられているレイアウト・エディタや、レイアウトパ
ターンを自動的に発生する装置などを含んだものであ
る。レイアウトパターンが作成されると、最適ライン・
スペース計算手段３では、まずそのレイアウトパターン
から配線部のデータが検索されて配線パターンが二次元
パターンとして得られる。その検索された配線部のデー
タを元にして複数に分割された各配線部ごとに抵抗値Ｒ
と容量値Ｃが計算され、ＲＣ遅延が計算される。このと
き、配線の抵抗率や層間絶縁膜の比誘電率、層間絶縁膜
の膜厚などのプロセスパラメータはデータ記憶手段６に
データベースとして記憶されており、データ記憶手段６
から読み出して計算に用いられる。与えられたピッチに
対してＲＣ遅延が最小になるような最適ライン幅とスペ
ースが求められる。レイアウトデータ変更手段４は計算
されたＲＣ遅延最小のライン・スペースになるように、
レイアウトデータを変更し、情報出力手段５から出力す
る。
る。マスクレイアウト手段２は通常のレイアウト作業で
用いられているレイアウト・エディタや、レイアウトパ
ターンを自動的に発生する装置などを含んだものであ
る。レイアウトパターンが作成されると、最適ライン・
スペース計算手段３では、まずそのレイアウトパターン
から配線部のデータが検索されて配線パターンが二次元
パターンとして得られる。その検索された配線部のデー
タを元にして複数に分割された各配線部ごとに抵抗値Ｒ
と容量値Ｃが計算され、ＲＣ遅延が計算される。このと
き、配線の抵抗率や層間絶縁膜の比誘電率、層間絶縁膜
の膜厚などのプロセスパラメータはデータ記憶手段６に
データベースとして記憶されており、データ記憶手段６
から読み出して計算に用いられる。与えられたピッチに
対してＲＣ遅延が最小になるような最適ライン幅とスペ
ースが求められる。レイアウトデータ変更手段４は計算
されたＲＣ遅延最小のライン・スペースになるように、
レイアウトデータを変更し、情報出力手段５から出力す
る。
【００１０】
【実施例】一例として図３に示されるように、１層目メ
タル配線１４と３層目メタル配線１８が紙面の面内方向
に延びるように互いに平行に形成されている。２層目の
メタル配線１５，１６，１７がメタル配線１４と１８の
間に挾まれ、メタル配線１４との間にはシリコン酸化膜
の層間絶縁膜１９を介し、メタル配線１８との間にはシ
リコン酸化膜の層間絶縁膜２０を介してメタル配線１
４，１８に直交する方向に形成されているものとする。
２層目メタル配線１６に着目すると、その配線１６の抵
抗Ｒは配線層の厚さ、幅及び抵抗率から計算により導き
出される。容量Ｃは２層目の配線どおしの容量（配線１
６と配線１５の間及び配線１６と配線１７の間）と、層
間絶縁膜１９を介して１層目の配線１４との間に存在す
る容量と、層間絶縁膜２０を介して３層目の配線１８と
の間に存在する容量との和となる。配線と配線との間の
容量を計算するには、フリンジ容量を考慮することも重
要であるので、例えばデバイスシミュレータを利用して
容量を求めることができる。
タル配線１４と３層目メタル配線１８が紙面の面内方向
に延びるように互いに平行に形成されている。２層目の
メタル配線１５，１６，１７がメタル配線１４と１８の
間に挾まれ、メタル配線１４との間にはシリコン酸化膜
の層間絶縁膜１９を介し、メタル配線１８との間にはシ
リコン酸化膜の層間絶縁膜２０を介してメタル配線１
４，１８に直交する方向に形成されているものとする。
２層目メタル配線１６に着目すると、その配線１６の抵
抗Ｒは配線層の厚さ、幅及び抵抗率から計算により導き
出される。容量Ｃは２層目の配線どおしの容量（配線１
６と配線１５の間及び配線１６と配線１７の間）と、層
間絶縁膜１９を介して１層目の配線１４との間に存在す
る容量と、層間絶縁膜２０を介して３層目の配線１８と
の間に存在する容量との和となる。配線と配線との間の
容量を計算するには、フリンジ容量を考慮することも重
要であるので、例えばデバイスシミュレータを利用して
容量を求めることができる。
【００１１】最適なライン・スペースを導き出す方法に
ついて説明する。最適なライン・スペースは、図３のよ
うにピッチＰが与えられたとき、ライン幅Ｌとスペース
Ｓを最適化してＲＣ遅延を最小にすることであり、それ
により一層高速動作可能な配線を得るものである。製造
技術上パターン化できる最小のライン幅Ｌminと最小の
スペースＳminが存在する。これらは製造技術の向上や
最新製造装置の導入により微細化される傾向にある。も
し、ピッチＰがＬminとＳminとからなるピッチに設定さ
れたときは、ライン・スペースを変更することはできな
い。
ついて説明する。最適なライン・スペースは、図３のよ
うにピッチＰが与えられたとき、ライン幅Ｌとスペース
Ｓを最適化してＲＣ遅延を最小にすることであり、それ
により一層高速動作可能な配線を得るものである。製造
技術上パターン化できる最小のライン幅Ｌminと最小の
スペースＳminが存在する。これらは製造技術の向上や
最新製造装置の導入により微細化される傾向にある。も
し、ピッチＰがＬminとＳminとからなるピッチに設定さ
れたときは、ライン・スペースを変更することはできな
い。
【００１２】もし、そうでない場合、即ちＬとＳがとも
に最小値である場合を除いて、まずマスクレイアウトか
ら図３のような配線部のデータを導き出す。マスクレイ
アウトのデータからはライン幅ＬとスペースＳが得られ
る。製造方式によって配線の膜厚や配線層間の層間絶縁
膜の膜厚が定められているので、それらのデータにより
容易に配線の断面図を導き出すことができる。
に最小値である場合を除いて、まずマスクレイアウトか
ら図３のような配線部のデータを導き出す。マスクレイ
アウトのデータからはライン幅ＬとスペースＳが得られ
る。製造方式によって配線の膜厚や配線層間の層間絶縁
膜の膜厚が定められているので、それらのデータにより
容易に配線の断面図を導き出すことができる。
【００１３】次に、ある配線、例えば図３の配線１６に
着目し、その配線抵抗Ｒとその配線に連なる配線容量Ｃ
を計算する。最小のＲＣを導出するには、Ｌminのとき
とＳmin（このときはＬはＬmaxとなる）のＲＣを計算
し、さらにその中央値（Ｌmin＋Ｌmax）／２のときのＲ
Ｃを計算する。この３点のＲＣを比較し、Ｌmin又はＬm
axのときのＲＣが最小になればそのときのＬmin又はＬm
axをライン幅として採用する。もし（Ｌmin＋Ｌmax）／
２のときのＲＣが最小になれば、ＬminとＬmaxの間にＲ
Ｃの極小値をもつことになるので、ＬminとＬmaxの間の
複数のライン幅についてＲＣを計算し、最小のＲＣを与
えるＬをライン幅として採用する。
着目し、その配線抵抗Ｒとその配線に連なる配線容量Ｃ
を計算する。最小のＲＣを導出するには、Ｌminのとき
とＳmin（このときはＬはＬmaxとなる）のＲＣを計算
し、さらにその中央値（Ｌmin＋Ｌmax）／２のときのＲ
Ｃを計算する。この３点のＲＣを比較し、Ｌmin又はＬm
axのときのＲＣが最小になればそのときのＬmin又はＬm
axをライン幅として採用する。もし（Ｌmin＋Ｌmax）／
２のときのＲＣが最小になれば、ＬminとＬmaxの間にＲ
Ｃの極小値をもつことになるので、ＬminとＬmaxの間の
複数のライン幅についてＲＣを計算し、最小のＲＣを与
えるＬをライン幅として採用する。
【００１４】最適なライン・スペースを導き出す他の方
法は、配線の膜厚や層間絶縁膜の膜厚などの条件に応じ
て最適なライン幅をデータとしてもつデータベースを作
成しておき、そのデータベースから最適なライン・スペ
ースを読み出す方法である。ある配線部で最適なライン
幅とスペースが決まると、その配線部ではレイアウトデ
ータをその最適な値に自動的に変換する。他の配線部に
ついても同様に最適なライン幅とスペースを決定し、レ
イアウトデータをその最適値に変換していく。
法は、配線の膜厚や層間絶縁膜の膜厚などの条件に応じ
て最適なライン幅をデータとしてもつデータベースを作
成しておき、そのデータベースから最適なライン・スペ
ースを読み出す方法である。ある配線部で最適なライン
幅とスペースが決まると、その配線部ではレイアウトデ
ータをその最適な値に自動的に変換する。他の配線部に
ついても同様に最適なライン幅とスペースを決定し、レ
イアウトデータをその最適値に変換していく。
【００１５】図３のモデルは配線層が平坦なものである
が、実際の層間絶縁膜は平坦ではないために配線層に段
差ができる。この段差を考慮する場合は、配線層の段差
形状とその容量のシミュレーション結果をデータベース
として保持しておき、そのデータベースから対応する段
差形状を検索してその容量値を読み出し、ＲＣを計算す
るようにすればよい。
が、実際の層間絶縁膜は平坦ではないために配線層に段
差ができる。この段差を考慮する場合は、配線層の段差
形状とその容量のシミュレーション結果をデータベース
として保持しておき、そのデータベースから対応する段
差形状を検索してその容量値を読み出し、ＲＣを計算す
るようにすればよい。
【００１６】
【発明の効果】本発明ではＬＳＩの各配線部で配線のＲ
Ｃ遅延が最小になるようにレイアウトデータのライン・
スペースを変更するようにしたので、配線部ごとにライ
ン幅とスペースが最適化され、同じセルサイズのＬＳＩ
であれば一層高速な回路を実現することができる。
Ｃ遅延が最小になるようにレイアウトデータのライン・
スペースを変更するようにしたので、配線部ごとにライ
ン幅とスペースが最適化され、同じセルサイズのＬＳＩ
であれば一層高速な回路を実現することができる。
【図１】本発明を示すブロック図である。
【図２】動作の一例を示すフローチャート図である。
【図３】配線の一例を示す断面図である。
２ マスクレイアウト手段 ３ 最適ライン・スペース計算手段 ４ レイアウトデータ変更手段 ６ データ記憶手段
Claims (3)
- 【請求項１】 情報入力手段から入力された図形に従っ
てマスクレイアウトを作成するマスクレイアウト手段
と、作成されたマスクレイアウトパターンから配線部の
データを検出し、各配線部における抵抗値と容量値とか
らＲＣ遅延が最小になる最適ライン・スペースを求める
最適ライン・スペース計算手段と、 各配線部のライン・スペースがそれぞれの計算された最
適ライン・スペースになるように、前記マスクレイアウ
トを変更するレイアウト・データ変更手段とを備えた配
線マスク製造装置。 - 【請求項２】 前記ライン・スペース計算手段は、与え
られた配線ピッチに対し、製造可能な最小ライン幅Ｌmi
n、最小スペースに対応する最大ライン幅Ｌmax及びその
中間のライン幅の３点で抵抗値と容量値の積ＲＣを計算
し、 最小ライン幅又は最大ライン幅のときにＲＣが最小であ
ればその最小ライン幅又は最大ライン幅を採用し、中間
のライン幅のＲＣが最小であれば、最小ライン幅Ｌmin
と最大ライン幅Ｌmaxの間の複数のライン幅についてＲ
Ｃを計算し、ＲＣが最小値となるライン幅を採用する請
求項１に記載の配線マスク製造装置。 - 【請求項３】 配線層の段差形状とその容量のシミュレ
ーション結果をデータベースとして有し、前記ライン・
スペース計算手段は前記データベースから対応する段差
形状を検索してその容量値を読み出し、ＲＣを計算する
請求項１又は２に記載の配線マスク製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270293A JPH06224302A (ja) | 1993-01-27 | 1993-01-27 | 配線遅延を考慮した配線マスク製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270293A JPH06224302A (ja) | 1993-01-27 | 1993-01-27 | 配線遅延を考慮した配線マスク製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224302A true JPH06224302A (ja) | 1994-08-12 |
Family
ID=12366188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270293A Pending JPH06224302A (ja) | 1993-01-27 | 1993-01-27 | 配線遅延を考慮した配線マスク製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224302A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205149A (ja) * | 1996-01-25 | 1997-08-05 | Nec Corp | 半導体集積回路のレイアウト方法 |
| US7129543B1 (en) * | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
| WO2006127408A3 (en) * | 2005-05-20 | 2007-03-15 | Cadence Design Systems Inc | Method and system for increased accuracy for extraction of electrical parameters |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
-
1993
- 1993-01-27 JP JP3270293A patent/JPH06224302A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09205149A (ja) * | 1996-01-25 | 1997-08-05 | Nec Corp | 半導体集積回路のレイアウト方法 |
| US6118937A (en) * | 1996-01-25 | 2000-09-12 | Nec Corporation | Method of laying out a semiconductor integrated circuit |
| US7129543B1 (en) * | 1998-03-27 | 2006-10-31 | Renesas Technology Corp. | Method of designing semiconductor device, semiconductor device and recording medium |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| WO2006127408A3 (en) * | 2005-05-20 | 2007-03-15 | Cadence Design Systems Inc | Method and system for increased accuracy for extraction of electrical parameters |
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