JPH06224384A - Semiconductor memory - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、情報の書き込み及び
消去を電気的に行なうことができる半導体記憶装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device capable of electrically writing and erasing information.
【０００２】[0002]
【従来の技術】情報の書き込み及び消去を電気的に行な
うことができる半導体記憶装置では、メモリセルは、図
５に断面図をもって示すようなＭＯＳ型の電界効果トラ
ンジ（以下、ＭＯＳＦＥＴともいう。）で、構成される
ことが多い（例えば文献：フィジックス オブ セミコ
ンダクタ デバイセズ（Physics of Semiconductor Dev
ices），１９８１，ｐ５０１）。すなわち、半導体基板
１１にソース領域１３及びドレイン領域１５を具え、さ
らにこの半導体基板１１の、ソース領域からドレイン領
域にわたる部分上に、基板１１側からトンネル絶縁膜１
７、フローティングゲート１９、ゲート絶縁膜２１及び
コントロールゲート２３を順に具えたＭＯＳＦＥＴであ
る。2. Description of the Related Art In a semiconductor memory device capable of electrically writing and erasing information, a memory cell has a MOS type field effect transistor (hereinafter also referred to as MOSFET) as shown in a sectional view of FIG. It is often configured by (for example, literature: Physics of Semiconductor Devices (Physics of Semiconductor Dev
ices), 1981, p501). That is, the semiconductor substrate 11 is provided with the source region 13 and the drain region 15, and the tunnel insulating film 1 is provided on the portion of the semiconductor substrate 11 extending from the source region to the drain region from the substrate 11 side.
7, a floating gate 19, a gate insulating film 21, and a control gate 23 in this order.
【０００３】このメモリセルでは、フローティングゲー
ト１９に蓄積された電荷（主として電子）の量に応じ、
コントロールゲート２３から見たＭＯＳＦＥＴのしきい
値電圧Ｖthが変化する。そこで、通常、フローティング
ゲート１９に電子が蓄積されしきい値電圧Ｖthが５Ｖ程
度正側にシフトしている状態と、フロティグゲート１９
に電子が蓄積されておらずしきい値電圧Ｖthがコントロ
ールゲート２３を構成する材料の仕事関数と半導体基板
１１の仕事関数との差で決まる値に近い状態とを利用し
て、「０」又は「１」の情報の状態が形成される。In this memory cell, according to the amount of charges (mainly electrons) accumulated in the floating gate 19,
The threshold voltage V th of the MOSFET viewed from the control gate 23 changes. Therefore, normally, electrons are accumulated in the floating gate 19 and the threshold voltage V th is shifted to the positive side by about 5 V.
"0" is obtained by utilizing the state where no electrons are stored in the threshold voltage V th and the threshold voltage V th is close to the value determined by the difference between the work function of the material forming the control gate 23 and the work function of the semiconductor substrate 11. Alternatively, the information state of "1" is formed.
【０００４】ここで、このメモリセルのフローティング
ゲート１９に電子を蓄積（情報書き込み）するには、通
常、ＭＯＳＦＥＴをオン状態としてこのＭＯＳＦＥＴの
チャネルにホットキャリアを発生させこれをフローティ
ングゲート１９に導く方法がとられる。一方、フローテ
ィングゲート１９から電子を引き抜く（情報を消去す
る）には、フローティグゲート１９からソース領域１３
またはドレイン領域１５にＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ電流（以下、ＦＮ電流という。）を流す方法がとら
れる。Here, in order to accumulate electrons (write information) in the floating gate 19 of this memory cell, usually, a method is used in which the MOSFET is turned on to generate hot carriers in the channel of the MOSFET and guide them to the floating gate 19. Is taken. On the other hand, in order to extract electrons from the floating gate 19 (erasing information), the floating gate 19 needs to have the source region 13
Alternatively, the Fowler-Nordhe is formed on the drain region 15.
A method of passing an im current (hereinafter referred to as FN current) is adopted.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体記憶装置では、情報書き込み時はホットエ
レクトロン注入を行ないまた、情報消去時はＦＮ電流を
生じさせるというように、書き込み及び消去いずれの場
合もトンネル絶縁膜１７に電流を流す必要がある。この
ため、トンネル絶縁膜１７の劣化、或いは、上記電流の
加算量がトンネル絶縁膜の絶縁破壊電荷を越えると、メ
モリセルの破壊を招くので、この種の半導体記憶装置で
は、情報の書き込み、消去回数を向上させるにもおのず
と限界があった。However, in the above-described conventional semiconductor memory device, hot electron injection is performed at the time of writing information, and FN current is generated at the time of erasing information. It is necessary to pass a current through the tunnel insulating film 17. Therefore, when the tunnel insulating film 17 is deteriorated or the amount of addition of the above current exceeds the dielectric breakdown charge of the tunnel insulating film, the memory cell is destroyed. Therefore, in this type of semiconductor memory device, writing and erasing of information are performed. There was naturally a limit to improving the number of times.
【０００６】また、上記各電流は原理的にトンネル絶縁
膜１７の局所的な領域を流れるのでこの点も半導体記憶
装置の信頼性上問題となる。Further, since each of the currents flows in a local region of the tunnel insulating film 17 in principle, this also poses a problem in reliability of the semiconductor memory device.
【０００７】さらに、トンネル絶縁膜を流れる上記各電
流は電子の注入のみで生ずるのではなく正孔の注入をも
利用したものであるため、正孔による界面準位が発生し
これによりＭＯＳＦＥＴの駆動力の低下を招く。さら
に、この正孔の注入に起因してしきい値電圧Ｖthが負方
向へシフトする（即ち過剰消去）などの問題があった。Further, since each of the currents flowing through the tunnel insulating film utilizes not only the injection of electrons but also the injection of holes, an interface state is generated by holes, which drives the MOSFET. It causes a decrease in power. Further, there is a problem that the threshold voltage V th shifts in the negative direction (that is, excessive erasing) due to the injection of the holes.
【０００８】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、トンネル絶縁膜に
電流を流して情報の書き込み、消去を行なうことによる
種々の問題を除去できる構造の半導体記憶装置を提供す
ることにある。The present invention has been made in view of the above circumstances, and therefore an object of the present invention is to provide a structure capable of eliminating various problems caused by writing and erasing information by passing a current through a tunnel insulating film. It is to provide a semiconductor memory device.
【０００９】[0009]
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、情報の書き込み及び消去を電気
的に行なう半導体記憶装置において、各メモリセルを、
強誘電体膜をゲート絶縁膜とする電界効果トランジスタ
から成る記憶部と、該記憶部に直列接続されたスイッチ
ング素子部とでそれぞれ構成したことを特徴とする。In order to achieve this object, according to the present invention, in a semiconductor memory device for electrically writing and erasing information, each memory cell is
It is characterized in that it is configured by a storage section composed of a field effect transistor using a ferroelectric film as a gate insulating film and a switching element section connected in series to the storage section.
【００１０】ここで、この発明の実施に当たり、スイッ
チング素子部はこの目的からしてスイッチング動作ので
きるものであれば種々のもので良い。しかし、常誘電体
膜をゲート絶縁膜とする電界効果トランジスタによりス
イッチング素子部を構成するのが特に好適である。こう
することで、製造上、特性上の観点からみて、記憶部用
の電界効果トランジスタとの整合性が確保し易いからで
ある。なお、この発明でいう常誘電体とは、強誘電体膜
以外の絶縁膜、例えばシリコン酸化膜、シリコン窒化
膜、シリコン酸化窒化膜、Ｔａ2 Ｏ5 などの各種絶縁膜
のことである。また、記憶部用の電界効果トランジスタ
のゲート絶縁膜を構成する強誘電体膜は任意好適な種々
の強誘電体材料で構成できる。具体例として、例えば、
ヘロブスカイト系の例えばＰｂ（Ｚｒ−Ｔｉ）Ｏ3 いわ
ゆるＰＺＴ、ＢａＴｉＯ3 などを挙げることができる。Here, in carrying out the present invention, the switching element portion may be of various types as long as it can perform a switching operation for this purpose. However, it is particularly preferable to form the switching element part by a field effect transistor having a paraelectric film as a gate insulating film. This is because it is easy to ensure the matching with the field effect transistor for the storage section in terms of manufacturing and characteristics. The paraelectric material as referred to in the present invention means an insulating film other than the ferroelectric film, for example, various insulating films such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and Ta 2 O 5 . Further, the ferroelectric film forming the gate insulating film of the field effect transistor for the memory section can be formed of various suitable and suitable ferroelectric materials. As a specific example, for example,
For example, Pb (Zr—Ti) O 3 so-called PZT, BaTiO 3 and the like of the herbskite type can be mentioned.
【００１１】さらに、この発明の実施に当たり、スイッ
チング素子部と記憶部とを直列接続するための構造を次
のいずれかの構造とするのが良い。Further, in implementing the present invention, it is preferable that the structure for connecting the switching element section and the storage section in series is one of the following structures.
【００１２】（ａ）前述のスイッチング素子部を、常誘
電体膜をゲート絶縁膜とする電界効果トランジスタで構
成し、該スイッチング素子部用の電界効果トランジス及
び前述の記憶部用の電界効果トランジスタのうちの一方
のもののソース領域と他方のもののドレイン領域とを接
続する構造。(A) The switching element section is composed of a field effect transistor having a paraelectric film as a gate insulating film, and the field effect transistor for the switching element section and the field effect transistor for the memory section are A structure that connects the source region of one of them and the drain region of the other.
【００１３】（ｂ）前述のスイッチング素子部を、常誘
電体膜をゲート絶縁膜とする電界効果トランジスタで構
成し、該スイッチング素子部用の電界効果トランジス及
び前述の記憶部用の電界効果トランジスタの各ゲート電
極を電気的に接続し、かつ、これら電界効果トランジス
タのチャネルを直接電気的に接続する構造。(B) The switching element section is composed of a field effect transistor having a paraelectric film as a gate insulating film, and the field effect transistor for the switching element section and the field effect transistor for the storage section are the same. A structure in which each gate electrode is electrically connected and channels of these field effect transistors are directly electrically connected.
【００１４】上記（ａ）の構造の場合、各電界効果トラ
ンジスタが個別に配置された構造になる。上記（ｂ）の
構造の場合、一方の電界効果トランジスタのソース領域
と他方の電界効果トランジスタのドレイン領域とを除去
でき、あたかも一体型の素子が構成できるので、（ａ）
の構造に比べ、メモリセルの小型化が図れひいては半導
体記憶装置の高集積化が図れる。In the case of the structure (a), the field effect transistors are individually arranged. In the case of the structure of (b) above, the source region of one field effect transistor and the drain region of the other field effect transistor can be removed, and it is possible to form an integrated device.
The size of the memory cell can be reduced and the semiconductor memory device can be highly integrated as compared with the structure of FIG.
【００１５】さらに、この発明の実施に当たり、前述の
記憶部用の電界効果トランジスタのゲート絶縁膜とされ
る強誘電体膜の上側又は下側の双方又は一方に常誘電体
膜をさらに設けても良い。記憶部用の電界効果トランジ
スタの強誘電体膜（ゲート絶縁膜）がもしゲートリーク
電流を生じ易い場合に、このようにさらに常誘電体膜を
設けると、このゲートリーク電流の発生を防止または低
減できるからである。Further, in carrying out the present invention, a paraelectric film may be further provided on either or both of the upper side and the lower side of the ferroelectric film serving as the gate insulating film of the field effect transistor for the storage section. good. If the ferroelectric film (gate insulating film) of the field effect transistor for the memory section is likely to cause a gate leak current, further providing a paraelectric film in this way prevents or reduces the occurrence of this gate leak current. Because you can.
【００１６】なお、この発明において記憶部の電界効果
トランジスタ数及びスイッチング素子部のスイッチング
素子数は基本的にはそれぞれ１つずつで良いが、両部を
複数の素子で構成する場合があっても良い。In the present invention, the number of field effect transistors in the storage section and the number of switching elements in the switching element section may be basically one each, but there is a case where both sections are composed of a plurality of elements. good.
【００１７】[0017]
【作用】この発明の構成によれば、記憶部用の電界効果
トランジスタのゲート電極に印加する電圧を工夫するこ
とにより、このトランジスタのゲート絶縁膜である強誘
電体膜に正の分極及び負の分極を任意に生じさせること
ができる。これら正の分極、負の分極はそのままこのゲ
ート絶縁膜下の半導体基板部分を蓄積状態とするか又は
反転状態とするかの信号として使用できる。そして、こ
れら蓄積状態又は反転状態は、記憶部用電界効果トラン
ジスタのオフ状態又はオン状態を形成する。また、この
記憶部用電界効果トランジスタ及びこれに直列接続され
ているスイッチング素子部の系はワード線及びビット線
により操作できる。そして、この系をワード線及びビッ
ト線で操作した際に、上記記憶部用電界効果トランジス
タのゲート絶縁膜下の半導体基板部分が反転状態であれ
ばスイッチング素子部及び記憶部用電界効果トランジス
タの系は導通状態となり、一方、上記記憶部用電界効果
トランジスタのゲート絶縁膜下の半導体基板部分が蓄積
状態であればスイッチング素子部及び記憶部用電界効果
トランジスタの系は非導通状態となる。これら導通状態
及び非導通状態を利用することにより、メモリセルの
「１」及び「０」の情報を形成できる。このように、こ
の発明では、強誘電体膜の分極を利用して記憶状態を形
成するので、トンネル絶縁膜に電流を流すという方法を
用いていたために従来生じていた問題を防止できる。According to the structure of the present invention, by devising the voltage applied to the gate electrode of the field effect transistor for the memory portion, the ferroelectric film which is the gate insulating film of this transistor is positively polarized and negatively polarized. The polarization can be generated arbitrarily. These positive and negative polarizations can be used as they are as a signal for indicating whether the semiconductor substrate portion under the gate insulating film is in the accumulation state or the inversion state. Then, these accumulation state or inversion state forms the off state or the on state of the field effect transistor for the storage section. Further, the field effect transistor for the storage section and the system of the switching element section connected in series to the field effect transistor can be operated by the word line and the bit line. When this system is operated with word lines and bit lines, if the semiconductor substrate portion under the gate insulating film of the storage section field effect transistor is in an inverted state, the switching element section and storage section field effect transistor system Is in a conducting state, while if the semiconductor substrate portion under the gate insulating film of the storage section field effect transistor is in a storage state, the switching element section and the storage section field effect transistor system are in a non-conducting state. By utilizing these conducting state and non-conducting state, information of "1" and "0" of the memory cell can be formed. As described above, according to the present invention, since the memory state is formed by utilizing the polarization of the ferroelectric film, it is possible to prevent the problem that has conventionally occurred because the method of passing the current through the tunnel insulating film is used.
【００１８】[0018]
【実施例】以下、図面を参照してこの発明の半導体記憶
装置のいくつかの実施例について説明する。しかしなが
ら、説明に用いる各図はこの発明を理解できる程度に、
各構成成分の寸法、形状、および配置関係を概略的に示
してあるにすぎない。また、各図において同様な構成成
分については同一の符号を付して示してある。DESCRIPTION OF THE PREFERRED EMBODIMENTS Several embodiments of the semiconductor memory device of the present invention will be described below with reference to the drawings. However, the drawings used in the description are, to the extent that the present invention can be understood,
The size, shape, and positional relationship of each component are only schematically shown. Further, in each of the drawings, the same components are designated by the same reference numerals.
【００１９】１．第１実施例 図１は第１実施例の半導体記憶装置の１つのメモリセル
部分に着目した断面図である。1. First Embodiment FIG. 1 is a sectional view focusing on one memory cell portion of the semiconductor memory device of the first embodiment.
【００２０】この第１実施例の半導体記憶装置の各メモ
リセルは、半導体基板としての例えばｐ型シリコ基板３
１に設けられた、強誘電体膜３３ａをゲート絶縁膜とす
る電界効果トランジスタから成る記憶部３３と、シリコ
ン酸化膜（ＳｉＯ2 膜）３５ａをゲート絶縁膜とする電
界効果トランジスタから成るスイッチング素子部３５と
を、一方の電界効果トランジスタのソース領域と他方の
電界効果トランジスタのドレイン領域とを接続すること
によって直列接続したもので、構成してある。Each memory cell of the semiconductor memory device of the first embodiment has, for example, a p-type silicon substrate 3 as a semiconductor substrate.
1. A storage unit 33 including a field effect transistor having a ferroelectric film 33a as a gate insulating film and a switching element unit including a field effect transistor having a silicon oxide film (SiO 2 film) 35a as a gate insulating film, which are provided in FIG. 35 are connected in series by connecting the source region of one field effect transistor and the drain region of the other field effect transistor.
【００２１】ここで、図１において、３７が一方の電界
効果トランジスタのソース領域と他方の電界効果トラン
ジスタのドレイン領域とを接続した領域（両電界効果ト
ランジスタにより共用されるｎ型不純物拡散層）であ
る。さらに図１において３３ｇは、記憶部用電界効果ト
ランジスタ３３のゲート電極である。このゲート電極３
３ｇを、説明の都合上、以下、書き込み消去ゲート電極
３３ｇと称する。さらに、図１において、３５ｇはスイ
ッチング素子部用電界効果トランジスタ３５のゲート電
極である。このゲート電極３５ｇを、説明の都合上、以
下、選択ゲート電極３５ｇと称する。さらに、この図１
において、３３ｘは記憶部用電界効果トランジスタのソ
ース領域又はドレイン領域（ｎ型不純物拡散層）であ
り、３５ｘはスイッチ素子部用電界効果トランジスタの
ドレイン領域又はソース領域（ｎ型不純物拡散層）であ
る。Here, in FIG. 1, 37 is a region (an n-type impurity diffusion layer shared by both field effect transistors) connecting the source region of one field effect transistor and the drain region of the other field effect transistor. is there. Further, in FIG. 1, reference numeral 33g is a gate electrode of the field effect transistor 33 for the storage section. This gate electrode 3
For convenience of description, 3 g is hereinafter referred to as a write / erase gate electrode 33 g. Furthermore, in FIG. 1, 35g is a gate electrode of the field effect transistor 35 for switching element parts. This gate electrode 35g is hereinafter referred to as a select gate electrode 35g for convenience of description. Furthermore, this FIG.
33x is a source region or drain region (n-type impurity diffusion layer) of the field effect transistor for the storage section, and 35x is a drain region or source region (n-type impurity diffusion layer) of the field effect transistor for the switch element section. .
【００２２】この第１実施例の半導体記憶装置では、以
下のようにして情報の書き込み及び消去と、情報の読み
出しとを行なうことができる。In the semiconductor memory device of the first embodiment, writing and erasing of information and reading of information can be performed as follows.
【００２３】まず、情報の書き込み又は消去は記憶部３
３のゲート絶縁膜とした強誘電体膜３３ａの性質を利用
して次のように行なえる。強誘電体膜では、これに印加
される電場Ｅとこの強誘電体膜で生じる分極Ｐとの関係
は、周知の通り、図２のようなヒステリシス曲線で示さ
れる。したがって、電場Ｅが０のとき強誘電体膜は＋Ｐ
f 又は−Ｐf のいずれかの分極状態（残留分極状態）を
とる。そこで、強誘電体膜でゲート電極を構成してある
電界効果トランジスタ即ち記憶部３３用の電界効果トラ
ンジスタに上述の分極状態を当てはめて考えると、この
電界効果トランジスタの動作は次のように説明される。
この電界効果トランジスタ３３の等価回路は、図３
（Ａ）又は（Ｂ）に示したように、強誘電体膜３３ａを
キャパシタ用絶縁膜とする容量Ｃf と、この強誘電体膜
３３ａ下のシリコン基板部分に形成される空乏層容量Ｃ
D との直列回路になる。そこで、今、書き込み消去ゲー
ト３３ｇ及び基板３１間に所定電圧を印加して強誘電体
膜３３ａに正の分極Ｐf または負の分極−Ｐf を生じさ
せた後、書き込み消去ゲート３３ｇ及びシリコン基板３
１の電位を共にアース電位にする。この状態において、
強誘電体膜３３ａが正の分極Ｐf を示しているときは、
各容量Ｃf 、ＣD の分極状態は図３（Ａ）のようになる
から、記憶部用電界効果トランジスタ３３のゲート絶縁
膜３３ａ下の基板部分には＋Ｐf の電荷が生じる。ま
た、これに対し、強誘電体膜３３ａが負の分極−Ｐf を
示しているときは、各容量Ｃf 、ＣD の分極状態は図３
（Ｂ）のようになるから、記憶部用電界効果トランジス
タ３３のゲート絶縁膜３３ａ下の基板部分には−Ｐf の
電荷が生じる。そして、記憶部用電界効果トランジスタ
３３のゲート絶縁膜３３ａ下の基板部分に＋Ｐf の電荷
が生じる状態は、該基板部分に正孔の蓄積層ができるこ
とであり、一方、該基板部分に−Ｐf の電荷が生じる状
態は、該基板部分に電子の反転層ができることである。
さらに、このように正孔の蓄積層ができることはこの電
界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）がオフ状態に
なっていることであり、一方、電子の反転層ができるこ
とはこの電界効果トランジスタがオン状態になっている
ことである。そして、記憶部用電界効果トランジスタの
上記のようなオフ状態及びオン状態は、書き込み消去ゲ
ート電極３３ｇにより強誘電体膜３３ａの分極状態を変
更させるまで維持されるので、トランジスタ３３のこれ
らオフ及びオン状態により、記憶部３３に「１」又は
「０」の情報が形成できる。First, writing or erasing information is performed by the storage unit 3.
The property of the ferroelectric film 33a used as the gate insulating film of No. 3 can be utilized as follows. As is well known, the relationship between the electric field E applied to the ferroelectric film and the polarization P generated in the ferroelectric film is shown by a hysteresis curve as shown in FIG. Therefore, when the electric field E is 0, the ferroelectric film is + P
A polarization state of either f or −P f (residual polarization state) is taken. Therefore, when the above polarization state is applied to a field effect transistor having a gate electrode made of a ferroelectric film, that is, a field effect transistor for the storage section 33, the operation of this field effect transistor is described as follows. It
The equivalent circuit of this field effect transistor 33 is shown in FIG.
As shown in (A) or (B), the capacitance C f using the ferroelectric film 33a as a capacitor insulating film and the depletion layer capacitance C formed in the silicon substrate portion under the ferroelectric film 33a.
It becomes a series circuit with D. Therefore, now, a predetermined voltage is applied between the write / erase gate 33g and the substrate 31 to generate a positive polarization P f or a negative polarization −P f in the ferroelectric film 33a, and then, the write / erase gate 33g and the silicon substrate. Three
Both potentials of 1 are set to the ground potential. In this state,
When the ferroelectric film 33a exhibits a positive polarization P f ,
Since the polarization states of the capacitors C f and C D are as shown in FIG. 3A, + P f charges are generated in the substrate portion below the gate insulating film 33a of the storage-field-effect transistor 33. On the other hand, when the ferroelectric film 33a exhibits negative polarization −P f , the polarization states of the capacitors C f and C D are as shown in FIG.
To from becomes as (B), the charge of -P f is generated in the substrate portion under the gate insulating film 33a of the storage unit for the field effect transistor 33. The state in which charges of + P f are generated in the substrate portion under the gate insulating film 33a of the field effect transistor 33 for the storage unit is that a hole accumulation layer is formed in the substrate portion, while -P f is formed in the substrate portion. The state in which the charge of f is generated is that an electron inversion layer is formed in the substrate portion.
Further, the formation of the hole accumulation layer means that the field effect transistor (N-MOSFET) is in the OFF state, while the formation of the electron inversion layer means that the field effect transistor is in the ON state. It has become. Since the OFF state and the ON state of the field effect transistor for the storage unit are maintained until the polarization state of the ferroelectric film 33a is changed by the write / erase gate electrode 33g, the OFF state and the ON state of the transistor 33 are maintained. Information of “1” or “0” can be formed in the storage unit 33 depending on the state.
【００２４】また、記憶部３３に上記のごとく形成され
た情報は、記憶部３３に直列接続されているスイッチン
グ素子部３５用の電界効果トランジスタを選択ゲート３
５ｇによりオンさせることで読み出せる。つまり、スイ
ッチング素子部３５用電界効果トランジスタをオンさせ
たとき、記憶部用電界効果トランジスタ３３がオン状態
であれば、これらトランジスタ３３、３５の系は導通状
態となるのでドレイン電流が生じ、一方、スイッチング
素子部３５用電界効果トランジスタをオンさせたとき、
記憶部用電界効果トランジスタ３３がオフ状態であれ
ば、これらトランジスタ３３、３５の系は非導通状態と
なるのでドレイン電流は生じない。このようなドレイン
電流の発生の有無により、記憶部３３の情報が「１」か
「０」かを読み出せるのである。The information formed in the storage unit 33 as described above is stored in the storage unit 33 in series by selecting the field effect transistor for the switching element unit 35 from the selection gate 3.
It can be read by turning it on with 5g. That is, when the field effect transistor for the switching element portion 35 is turned on, if the field effect transistor 33 for the storage portion is in the on state, the system of these transistors 33, 35 becomes conductive, so that a drain current occurs, while When the field effect transistor for the switching element unit 35 is turned on,
When the storage field effect transistor 33 is off, the drain current does not occur because the system of these transistors 33 and 35 is non-conductive. It is possible to read out whether the information in the storage unit 33 is "1" or "0" depending on whether such a drain current is generated.
【００２５】２．第２実施例、第３実施例 上述の第１実施例では、記憶部３３用の電界効果トラン
ジスタと、スイッチング素子部３５用の電界効果トラン
ジスタとを互いに別々の部分としていた。しかし、両電
界効果トランジスタのいくつかの構成成分を一体化して
も良い。この第２実施例及び第３実施例はそれらの例で
ある。図４はその説明に供する図である。特に、図４
（Ａ）は第２実施例の半導体記憶装置の１メモリセル部
分を示した断面図、図４（Ｂ）は第３実施例の半導体記
憶装置の１メモリセル部分を示した断面図である。2. Second Embodiment and Third Embodiment In the above-described first embodiment, the field effect transistor for the storage unit 33 and the field effect transistor for the switching element unit 35 are separate parts. However, some components of both field effect transistors may be integrated. The second and third embodiments are those examples. FIG. 4 is a diagram used for the description. In particular, FIG.
FIG. 4A is a sectional view showing one memory cell portion of the semiconductor memory device of the second embodiment, and FIG. 4B is a sectional view showing one memory cell portion of the semiconductor memory device of the third embodiment.
【００２６】これら第２及び第３実施例の各半導体記憶
装置では、記憶部用電界効果トラジスタ３３のゲート電
極３３ｇと、スイッチング素子部３５のゲート電極３５
ｇとを電気的に接続して一体のゲート電極３９とする。
さらに、両電界効果トランジスタ３３、３５のチャネル
とされる領域を電気的に接続する構成としている。具体
的には、シリコン基板のチャネル形成予定領域上の一部
に強誘電体膜から成るゲート絶縁膜３３ａを設け、この
チャネル形成予定領域上の残りの領域上に常誘電体膜か
ら成るゲート絶縁膜３５ａを設けた構成としている。特
に、第２実施例では、シリコン基板のチャネル形成予定
領域上のソース領域側若しくはドレイン領域側に強誘電
体膜から成るゲート絶縁膜３３ａを設け、反対領域側に
常誘電体膜から成るゲート絶縁膜３５ａを設けている。
また、第３実施例では、シリコン基板のチャネル形成予
定領域上の中央領域に強誘電体膜から成るゲート絶縁膜
３３ａを設け、その両側に常誘電体膜から成るゲート絶
縁膜３５ａを設けている。In each of the semiconductor memory devices of the second and the third embodiments, the gate electrode 33g of the field effect transistor 33 for the memory section and the gate electrode 35 of the switching element section 35.
It is electrically connected to g to form an integrated gate electrode 39.
Further, the regions of the field effect transistors 33 and 35 which are to be the channels are electrically connected. Specifically, a gate insulating film 33a made of a ferroelectric film is provided on a part of a channel formation planned region of a silicon substrate, and a gate insulation film made of a paraelectric film is formed on the remaining region on the channel formation planned region. The film 35a is provided. Particularly, in the second embodiment, the gate insulating film 33a made of a ferroelectric film is provided on the source region side or the drain region side on the channel formation planned region of the silicon substrate, and the gate insulating film made of the paraelectric film is provided on the opposite region side. A film 35a is provided.
Further, in the third embodiment, the gate insulating film 33a made of a ferroelectric film is provided in the central region on the channel formation planned region of the silicon substrate, and the gate insulating film 35a made of a paraelectric film is provided on both sides thereof. .
【００２７】これら第２実施例及び第３実施例の構造で
は、第１実施例において設けていたソース領域とドレイ
ン領域との接続領域３７を不要とできるので、メモリセ
ルの小型化ひいては半導体記憶装置の高集積化の点で第
１実施例より優れる。また、第３実施例の構造は、サイ
ドウオールを有する電界効果トランジスタの製法に準じ
た方法で形成できると考えられるので、製造上の観点か
ら見ると第２実施例のものより製造し易いと考えられ
る。In the structures of the second and third embodiments, the connection region 37 between the source region and the drain region, which is provided in the first embodiment, can be eliminated, so that the size of the memory cell can be reduced, and the semiconductor memory device can be made. Is superior to the first embodiment in terms of high integration. Further, since the structure of the third embodiment can be formed by a method similar to the manufacturing method of the field effect transistor having sidewalls, it is considered that the structure of the third embodiment is easier to manufacture than the second embodiment from the viewpoint of manufacturing. To be
【００２８】なお、この第２実施例及び第３実施例の半
導体記憶装置を構成する場合、スイッチング素子部用の
電界効果トランジスタ３５が動作する電圧を記憶部用電
界効果トランジスタ３３が動作する電圧より低くなるよ
うにする。こうすると、記憶部３３のゲート絶縁膜とし
ている強誘電体膜３３ａの分極状態に影響を与えること
なくスイッチング素子部３５により記憶部から情報を読
み出せるからである。When the semiconductor memory devices of the second and third embodiments are constructed, the voltage at which the field effect transistor 35 for the switching element section operates is set to be lower than the voltage at which the field effect transistor 33 for the memory section operates. Try to lower it. This is because the switching element unit 35 can read information from the storage unit without affecting the polarization state of the ferroelectric film 33a serving as the gate insulating film of the storage unit 33.
【００２９】３．第４実施例 上述の第１〜第３の各実施例では、記憶部３３のゲート
絶縁膜を強誘電体膜のみで構成していたが、強誘電体膜
３３ａの上側又は下側の双方又は一方に常誘電体膜をさ
らに設けこれら強誘電体膜及び常誘電体膜の積層体によ
って記憶部用の電界効果トランジスタのゲート絶縁膜を
構成しても良い。このようにすると、強誘電体膜がゲー
トリーク電流を生じ易い場合でも常誘電体膜がゲートリ
ーク電流の抑制に寄与するからである。3. Fourth Embodiment In each of the above-described first to third embodiments, the gate insulating film of the storage unit 33 is composed of only the ferroelectric film, but both the upper side and the lower side of the ferroelectric film 33a or A paraelectric film may be further provided on one side, and the gate insulating film of the field effect transistor for the memory section may be constituted by a laminated body of these ferroelectric film and paraelectric film. This is because the paraelectric film contributes to the suppression of the gate leak current even when the ferroelectric film easily causes the gate leak current.
【００３０】なお、上述の各実施例においては、スイッ
チング素子部及び記憶部用の各電界効果トランジスタが
Ｎチャネルのものの例を示したが、これら電界効果トラ
ンジスタをＰチャネルのものとした場合も各実施例と同
様な効果が得られることは明らかである。In each of the above-mentioned embodiments, the field effect transistors for the switching element section and the memory section are N-channel ones. However, the field-effect transistors may be P-channel ones. It is obvious that the same effect as the embodiment can be obtained.
【００３１】[0031]
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体記憶装置によれば、各メモリセルを、強
誘電体膜をゲート絶縁膜とする電界効果トランジスタと
これに直列接続されたスイッチング素子部とで構成して
ある。この記憶部ではゲートに印加する電圧を工夫する
ことにより強誘電体膜（ゲート絶縁膜）に正又は負の任
意の残留分極を生じさせることができる。そして、これ
ら分極によりこの記憶部の電界効果トランジスタをオン
状態（これは情報書き込み又は消去に相当すると考える
ことができる。）またはオフ状態（これは情報消去又は
書き込みに相当すると考えることができる）にできる。
したがって、絶縁膜を通した電流注入により情報書き込
みや消去を行なうことなく、情報書き込みや消去を行な
えるので、絶縁膜を通した電流注入を行なうことによる
諸問題の発生を防止できるから、メモリセルの耐久性、
信頼性が従来より向上すると考えられる。さらに、分極
を利用して情報書き込み及び消去を行なうので、絶縁膜
を通した電流注入により情報書き込みや消去を行なう場
合に比べ、これらの動作速度の向上が期待できる。As is apparent from the above description, according to the semiconductor memory device of the present invention, each memory cell is connected in series with a field effect transistor having a ferroelectric film as a gate insulating film. It is composed of a switching element section. In this storage unit, by devising the voltage applied to the gate, any positive or negative remanent polarization can be generated in the ferroelectric film (gate insulating film). Then, due to these polarizations, the field-effect transistor of this storage portion is turned on (which can be considered to correspond to information writing or erasing) or off (which can be considered to correspond to information erasing or writing). it can.
Therefore, information writing and erasing can be performed without performing information writing and erasing by current injection through the insulating film, so that various problems due to current injection through the insulating film can be prevented. Durability,
It is considered that the reliability will be improved compared to the conventional one. Further, since information writing and erasing are performed by utilizing polarization, it is expected that the operating speed of these is improved as compared with the case where information writing and erasing is performed by current injection through the insulating film.
【００３２】また、スイッチング素子部をオンすると、
スイッチング素子部と記憶部との系は記憶部の電界効果
トランジスタがオンかオフかに応じ導通状態または非導
通状態になるので、これを利用して記憶部の情報を読み
出せるので、記憶部の情報読み出しも従来と同様に可能
であるので、従来の半導体記憶装置との互換性も確保さ
れる。When the switching element section is turned on,
Since the system of the switching element section and the storage section becomes conductive or non-conductive depending on whether the field effect transistor of the storage section is on or off, the information in the storage section can be read by utilizing this. Since information can be read as in the conventional case, compatibility with the conventional semiconductor memory device can be ensured.
【図１】第１実施例の半導体記憶装置の要部を示す断面
図である。FIG. 1 is a sectional view showing a main part of a semiconductor memory device according to a first embodiment.
【図２】この発明の半導体記憶装置の動作説明に供する
図である。FIG. 2 is a diagram for explaining the operation of the semiconductor memory device of the present invention.
【図３】（Ａ）及び（Ｂ）はこの発明の半導体記憶装置
の動作説明に供する図である。3A and 3B are diagrams for explaining the operation of the semiconductor memory device of the present invention.
【図４】第２実施例及び第３実施例の説明に供する図で
あり、特に（Ａ）は第２実施例の半導体記憶装置の要部
を示す断面図、（Ｂ）は第３実施例の半導体記憶装置の
要部を示す断面図である。4A and 4B are diagrams for explaining the second and third embodiments, in particular, FIG. 4A is a cross-sectional view showing a main part of a semiconductor memory device of the second embodiment, and FIG. 4B is a third embodiment. FIG. 3 is a cross-sectional view showing the main parts of the semiconductor memory device of FIG.
【図５】従来の半導体記憶装置の説明に供する図であ
る。FIG. 5 is a diagram provided for explaining a conventional semiconductor memory device.
３１：半導体基板（ｐ型シリコン基板） ３３：記憶部（強誘電体膜をゲート絶縁膜とするＦＥ
Ｔ） ３３ａ：強誘電体膜から成るゲート絶縁膜 ３３ｇ：記憶部用ＦＥＴのゲート電極（書き込み消去ゲ
ート電極） ３３ｘ：ソース領域又はドレイン領域 ３５：スイッチング素子部（常誘電体膜をゲート絶縁膜
とするＦＥＴ） ３５ａ：常誘電体膜から成るゲート絶縁膜 ３５ｇ：スイッチング素子部用ＦＥＴのゲート電極（選
択ゲート電極） ３５ｘ：ソース領域又はドレイン領域 ３７：ソース領域とドレイン領域とを接続した領域 ３９：記憶部、スイッチング素子部に共通なゲート電極31: Semiconductor substrate (p-type silicon substrate) 33: Storage part (FE using ferroelectric film as gate insulating film)
T) 33a: Gate insulating film made of ferroelectric film 33g: Gate electrode (write / erase gate electrode) of storage area FET 33x: Source region or drain region 35: Switching element part (paraelectric film as gate insulating film) FET 35a: Gate insulating film made of paraelectric film 35g: Gate electrode (selection gate electrode) of FET for switching element part 35x: Source region or drain region 37: Region connecting source region and drain region 39: Gate electrode common to memory and switching element
Claims (4)
う半導体記憶装置において、 各メモリセルを、強誘電体膜をゲート絶縁膜とする電界
効果トランジスタから成る記憶部と、該記憶部に直列接
続されたスイッチング素子部とでそれぞれ構成したこと
を特徴とする半導体記憶装置。1. In a semiconductor memory device for electrically writing and erasing information, each memory cell is connected in series to a memory section including a field effect transistor having a ferroelectric film as a gate insulating film, and the memory section. And a switching element section that has been formed.
て、 前記スイッチング素子部を、常誘電体膜をゲート絶縁膜
とする電界効果トランジスタで構成し、 該スイッチング素子部用の電界効果トランジス及び前記
記憶部用の電界効果トランジスタのうちの一方のものの
ソース領域と他方のもののドレイン領域とを接続してあ
ることを特徴とする半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the switching element portion is composed of a field effect transistor having a paraelectric film as a gate insulating film, and the field effect transistor for the switching element portion and the field effect transistor are provided. A semiconductor memory device, characterized in that the source region of one of the field effect transistors for the memory portion is connected to the drain region of the other one.
て、 前記スイッチング素子部を、常誘電体膜をゲート絶縁膜
とする電界効果トランジスタで構成し、 該スイッチング素子部用の電界効果トランジス及び前記
記憶部用の電界効果トランジスタの各ゲート電極を電気
的に接続し、かつ、これら電界効果トランジスタのチャ
ネルを直接電気的に接続してあることを特徴とする半導
体記憶装置。3. The semiconductor memory device according to claim 1, wherein the switching element section is composed of a field effect transistor having a paraelectric film as a gate insulating film, and the field effect transistor for the switching element section and the field effect transistor are provided. A semiconductor memory device characterized in that each gate electrode of a field effect transistor for a memory section is electrically connected, and channels of these field effect transistors are directly electrically connected.
導体記憶装置において、 前記記憶部用の電界効果トランジスタの強誘電体膜の上
側又は下側の双方又は一方に常誘電体膜をさらに設けた
ことを特徴とする半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein a paraelectric film is provided on either or both of an upper side and a lower side of a ferroelectric film of the field effect transistor for the storage section. A semiconductor memory device further comprising:
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|---|---|---|---|
| JP00964893A JP3320474B2 (en) | 1993-01-25 | 1993-01-25 | Semiconductor storage device |
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|---|---|
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-
1993
- 1993-01-25 JP JP00964893A patent/JP3320474B2/en not_active Expired - Fee Related
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