JPH06224384A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06224384A JPH06224384A JP5009648A JP964893A JPH06224384A JP H06224384 A JPH06224384 A JP H06224384A JP 5009648 A JP5009648 A JP 5009648A JP 964893 A JP964893 A JP 964893A JP H06224384 A JPH06224384 A JP H06224384A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 トンネル絶縁膜に電流注入する構造に比べ耐
久性、信頼性の改善が図れる新規な構造の半導体記憶装
置を提供すること。 【構成】 各メモリセルを、強誘電体膜３３ａをゲート
絶縁膜とする電界効果トランジスタから成る記憶部３３
と、該記憶部３３に直列接続され、常誘電体膜（例えば
ＳｉＯ2 膜）３５ａをゲート絶縁膜とする電界効果トラ
ンジスタから成るスイッチング素子部３５とでそれぞれ
構成する。 【効果】 記憶部用電界効果トランジスタ３３はそのゲ
ート絶縁膜である強誘電体膜３３ａの分極状態によりオ
ン状態又はオフ状態が維持される。これらオン状態、オ
フ状態で情報が形成できる。
久性、信頼性の改善が図れる新規な構造の半導体記憶装
置を提供すること。 【構成】 各メモリセルを、強誘電体膜３３ａをゲート
絶縁膜とする電界効果トランジスタから成る記憶部３３
と、該記憶部３３に直列接続され、常誘電体膜（例えば
ＳｉＯ2 膜）３５ａをゲート絶縁膜とする電界効果トラ
ンジスタから成るスイッチング素子部３５とでそれぞれ
構成する。 【効果】 記憶部用電界効果トランジスタ３３はそのゲ
ート絶縁膜である強誘電体膜３３ａの分極状態によりオ
ン状態又はオフ状態が維持される。これらオン状態、オ
フ状態で情報が形成できる。
Description
【０００１】
【産業上の利用分野】この発明は、情報の書き込み及び
消去を電気的に行なうことができる半導体記憶装置に関
するものである。
消去を電気的に行なうことができる半導体記憶装置に関
するものである。
【０００２】
【従来の技術】情報の書き込み及び消去を電気的に行な
うことができる半導体記憶装置では、メモリセルは、図
５に断面図をもって示すようなＭＯＳ型の電界効果トラ
ンジ（以下、ＭＯＳＦＥＴともいう。）で、構成される
ことが多い（例えば文献：フィジックス オブ セミコ
ンダクタ デバイセズ（Physics of Semiconductor Dev
ices），１９８１，ｐ５０１）。すなわち、半導体基板
１１にソース領域１３及びドレイン領域１５を具え、さ
らにこの半導体基板１１の、ソース領域からドレイン領
域にわたる部分上に、基板１１側からトンネル絶縁膜１
７、フローティングゲート１９、ゲート絶縁膜２１及び
コントロールゲート２３を順に具えたＭＯＳＦＥＴであ
る。
うことができる半導体記憶装置では、メモリセルは、図
５に断面図をもって示すようなＭＯＳ型の電界効果トラ
ンジ（以下、ＭＯＳＦＥＴともいう。）で、構成される
ことが多い（例えば文献：フィジックス オブ セミコ
ンダクタ デバイセズ（Physics of Semiconductor Dev
ices），１９８１，ｐ５０１）。すなわち、半導体基板
１１にソース領域１３及びドレイン領域１５を具え、さ
らにこの半導体基板１１の、ソース領域からドレイン領
域にわたる部分上に、基板１１側からトンネル絶縁膜１
７、フローティングゲート１９、ゲート絶縁膜２１及び
コントロールゲート２３を順に具えたＭＯＳＦＥＴであ
る。
【０００３】このメモリセルでは、フローティングゲー
ト１９に蓄積された電荷（主として電子）の量に応じ、
コントロールゲート２３から見たＭＯＳＦＥＴのしきい
値電圧Ｖthが変化する。そこで、通常、フローティング
ゲート１９に電子が蓄積されしきい値電圧Ｖthが５Ｖ程
度正側にシフトしている状態と、フロティグゲート１９
に電子が蓄積されておらずしきい値電圧Ｖthがコントロ
ールゲート２３を構成する材料の仕事関数と半導体基板
１１の仕事関数との差で決まる値に近い状態とを利用し
て、「０」又は「１」の情報の状態が形成される。
ト１９に蓄積された電荷（主として電子）の量に応じ、
コントロールゲート２３から見たＭＯＳＦＥＴのしきい
値電圧Ｖthが変化する。そこで、通常、フローティング
ゲート１９に電子が蓄積されしきい値電圧Ｖthが５Ｖ程
度正側にシフトしている状態と、フロティグゲート１９
に電子が蓄積されておらずしきい値電圧Ｖthがコントロ
ールゲート２３を構成する材料の仕事関数と半導体基板
１１の仕事関数との差で決まる値に近い状態とを利用し
て、「０」又は「１」の情報の状態が形成される。
【０００４】ここで、このメモリセルのフローティング
ゲート１９に電子を蓄積（情報書き込み）するには、通
常、ＭＯＳＦＥＴをオン状態としてこのＭＯＳＦＥＴの
チャネルにホットキャリアを発生させこれをフローティ
ングゲート１９に導く方法がとられる。一方、フローテ
ィングゲート１９から電子を引き抜く（情報を消去す
る）には、フローティグゲート１９からソース領域１３
またはドレイン領域１５にＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ電流（以下、ＦＮ電流という。）を流す方法がとら
れる。
ゲート１９に電子を蓄積（情報書き込み）するには、通
常、ＭＯＳＦＥＴをオン状態としてこのＭＯＳＦＥＴの
チャネルにホットキャリアを発生させこれをフローティ
ングゲート１９に導く方法がとられる。一方、フローテ
ィングゲート１９から電子を引き抜く（情報を消去す
る）には、フローティグゲート１９からソース領域１３
またはドレイン領域１５にＦｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍ電流（以下、ＦＮ電流という。）を流す方法がとら
れる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体記憶装置では、情報書き込み時はホットエ
レクトロン注入を行ないまた、情報消去時はＦＮ電流を
生じさせるというように、書き込み及び消去いずれの場
合もトンネル絶縁膜１７に電流を流す必要がある。この
ため、トンネル絶縁膜１７の劣化、或いは、上記電流の
加算量がトンネル絶縁膜の絶縁破壊電荷を越えると、メ
モリセルの破壊を招くので、この種の半導体記憶装置で
は、情報の書き込み、消去回数を向上させるにもおのず
と限界があった。
従来の半導体記憶装置では、情報書き込み時はホットエ
レクトロン注入を行ないまた、情報消去時はＦＮ電流を
生じさせるというように、書き込み及び消去いずれの場
合もトンネル絶縁膜１７に電流を流す必要がある。この
ため、トンネル絶縁膜１７の劣化、或いは、上記電流の
加算量がトンネル絶縁膜の絶縁破壊電荷を越えると、メ
モリセルの破壊を招くので、この種の半導体記憶装置で
は、情報の書き込み、消去回数を向上させるにもおのず
と限界があった。
【０００６】また、上記各電流は原理的にトンネル絶縁
膜１７の局所的な領域を流れるのでこの点も半導体記憶
装置の信頼性上問題となる。
膜１７の局所的な領域を流れるのでこの点も半導体記憶
装置の信頼性上問題となる。
【０００７】さらに、トンネル絶縁膜を流れる上記各電
流は電子の注入のみで生ずるのではなく正孔の注入をも
利用したものであるため、正孔による界面準位が発生し
これによりＭＯＳＦＥＴの駆動力の低下を招く。さら
に、この正孔の注入に起因してしきい値電圧Ｖthが負方
向へシフトする（即ち過剰消去）などの問題があった。
流は電子の注入のみで生ずるのではなく正孔の注入をも
利用したものであるため、正孔による界面準位が発生し
これによりＭＯＳＦＥＴの駆動力の低下を招く。さら
に、この正孔の注入に起因してしきい値電圧Ｖthが負方
向へシフトする（即ち過剰消去）などの問題があった。
【０００８】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、トンネル絶縁膜に
電流を流して情報の書き込み、消去を行なうことによる
種々の問題を除去できる構造の半導体記憶装置を提供す
ることにある。
のであり、従ってこの発明の目的は、トンネル絶縁膜に
電流を流して情報の書き込み、消去を行なうことによる
種々の問題を除去できる構造の半導体記憶装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、情報の書き込み及び消去を電気
的に行なう半導体記憶装置において、各メモリセルを、
強誘電体膜をゲート絶縁膜とする電界効果トランジスタ
から成る記憶部と、該記憶部に直列接続されたスイッチ
ング素子部とでそれぞれ構成したことを特徴とする。
め、この発明によれば、情報の書き込み及び消去を電気
的に行なう半導体記憶装置において、各メモリセルを、
強誘電体膜をゲート絶縁膜とする電界効果トランジスタ
から成る記憶部と、該記憶部に直列接続されたスイッチ
ング素子部とでそれぞれ構成したことを特徴とする。
【００１０】ここで、この発明の実施に当たり、スイッ
チング素子部はこの目的からしてスイッチング動作ので
きるものであれば種々のもので良い。しかし、常誘電体
膜をゲート絶縁膜とする電界効果トランジスタによりス
イッチング素子部を構成するのが特に好適である。こう
することで、製造上、特性上の観点からみて、記憶部用
の電界効果トランジスタとの整合性が確保し易いからで
ある。なお、この発明でいう常誘電体とは、強誘電体膜
以外の絶縁膜、例えばシリコン酸化膜、シリコン窒化
膜、シリコン酸化窒化膜、Ｔａ2 Ｏ5 などの各種絶縁膜
のことである。また、記憶部用の電界効果トランジスタ
のゲート絶縁膜を構成する強誘電体膜は任意好適な種々
の強誘電体材料で構成できる。具体例として、例えば、
ヘロブスカイト系の例えばＰｂ（Ｚｒ−Ｔｉ）Ｏ3 いわ
ゆるＰＺＴ、ＢａＴｉＯ3 などを挙げることができる。
チング素子部はこの目的からしてスイッチング動作ので
きるものであれば種々のもので良い。しかし、常誘電体
膜をゲート絶縁膜とする電界効果トランジスタによりス
イッチング素子部を構成するのが特に好適である。こう
することで、製造上、特性上の観点からみて、記憶部用
の電界効果トランジスタとの整合性が確保し易いからで
ある。なお、この発明でいう常誘電体とは、強誘電体膜
以外の絶縁膜、例えばシリコン酸化膜、シリコン窒化
膜、シリコン酸化窒化膜、Ｔａ2 Ｏ5 などの各種絶縁膜
のことである。また、記憶部用の電界効果トランジスタ
のゲート絶縁膜を構成する強誘電体膜は任意好適な種々
の強誘電体材料で構成できる。具体例として、例えば、
ヘロブスカイト系の例えばＰｂ（Ｚｒ−Ｔｉ）Ｏ3 いわ
ゆるＰＺＴ、ＢａＴｉＯ3 などを挙げることができる。
【００１１】さらに、この発明の実施に当たり、スイッ
チング素子部と記憶部とを直列接続するための構造を次
のいずれかの構造とするのが良い。
チング素子部と記憶部とを直列接続するための構造を次
のいずれかの構造とするのが良い。
【００１２】（ａ）前述のスイッチング素子部を、常誘
電体膜をゲート絶縁膜とする電界効果トランジスタで構
成し、該スイッチング素子部用の電界効果トランジス及
び前述の記憶部用の電界効果トランジスタのうちの一方
のもののソース領域と他方のもののドレイン領域とを接
続する構造。
電体膜をゲート絶縁膜とする電界効果トランジスタで構
成し、該スイッチング素子部用の電界効果トランジス及
び前述の記憶部用の電界効果トランジスタのうちの一方
のもののソース領域と他方のもののドレイン領域とを接
続する構造。
【００１３】（ｂ）前述のスイッチング素子部を、常誘
電体膜をゲート絶縁膜とする電界効果トランジスタで構
成し、該スイッチング素子部用の電界効果トランジス及
び前述の記憶部用の電界効果トランジスタの各ゲート電
極を電気的に接続し、かつ、これら電界効果トランジス
タのチャネルを直接電気的に接続する構造。
電体膜をゲート絶縁膜とする電界効果トランジスタで構
成し、該スイッチング素子部用の電界効果トランジス及
び前述の記憶部用の電界効果トランジスタの各ゲート電
極を電気的に接続し、かつ、これら電界効果トランジス
タのチャネルを直接電気的に接続する構造。
【００１４】上記（ａ）の構造の場合、各電界効果トラ
ンジスタが個別に配置された構造になる。上記（ｂ）の
構造の場合、一方の電界効果トランジスタのソース領域
と他方の電界効果トランジスタのドレイン領域とを除去
でき、あたかも一体型の素子が構成できるので、（ａ）
の構造に比べ、メモリセルの小型化が図れひいては半導
体記憶装置の高集積化が図れる。
ンジスタが個別に配置された構造になる。上記（ｂ）の
構造の場合、一方の電界効果トランジスタのソース領域
と他方の電界効果トランジスタのドレイン領域とを除去
でき、あたかも一体型の素子が構成できるので、（ａ）
の構造に比べ、メモリセルの小型化が図れひいては半導
体記憶装置の高集積化が図れる。
【００１５】さらに、この発明の実施に当たり、前述の
記憶部用の電界効果トランジスタのゲート絶縁膜とされ
る強誘電体膜の上側又は下側の双方又は一方に常誘電体
膜をさらに設けても良い。記憶部用の電界効果トランジ
スタの強誘電体膜（ゲート絶縁膜）がもしゲートリーク
電流を生じ易い場合に、このようにさらに常誘電体膜を
設けると、このゲートリーク電流の発生を防止または低
減できるからである。
記憶部用の電界効果トランジスタのゲート絶縁膜とされ
る強誘電体膜の上側又は下側の双方又は一方に常誘電体
膜をさらに設けても良い。記憶部用の電界効果トランジ
スタの強誘電体膜（ゲート絶縁膜）がもしゲートリーク
電流を生じ易い場合に、このようにさらに常誘電体膜を
設けると、このゲートリーク電流の発生を防止または低
減できるからである。
【００１６】なお、この発明において記憶部の電界効果
トランジスタ数及びスイッチング素子部のスイッチング
素子数は基本的にはそれぞれ１つずつで良いが、両部を
複数の素子で構成する場合があっても良い。
トランジスタ数及びスイッチング素子部のスイッチング
素子数は基本的にはそれぞれ１つずつで良いが、両部を
複数の素子で構成する場合があっても良い。
【００１７】
【作用】この発明の構成によれば、記憶部用の電界効果
トランジスタのゲート電極に印加する電圧を工夫するこ
とにより、このトランジスタのゲート絶縁膜である強誘
電体膜に正の分極及び負の分極を任意に生じさせること
ができる。これら正の分極、負の分極はそのままこのゲ
ート絶縁膜下の半導体基板部分を蓄積状態とするか又は
反転状態とするかの信号として使用できる。そして、こ
れら蓄積状態又は反転状態は、記憶部用電界効果トラン
ジスタのオフ状態又はオン状態を形成する。また、この
記憶部用電界効果トランジスタ及びこれに直列接続され
ているスイッチング素子部の系はワード線及びビット線
により操作できる。そして、この系をワード線及びビッ
ト線で操作した際に、上記記憶部用電界効果トランジス
タのゲート絶縁膜下の半導体基板部分が反転状態であれ
ばスイッチング素子部及び記憶部用電界効果トランジス
タの系は導通状態となり、一方、上記記憶部用電界効果
トランジスタのゲート絶縁膜下の半導体基板部分が蓄積
状態であればスイッチング素子部及び記憶部用電界効果
トランジスタの系は非導通状態となる。これら導通状態
及び非導通状態を利用することにより、メモリセルの
「１」及び「０」の情報を形成できる。このように、こ
の発明では、強誘電体膜の分極を利用して記憶状態を形
成するので、トンネル絶縁膜に電流を流すという方法を
用いていたために従来生じていた問題を防止できる。
トランジスタのゲート電極に印加する電圧を工夫するこ
とにより、このトランジスタのゲート絶縁膜である強誘
電体膜に正の分極及び負の分極を任意に生じさせること
ができる。これら正の分極、負の分極はそのままこのゲ
ート絶縁膜下の半導体基板部分を蓄積状態とするか又は
反転状態とするかの信号として使用できる。そして、こ
れら蓄積状態又は反転状態は、記憶部用電界効果トラン
ジスタのオフ状態又はオン状態を形成する。また、この
記憶部用電界効果トランジスタ及びこれに直列接続され
ているスイッチング素子部の系はワード線及びビット線
により操作できる。そして、この系をワード線及びビッ
ト線で操作した際に、上記記憶部用電界効果トランジス
タのゲート絶縁膜下の半導体基板部分が反転状態であれ
ばスイッチング素子部及び記憶部用電界効果トランジス
タの系は導通状態となり、一方、上記記憶部用電界効果
トランジスタのゲート絶縁膜下の半導体基板部分が蓄積
状態であればスイッチング素子部及び記憶部用電界効果
トランジスタの系は非導通状態となる。これら導通状態
及び非導通状態を利用することにより、メモリセルの
「１」及び「０」の情報を形成できる。このように、こ
の発明では、強誘電体膜の分極を利用して記憶状態を形
成するので、トンネル絶縁膜に電流を流すという方法を
用いていたために従来生じていた問題を防止できる。
【００１８】
【実施例】以下、図面を参照してこの発明の半導体記憶
装置のいくつかの実施例について説明する。しかしなが
ら、説明に用いる各図はこの発明を理解できる程度に、
各構成成分の寸法、形状、および配置関係を概略的に示
してあるにすぎない。また、各図において同様な構成成
分については同一の符号を付して示してある。
装置のいくつかの実施例について説明する。しかしなが
ら、説明に用いる各図はこの発明を理解できる程度に、
各構成成分の寸法、形状、および配置関係を概略的に示
してあるにすぎない。また、各図において同様な構成成
分については同一の符号を付して示してある。
【００１９】１．第１実施例 図１は第１実施例の半導体記憶装置の１つのメモリセル
部分に着目した断面図である。
部分に着目した断面図である。
【００２０】この第１実施例の半導体記憶装置の各メモ
リセルは、半導体基板としての例えばｐ型シリコ基板３
１に設けられた、強誘電体膜３３ａをゲート絶縁膜とす
る電界効果トランジスタから成る記憶部３３と、シリコ
ン酸化膜（ＳｉＯ2 膜）３５ａをゲート絶縁膜とする電
界効果トランジスタから成るスイッチング素子部３５と
を、一方の電界効果トランジスタのソース領域と他方の
電界効果トランジスタのドレイン領域とを接続すること
によって直列接続したもので、構成してある。
リセルは、半導体基板としての例えばｐ型シリコ基板３
１に設けられた、強誘電体膜３３ａをゲート絶縁膜とす
る電界効果トランジスタから成る記憶部３３と、シリコ
ン酸化膜（ＳｉＯ2 膜）３５ａをゲート絶縁膜とする電
界効果トランジスタから成るスイッチング素子部３５と
を、一方の電界効果トランジスタのソース領域と他方の
電界効果トランジスタのドレイン領域とを接続すること
によって直列接続したもので、構成してある。
【００２１】ここで、図１において、３７が一方の電界
効果トランジスタのソース領域と他方の電界効果トラン
ジスタのドレイン領域とを接続した領域（両電界効果ト
ランジスタにより共用されるｎ型不純物拡散層）であ
る。さらに図１において３３ｇは、記憶部用電界効果ト
ランジスタ３３のゲート電極である。このゲート電極３
３ｇを、説明の都合上、以下、書き込み消去ゲート電極
３３ｇと称する。さらに、図１において、３５ｇはスイ
ッチング素子部用電界効果トランジスタ３５のゲート電
極である。このゲート電極３５ｇを、説明の都合上、以
下、選択ゲート電極３５ｇと称する。さらに、この図１
において、３３ｘは記憶部用電界効果トランジスタのソ
ース領域又はドレイン領域（ｎ型不純物拡散層）であ
り、３５ｘはスイッチ素子部用電界効果トランジスタの
ドレイン領域又はソース領域（ｎ型不純物拡散層）であ
る。
効果トランジスタのソース領域と他方の電界効果トラン
ジスタのドレイン領域とを接続した領域（両電界効果ト
ランジスタにより共用されるｎ型不純物拡散層）であ
る。さらに図１において３３ｇは、記憶部用電界効果ト
ランジスタ３３のゲート電極である。このゲート電極３
３ｇを、説明の都合上、以下、書き込み消去ゲート電極
３３ｇと称する。さらに、図１において、３５ｇはスイ
ッチング素子部用電界効果トランジスタ３５のゲート電
極である。このゲート電極３５ｇを、説明の都合上、以
下、選択ゲート電極３５ｇと称する。さらに、この図１
において、３３ｘは記憶部用電界効果トランジスタのソ
ース領域又はドレイン領域（ｎ型不純物拡散層）であ
り、３５ｘはスイッチ素子部用電界効果トランジスタの
ドレイン領域又はソース領域（ｎ型不純物拡散層）であ
る。
【００２２】この第１実施例の半導体記憶装置では、以
下のようにして情報の書き込み及び消去と、情報の読み
出しとを行なうことができる。
下のようにして情報の書き込み及び消去と、情報の読み
出しとを行なうことができる。
【００２３】まず、情報の書き込み又は消去は記憶部３
３のゲート絶縁膜とした強誘電体膜３３ａの性質を利用
して次のように行なえる。強誘電体膜では、これに印加
される電場Ｅとこの強誘電体膜で生じる分極Ｐとの関係
は、周知の通り、図２のようなヒステリシス曲線で示さ
れる。したがって、電場Ｅが０のとき強誘電体膜は＋Ｐ
f 又は−Ｐf のいずれかの分極状態（残留分極状態）を
とる。そこで、強誘電体膜でゲート電極を構成してある
電界効果トランジスタ即ち記憶部３３用の電界効果トラ
ンジスタに上述の分極状態を当てはめて考えると、この
電界効果トランジスタの動作は次のように説明される。
この電界効果トランジスタ３３の等価回路は、図３
（Ａ）又は（Ｂ）に示したように、強誘電体膜３３ａを
キャパシタ用絶縁膜とする容量Ｃf と、この強誘電体膜
３３ａ下のシリコン基板部分に形成される空乏層容量Ｃ
D との直列回路になる。そこで、今、書き込み消去ゲー
ト３３ｇ及び基板３１間に所定電圧を印加して強誘電体
膜３３ａに正の分極Ｐf または負の分極−Ｐf を生じさ
せた後、書き込み消去ゲート３３ｇ及びシリコン基板３
１の電位を共にアース電位にする。この状態において、
強誘電体膜３３ａが正の分極Ｐf を示しているときは、
各容量Ｃf 、ＣD の分極状態は図３（Ａ）のようになる
から、記憶部用電界効果トランジスタ３３のゲート絶縁
膜３３ａ下の基板部分には＋Ｐf の電荷が生じる。ま
た、これに対し、強誘電体膜３３ａが負の分極−Ｐf を
示しているときは、各容量Ｃf 、ＣD の分極状態は図３
（Ｂ）のようになるから、記憶部用電界効果トランジス
タ３３のゲート絶縁膜３３ａ下の基板部分には−Ｐf の
電荷が生じる。そして、記憶部用電界効果トランジスタ
３３のゲート絶縁膜３３ａ下の基板部分に＋Ｐf の電荷
が生じる状態は、該基板部分に正孔の蓄積層ができるこ
とであり、一方、該基板部分に−Ｐf の電荷が生じる状
態は、該基板部分に電子の反転層ができることである。
さらに、このように正孔の蓄積層ができることはこの電
界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）がオフ状態に
なっていることであり、一方、電子の反転層ができるこ
とはこの電界効果トランジスタがオン状態になっている
ことである。そして、記憶部用電界効果トランジスタの
上記のようなオフ状態及びオン状態は、書き込み消去ゲ
ート電極３３ｇにより強誘電体膜３３ａの分極状態を変
更させるまで維持されるので、トランジスタ３３のこれ
らオフ及びオン状態により、記憶部３３に「１」又は
「０」の情報が形成できる。
３のゲート絶縁膜とした強誘電体膜３３ａの性質を利用
して次のように行なえる。強誘電体膜では、これに印加
される電場Ｅとこの強誘電体膜で生じる分極Ｐとの関係
は、周知の通り、図２のようなヒステリシス曲線で示さ
れる。したがって、電場Ｅが０のとき強誘電体膜は＋Ｐ
f 又は−Ｐf のいずれかの分極状態（残留分極状態）を
とる。そこで、強誘電体膜でゲート電極を構成してある
電界効果トランジスタ即ち記憶部３３用の電界効果トラ
ンジスタに上述の分極状態を当てはめて考えると、この
電界効果トランジスタの動作は次のように説明される。
この電界効果トランジスタ３３の等価回路は、図３
（Ａ）又は（Ｂ）に示したように、強誘電体膜３３ａを
キャパシタ用絶縁膜とする容量Ｃf と、この強誘電体膜
３３ａ下のシリコン基板部分に形成される空乏層容量Ｃ
D との直列回路になる。そこで、今、書き込み消去ゲー
ト３３ｇ及び基板３１間に所定電圧を印加して強誘電体
膜３３ａに正の分極Ｐf または負の分極−Ｐf を生じさ
せた後、書き込み消去ゲート３３ｇ及びシリコン基板３
１の電位を共にアース電位にする。この状態において、
強誘電体膜３３ａが正の分極Ｐf を示しているときは、
各容量Ｃf 、ＣD の分極状態は図３（Ａ）のようになる
から、記憶部用電界効果トランジスタ３３のゲート絶縁
膜３３ａ下の基板部分には＋Ｐf の電荷が生じる。ま
た、これに対し、強誘電体膜３３ａが負の分極−Ｐf を
示しているときは、各容量Ｃf 、ＣD の分極状態は図３
（Ｂ）のようになるから、記憶部用電界効果トランジス
タ３３のゲート絶縁膜３３ａ下の基板部分には−Ｐf の
電荷が生じる。そして、記憶部用電界効果トランジスタ
３３のゲート絶縁膜３３ａ下の基板部分に＋Ｐf の電荷
が生じる状態は、該基板部分に正孔の蓄積層ができるこ
とであり、一方、該基板部分に−Ｐf の電荷が生じる状
態は、該基板部分に電子の反転層ができることである。
さらに、このように正孔の蓄積層ができることはこの電
界効果トランジスタ（Ｎ−ＭＯＳＦＥＴ）がオフ状態に
なっていることであり、一方、電子の反転層ができるこ
とはこの電界効果トランジスタがオン状態になっている
ことである。そして、記憶部用電界効果トランジスタの
上記のようなオフ状態及びオン状態は、書き込み消去ゲ
ート電極３３ｇにより強誘電体膜３３ａの分極状態を変
更させるまで維持されるので、トランジスタ３３のこれ
らオフ及びオン状態により、記憶部３３に「１」又は
「０」の情報が形成できる。
【００２４】また、記憶部３３に上記のごとく形成され
た情報は、記憶部３３に直列接続されているスイッチン
グ素子部３５用の電界効果トランジスタを選択ゲート３
５ｇによりオンさせることで読み出せる。つまり、スイ
ッチング素子部３５用電界効果トランジスタをオンさせ
たとき、記憶部用電界効果トランジスタ３３がオン状態
であれば、これらトランジスタ３３、３５の系は導通状
態となるのでドレイン電流が生じ、一方、スイッチング
素子部３５用電界効果トランジスタをオンさせたとき、
記憶部用電界効果トランジスタ３３がオフ状態であれ
ば、これらトランジスタ３３、３５の系は非導通状態と
なるのでドレイン電流は生じない。このようなドレイン
電流の発生の有無により、記憶部３３の情報が「１」か
「０」かを読み出せるのである。
た情報は、記憶部３３に直列接続されているスイッチン
グ素子部３５用の電界効果トランジスタを選択ゲート３
５ｇによりオンさせることで読み出せる。つまり、スイ
ッチング素子部３５用電界効果トランジスタをオンさせ
たとき、記憶部用電界効果トランジスタ３３がオン状態
であれば、これらトランジスタ３３、３５の系は導通状
態となるのでドレイン電流が生じ、一方、スイッチング
素子部３５用電界効果トランジスタをオンさせたとき、
記憶部用電界効果トランジスタ３３がオフ状態であれ
ば、これらトランジスタ３３、３５の系は非導通状態と
なるのでドレイン電流は生じない。このようなドレイン
電流の発生の有無により、記憶部３３の情報が「１」か
「０」かを読み出せるのである。
【００２５】２．第２実施例、第３実施例 上述の第１実施例では、記憶部３３用の電界効果トラン
ジスタと、スイッチング素子部３５用の電界効果トラン
ジスタとを互いに別々の部分としていた。しかし、両電
界効果トランジスタのいくつかの構成成分を一体化して
も良い。この第２実施例及び第３実施例はそれらの例で
ある。図４はその説明に供する図である。特に、図４
（Ａ）は第２実施例の半導体記憶装置の１メモリセル部
分を示した断面図、図４（Ｂ）は第３実施例の半導体記
憶装置の１メモリセル部分を示した断面図である。
ジスタと、スイッチング素子部３５用の電界効果トラン
ジスタとを互いに別々の部分としていた。しかし、両電
界効果トランジスタのいくつかの構成成分を一体化して
も良い。この第２実施例及び第３実施例はそれらの例で
ある。図４はその説明に供する図である。特に、図４
（Ａ）は第２実施例の半導体記憶装置の１メモリセル部
分を示した断面図、図４（Ｂ）は第３実施例の半導体記
憶装置の１メモリセル部分を示した断面図である。
【００２６】これら第２及び第３実施例の各半導体記憶
装置では、記憶部用電界効果トラジスタ３３のゲート電
極３３ｇと、スイッチング素子部３５のゲート電極３５
ｇとを電気的に接続して一体のゲート電極３９とする。
さらに、両電界効果トランジスタ３３、３５のチャネル
とされる領域を電気的に接続する構成としている。具体
的には、シリコン基板のチャネル形成予定領域上の一部
に強誘電体膜から成るゲート絶縁膜３３ａを設け、この
チャネル形成予定領域上の残りの領域上に常誘電体膜か
ら成るゲート絶縁膜３５ａを設けた構成としている。特
に、第２実施例では、シリコン基板のチャネル形成予定
領域上のソース領域側若しくはドレイン領域側に強誘電
体膜から成るゲート絶縁膜３３ａを設け、反対領域側に
常誘電体膜から成るゲート絶縁膜３５ａを設けている。
また、第３実施例では、シリコン基板のチャネル形成予
定領域上の中央領域に強誘電体膜から成るゲート絶縁膜
３３ａを設け、その両側に常誘電体膜から成るゲート絶
縁膜３５ａを設けている。
装置では、記憶部用電界効果トラジスタ３３のゲート電
極３３ｇと、スイッチング素子部３５のゲート電極３５
ｇとを電気的に接続して一体のゲート電極３９とする。
さらに、両電界効果トランジスタ３３、３５のチャネル
とされる領域を電気的に接続する構成としている。具体
的には、シリコン基板のチャネル形成予定領域上の一部
に強誘電体膜から成るゲート絶縁膜３３ａを設け、この
チャネル形成予定領域上の残りの領域上に常誘電体膜か
ら成るゲート絶縁膜３５ａを設けた構成としている。特
に、第２実施例では、シリコン基板のチャネル形成予定
領域上のソース領域側若しくはドレイン領域側に強誘電
体膜から成るゲート絶縁膜３３ａを設け、反対領域側に
常誘電体膜から成るゲート絶縁膜３５ａを設けている。
また、第３実施例では、シリコン基板のチャネル形成予
定領域上の中央領域に強誘電体膜から成るゲート絶縁膜
３３ａを設け、その両側に常誘電体膜から成るゲート絶
縁膜３５ａを設けている。
【００２７】これら第２実施例及び第３実施例の構造で
は、第１実施例において設けていたソース領域とドレイ
ン領域との接続領域３７を不要とできるので、メモリセ
ルの小型化ひいては半導体記憶装置の高集積化の点で第
１実施例より優れる。また、第３実施例の構造は、サイ
ドウオールを有する電界効果トランジスタの製法に準じ
た方法で形成できると考えられるので、製造上の観点か
ら見ると第２実施例のものより製造し易いと考えられ
る。
は、第１実施例において設けていたソース領域とドレイ
ン領域との接続領域３７を不要とできるので、メモリセ
ルの小型化ひいては半導体記憶装置の高集積化の点で第
１実施例より優れる。また、第３実施例の構造は、サイ
ドウオールを有する電界効果トランジスタの製法に準じ
た方法で形成できると考えられるので、製造上の観点か
ら見ると第２実施例のものより製造し易いと考えられ
る。
【００２８】なお、この第２実施例及び第３実施例の半
導体記憶装置を構成する場合、スイッチング素子部用の
電界効果トランジスタ３５が動作する電圧を記憶部用電
界効果トランジスタ３３が動作する電圧より低くなるよ
うにする。こうすると、記憶部３３のゲート絶縁膜とし
ている強誘電体膜３３ａの分極状態に影響を与えること
なくスイッチング素子部３５により記憶部から情報を読
み出せるからである。
導体記憶装置を構成する場合、スイッチング素子部用の
電界効果トランジスタ３５が動作する電圧を記憶部用電
界効果トランジスタ３３が動作する電圧より低くなるよ
うにする。こうすると、記憶部３３のゲート絶縁膜とし
ている強誘電体膜３３ａの分極状態に影響を与えること
なくスイッチング素子部３５により記憶部から情報を読
み出せるからである。
【００２９】３．第４実施例 上述の第１〜第３の各実施例では、記憶部３３のゲート
絶縁膜を強誘電体膜のみで構成していたが、強誘電体膜
３３ａの上側又は下側の双方又は一方に常誘電体膜をさ
らに設けこれら強誘電体膜及び常誘電体膜の積層体によ
って記憶部用の電界効果トランジスタのゲート絶縁膜を
構成しても良い。このようにすると、強誘電体膜がゲー
トリーク電流を生じ易い場合でも常誘電体膜がゲートリ
ーク電流の抑制に寄与するからである。
絶縁膜を強誘電体膜のみで構成していたが、強誘電体膜
３３ａの上側又は下側の双方又は一方に常誘電体膜をさ
らに設けこれら強誘電体膜及び常誘電体膜の積層体によ
って記憶部用の電界効果トランジスタのゲート絶縁膜を
構成しても良い。このようにすると、強誘電体膜がゲー
トリーク電流を生じ易い場合でも常誘電体膜がゲートリ
ーク電流の抑制に寄与するからである。
【００３０】なお、上述の各実施例においては、スイッ
チング素子部及び記憶部用の各電界効果トランジスタが
Ｎチャネルのものの例を示したが、これら電界効果トラ
ンジスタをＰチャネルのものとした場合も各実施例と同
様な効果が得られることは明らかである。
チング素子部及び記憶部用の各電界効果トランジスタが
Ｎチャネルのものの例を示したが、これら電界効果トラ
ンジスタをＰチャネルのものとした場合も各実施例と同
様な効果が得られることは明らかである。
【００３１】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体記憶装置によれば、各メモリセルを、強
誘電体膜をゲート絶縁膜とする電界効果トランジスタと
これに直列接続されたスイッチング素子部とで構成して
ある。この記憶部ではゲートに印加する電圧を工夫する
ことにより強誘電体膜（ゲート絶縁膜）に正又は負の任
意の残留分極を生じさせることができる。そして、これ
ら分極によりこの記憶部の電界効果トランジスタをオン
状態（これは情報書き込み又は消去に相当すると考える
ことができる。）またはオフ状態（これは情報消去又は
書き込みに相当すると考えることができる）にできる。
したがって、絶縁膜を通した電流注入により情報書き込
みや消去を行なうことなく、情報書き込みや消去を行な
えるので、絶縁膜を通した電流注入を行なうことによる
諸問題の発生を防止できるから、メモリセルの耐久性、
信頼性が従来より向上すると考えられる。さらに、分極
を利用して情報書き込み及び消去を行なうので、絶縁膜
を通した電流注入により情報書き込みや消去を行なう場
合に比べ、これらの動作速度の向上が期待できる。
の発明の半導体記憶装置によれば、各メモリセルを、強
誘電体膜をゲート絶縁膜とする電界効果トランジスタと
これに直列接続されたスイッチング素子部とで構成して
ある。この記憶部ではゲートに印加する電圧を工夫する
ことにより強誘電体膜（ゲート絶縁膜）に正又は負の任
意の残留分極を生じさせることができる。そして、これ
ら分極によりこの記憶部の電界効果トランジスタをオン
状態（これは情報書き込み又は消去に相当すると考える
ことができる。）またはオフ状態（これは情報消去又は
書き込みに相当すると考えることができる）にできる。
したがって、絶縁膜を通した電流注入により情報書き込
みや消去を行なうことなく、情報書き込みや消去を行な
えるので、絶縁膜を通した電流注入を行なうことによる
諸問題の発生を防止できるから、メモリセルの耐久性、
信頼性が従来より向上すると考えられる。さらに、分極
を利用して情報書き込み及び消去を行なうので、絶縁膜
を通した電流注入により情報書き込みや消去を行なう場
合に比べ、これらの動作速度の向上が期待できる。
【００３２】また、スイッチング素子部をオンすると、
スイッチング素子部と記憶部との系は記憶部の電界効果
トランジスタがオンかオフかに応じ導通状態または非導
通状態になるので、これを利用して記憶部の情報を読み
出せるので、記憶部の情報読み出しも従来と同様に可能
であるので、従来の半導体記憶装置との互換性も確保さ
れる。
スイッチング素子部と記憶部との系は記憶部の電界効果
トランジスタがオンかオフかに応じ導通状態または非導
通状態になるので、これを利用して記憶部の情報を読み
出せるので、記憶部の情報読み出しも従来と同様に可能
であるので、従来の半導体記憶装置との互換性も確保さ
れる。
【図１】第１実施例の半導体記憶装置の要部を示す断面
図である。
図である。
【図２】この発明の半導体記憶装置の動作説明に供する
図である。
図である。
【図３】（Ａ）及び（Ｂ）はこの発明の半導体記憶装置
の動作説明に供する図である。
の動作説明に供する図である。
【図４】第２実施例及び第３実施例の説明に供する図で
あり、特に（Ａ）は第２実施例の半導体記憶装置の要部
を示す断面図、（Ｂ）は第３実施例の半導体記憶装置の
要部を示す断面図である。
あり、特に（Ａ）は第２実施例の半導体記憶装置の要部
を示す断面図、（Ｂ）は第３実施例の半導体記憶装置の
要部を示す断面図である。
【図５】従来の半導体記憶装置の説明に供する図であ
る。
る。
３１：半導体基板（ｐ型シリコン基板） ３３：記憶部（強誘電体膜をゲート絶縁膜とするＦＥ
Ｔ） ３３ａ：強誘電体膜から成るゲート絶縁膜 ３３ｇ：記憶部用ＦＥＴのゲート電極（書き込み消去ゲ
ート電極） ３３ｘ：ソース領域又はドレイン領域 ３５：スイッチング素子部（常誘電体膜をゲート絶縁膜
とするＦＥＴ） ３５ａ：常誘電体膜から成るゲート絶縁膜 ３５ｇ：スイッチング素子部用ＦＥＴのゲート電極（選
択ゲート電極） ３５ｘ：ソース領域又はドレイン領域 ３７：ソース領域とドレイン領域とを接続した領域 ３９：記憶部、スイッチング素子部に共通なゲート電極
Ｔ） ３３ａ：強誘電体膜から成るゲート絶縁膜 ３３ｇ：記憶部用ＦＥＴのゲート電極（書き込み消去ゲ
ート電極） ３３ｘ：ソース領域又はドレイン領域 ３５：スイッチング素子部（常誘電体膜をゲート絶縁膜
とするＦＥＴ） ３５ａ：常誘電体膜から成るゲート絶縁膜 ３５ｇ：スイッチング素子部用ＦＥＴのゲート電極（選
択ゲート電極） ３５ｘ：ソース領域又はドレイン領域 ３７：ソース領域とドレイン領域とを接続した領域 ３９：記憶部、スイッチング素子部に共通なゲート電極
Claims (4)
- 【請求項１】 情報の書き込み及び消去を電気的に行な
う半導体記憶装置において、 各メモリセルを、強誘電体膜をゲート絶縁膜とする電界
効果トランジスタから成る記憶部と、該記憶部に直列接
続されたスイッチング素子部とでそれぞれ構成したこと
を特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記スイッチング素子部を、常誘電体膜をゲート絶縁膜
とする電界効果トランジスタで構成し、 該スイッチング素子部用の電界効果トランジス及び前記
記憶部用の電界効果トランジスタのうちの一方のものの
ソース領域と他方のもののドレイン領域とを接続してあ
ることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、 前記スイッチング素子部を、常誘電体膜をゲート絶縁膜
とする電界効果トランジスタで構成し、 該スイッチング素子部用の電界効果トランジス及び前記
記憶部用の電界効果トランジスタの各ゲート電極を電気
的に接続し、かつ、これら電界効果トランジスタのチャ
ネルを直接電気的に接続してあることを特徴とする半導
体記憶装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体記憶装置において、 前記記憶部用の電界効果トランジスタの強誘電体膜の上
側又は下側の双方又は一方に常誘電体膜をさらに設けた
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00964893A JP3320474B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00964893A JP3320474B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224384A true JPH06224384A (ja) | 1994-08-12 |
| JP3320474B2 JP3320474B2 (ja) | 2002-09-03 |
Family
ID=11726042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00964893A Expired - Fee Related JP3320474B2 (ja) | 1993-01-25 | 1993-01-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3320474B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001033633A1 (fr) * | 1999-10-29 | 2001-05-10 | Matsushita Electric Industrial Co., Ltd. | Memoire a semiconducteur et procede de commande de memoire a semiconducteur |
| JP2006261626A (ja) * | 2005-03-15 | 2006-09-28 | Hynix Semiconductor Inc | ３つの状態を有する不揮発性メモリ及びその製造方法 |
| WO2008075656A1 (ja) * | 2006-12-19 | 2008-06-26 | Nec Corporation | 半導体装置 |
| US8953359B2 (en) | 2013-03-06 | 2015-02-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US11250899B2 (en) | 2017-09-29 | 2022-02-15 | Intel Corporation | 1S-1T ferroelectric memory |
-
1993
- 1993-01-25 JP JP00964893A patent/JP3320474B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001033633A1 (fr) * | 1999-10-29 | 2001-05-10 | Matsushita Electric Industrial Co., Ltd. | Memoire a semiconducteur et procede de commande de memoire a semiconducteur |
| US6396095B1 (en) | 1999-10-29 | 2002-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory and method of driving semiconductor memory |
| JP2006261626A (ja) * | 2005-03-15 | 2006-09-28 | Hynix Semiconductor Inc | ３つの状態を有する不揮発性メモリ及びその製造方法 |
| WO2008075656A1 (ja) * | 2006-12-19 | 2008-06-26 | Nec Corporation | 半導体装置 |
| US8278701B2 (en) | 2006-12-19 | 2012-10-02 | Nec Corporation | Nonvolatile memory device |
| US8953359B2 (en) | 2013-03-06 | 2015-02-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9324406B2 (en) | 2013-03-06 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US11250899B2 (en) | 2017-09-29 | 2022-02-15 | Intel Corporation | 1S-1T ferroelectric memory |
| US11640839B2 (en) | 2017-09-29 | 2023-05-02 | Intel Corporation | 1S-1T ferroelectric memory |
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| Publication number | Publication date |
|---|---|
| JP3320474B2 (ja) | 2002-09-03 |
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