JPH06224421A - Mos field effect transistor - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳ電界効果トラン
ジスタに関し、さらに詳しく言えば、サブミクロン以下
に微細化されたＭＯＳ電界効果トランジスタの高性能化
技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS field effect transistor, and more particularly to a technique for improving the performance of a MOS field effect transistor miniaturized to submicron or less.
【０００２】[0002]
【従来の技術】図１８は従来のＭＯＳ電界効果トランジ
スタの断面図である。図において、（１は半導体基板、
（２）はソース領域、（３）はドレイン領域、（４）は
チャンネル領域、（５）はゲート絶縁膜、（６）はゲー
ト電極である。このＭＯＳ電界効果トランジスタにおい
て、チャンネル長をサブミクロン以下に微細化する際に
は、図１９に示すようなチャンネル領域の深さ方向の不
純物濃度分布（図において、実線で示す。）に設定する
のが理想的であると考えられている。即ち、チャンネル
領域（４）の表面における不純物濃度Ｎｓを減少させる
ことによって、低Ｖｔｈ（スレッショルド電圧）化し、
一方チャンネル領域（４の深い部分の不純物濃度Ｎｊを
増加させることによって短チャンネル効果を抑止したも
のである。2. Description of the Related Art FIG. 18 is a sectional view of a conventional MOS field effect transistor. In the figure, (1 is a semiconductor substrate,
(2) is a source region, (3) is a drain region, (4) is a channel region, (5) is a gate insulating film, and (6) is a gate electrode. In this MOS field effect transistor, when the channel length is reduced to submicron or smaller, the impurity concentration distribution in the depth direction of the channel region (shown by the solid line in the figure) is set as shown in FIG. Are considered to be ideal. That is, the impurity concentration Ns on the surface of the channel region (4) is reduced to lower Vth (threshold voltage),
On the other hand, the short channel effect is suppressed by increasing the impurity concentration Nj in the deep part of the channel region (4).
【０００３】このような不純物分布に設定することによ
り、Ｖｔｈのスケーリングと耐パンチスルー特性を両立
することができる。さらに、Ｎｓの減少化によりチャン
ネル領域（４）の表面におけるキャリアの不純物散乱が
減少し、高移動度のＭＯＳ電界効果トランジスタが得ら
れる等の利点がある。なお上述した技術は、例えば、電
子情報通信学会技術研究報告［シリコン材料・デバイ
ス］（１９９０年１１月２０日発行）の第５頁〜第６頁
に記載されている。By setting such an impurity distribution, it is possible to achieve both Vth scaling and punch-through resistance. Further, the reduction of Ns has an advantage that the carrier impurity scattering on the surface of the channel region (4) is reduced and a high mobility MOS field effect transistor can be obtained. Note that the above-described technology is described, for example, on pages 5 to 6 of the Institute of Electronics, Information and Communication Engineers Technical Research Report [Silicon Materials / Devices] (published on November 20, 1990).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、図１９
の実線で示すチャンネル不純物分布を現実に得るには困
難な問題があった。例えば、ＭＢＥ（Ｍｏｌｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）技術を適用して、高不
純物濃度の基板上に低不純物濃度の薄いシリコン層を形
成することは可能であるが、その後の各種の熱処理（ソ
ース・ドレインのアニール工程、ＣＶＤ工程等）を経る
ことにより、シリコン層中の不純物濃度が基板からの不
純物拡散の影響を受けて高くなるので、結局デバイス完
成時には図１７において破線で示すような分布になって
しまう。このため、Ｖｔｈの増加、不純物散乱の増加に
よる移動度の劣化等の問題が起こってくる。However, as shown in FIG.
There was a difficult problem in actually obtaining the channel impurity distribution shown by the solid line. For example, MBE (Molecular)
Although it is possible to form a thin silicon layer having a low impurity concentration on a substrate having a high impurity concentration by applying the r Beam Epitaxy technique, various subsequent heat treatments (source / drain annealing step, CVD step, etc.) ), The impurity concentration in the silicon layer increases due to the influence of impurity diffusion from the substrate, so that when the device is completed, the distribution shown by the broken line in FIG. 17 ends up. Therefore, problems such as deterioration of mobility due to increase of Vth and increase of impurity scattering occur.
【０００５】本発明は、上述した課題に鑑みて創作され
たものであり、本発明の第１の目的は、基板から表面へ
の不純物拡散を阻止することにより、チャンネル領域表
面を低不純物濃度に設定することを可能にした、ＭＯＳ
電界効果トランジスタを提供することである。また本発
明の第２の目的は、短チャンネル効果を抑止したＭＯＳ
電界効果トランジスタを提供することである。The present invention has been made in view of the above-mentioned problems, and a first object of the present invention is to prevent the diffusion of impurities from the substrate to the surface so that the surface of the channel region has a low impurity concentration. MOS that can be set
It is to provide a field effect transistor. A second object of the present invention is a MOS that suppresses the short channel effect.
It is to provide a field effect transistor.
【０００６】[0006]
【課題を解決するための手段】本発明のＭＯＳ電界効果
トランジスタは、図１に示すようにＰ型のシリコン基板
（１１）の不純物濃度を１×１０17／ｃｍ3〜１×１０
18／ｃｍ3という高い濃度とし、Ｐ型のチャンネル領域
（１４）の不純物濃度を１×１０15／ｃｍ3〜１×１０
16／ｃｍ3という低い濃度に形成し、このチャンネル領
域（１４）の下および前記ドレイン領域（１３）下に接
して不純物拡散を阻止するための絶縁膜（１５）を形成
したことを特徴としている。絶縁膜（１５）としては、
不純物の拡散係数が非常に小さい材料、例えばＳｉ3Ｎ4
膜を利用できる。In the MOS field effect transistor of the present invention, as shown in FIG. 1, the impurity concentration of the P type silicon substrate (11) is 1 × 10 17 / cm 3 to 1 × 10.
With a high concentration of 18 / cm 3 , the impurity concentration of the P-type channel region (14) is 1 × 10 15 / cm 3 to 1 × 10 5.
It is characterized in that it is formed at a low concentration of 16 / cm 3, and an insulating film (15) for preventing impurity diffusion is formed under the channel region (14) and under the drain region (13). . As the insulating film (15),
A material with a very low impurity diffusion coefficient, such as Si 3 N 4
Membranes are available.
【０００７】さらに、本発明のＭＯＳ電界効果トランジ
スタは、図２に示すように、前記絶縁膜（１５）下に延
在して形成されたソース領域端部（１２ａ）が前記チャ
ンネル領域（１４）と接したソ−ス領域端部（１２ｂ）
よりもチャンネル領域（１４）側に位置するように形成
されてことを特徴としている。Further, in the MOS field effect transistor of the present invention, as shown in FIG. 2, the source region end portion (12a) extending below the insulating film (15) has the channel region (14). Source region edge (12b) in contact with
It is characterized in that it is formed so as to be located closer to the channel region (14) than the channel region (14).
【０００８】[0008]
【作用】本発明のＭＯＳ電界効果トランジスタによれ
ば、チャンネル領域（１４）の下にＳｉ3Ｎ4膜等からな
る絶縁膜（１５）を形成しているので、シリコン基板
（１１）からの不純物拡散の影響を受けずに、チャンネ
ル領域（１４）を任意の低不純物濃度に設定することが
可能となる。これにより、従来の問題点であったＶｔｈ
の増加、不純物散乱の増加による移動度の劣化等の問題
を解決することができる。 また、絶縁膜（１５）はド
レイン領域（１３）下に接して形成されているので、短
チャンネル効果の一種であるソ−ス・ドレイン間のパン
チスル−を防止することもできる。According to the MOS field effect transistor of the present invention, since the insulating film (15) made of a Si 3 N 4 film or the like is formed under the channel region (14), impurities from the silicon substrate (11) are formed. The channel region (14) can be set to an arbitrary low impurity concentration without being affected by diffusion. As a result, Vth, which has been a problem in the past,
It is possible to solve problems such as deterioration of mobility due to increase in the number of particles and increase in scattering of impurities. In addition, since the insulating film (15) is formed under the drain region (13), punch-through between the source and the drain, which is a kind of short channel effect, can be prevented.
【０００９】さらに、本発明によれば絶縁膜（１５）下
のソース領域端部（１２ａ）が前記チャンネル領域（１
４）と接したソ−ス領域端部（１２ｂ）よりもチャンネ
ル領域（１４）側に位置するように形成されているの
で、このソ−ス領域端部（１２ｂ）によって、チャンネ
ル領域（１４）と接したソ−ス領域端部（１２ｂ）がド
レイン電界から電気的に遮蔽されることになる。よっ
て、ドレイン電界の影響によってソ−ス領域端部（１２
ｂ）における電位障壁の低下を防止し、短チャンネル効
果を有効に抑止できる。Further, according to the present invention, the source region end portion (12a) under the insulating film (15) has the channel region (1).
Since it is formed so as to be located closer to the channel region (14) than the source region end (12b) in contact with (4), the channel region (14) is formed by this source region end (12b). The edge (12b) of the source region which is in contact with is electrically shielded from the drain electric field. Therefore, the edge of the source region (12
It is possible to prevent the potential barrier from lowering in b) and effectively suppress the short channel effect.
【００１０】[0010]
【実施例】（１）第１の実施例 以下で、本発明の第１の実施例を図３〜図９を参照して
説明する。Ｐ型不純物（ボロン等）を１×１０17／ｃｍ
3〜１×１０18／ｃｍ3程度の濃度にドープしたシリコン
基板（２１）を準備し、選択酸化法を適用して、基板
（２１上に素子分離絶縁膜（２２）を形成する。シリコ
ン基板（２１）上を含む全面に膜厚１５０Å〜３００Å
のＳｉ3Ｎ4膜（２３）を形成する。Ｓｉ3Ｎ4膜（２３）
の形成には、ＳｉＨ2Ｃｌ2＋ＮＨ3の混合ガスを用いた
減圧ＣＶＤ法あるいは、ＮＨ3を含むガス中で熱処理を
行う直接窒化法が適用できる（図３）。EXAMPLES (1) First Example A first example of the present invention will be described below with reference to FIGS. P-type impurities (boron, etc.) 1 × 10 17 / cm
A silicon substrate (21) doped with a concentration of about 3 to 1 × 10 18 / cm 3 is prepared, and a selective oxidation method is applied to form a device isolation insulating film (22) on the substrate (21. Silicon substrate (21) Film thickness 150Å ~ 300Å on the entire surface including the top
Si 3 N 4 film (23) is formed. Si 3 N 4 film (23)
For the formation of the above, a low pressure CVD method using a mixed gas of SiH 2 Cl 2 + NH 3 or a direct nitriding method in which a heat treatment is performed in a gas containing NH 3 can be applied (FIG. 3).
【００１１】次いで、ホトエッチング技術により、後に
ソ−ス領域となる領域上のＳｉ3Ｎ4膜（２３）を選択的
に除去してシリコン基板（２１）の表面を露出させ、後
にチャンネル領域およびドレイン領域となる領域上にＳ
ｉ3Ｎ4膜（２３）を残す（図４）。次に、減圧ＣＶＤ法
によって、シリコン基板（２１）の全面に、多結晶シリ
コン膜または非晶質シリコン膜からなるシリコン膜（２
５）を約１０００Åの膜厚に堆積し、上記工程で露出さ
せたシリコン基板（２１）の表面に付着させる。そし
て、レーザーアニール法あるいはランプアニール法等の
熱処理を行うことによって、シリコン膜（２５）を単結
晶化する。ここで、シリコン膜（２５）の一部が単結晶
のシリコン基板（２１）上に付着しているので、この付
着面から結晶成長が起こる。つまり、シリコン基板（２
１）をいわば種結晶として用いて結晶成長を促進したも
のであり、単に絶縁膜上に形成された非晶質シリコン膜
等を単結晶化するのと比較して、品質のよいシリコン単
結晶膜を迅速に成長できる利点を有している。したがっ
て、このＳｉ3Ｎ4膜（２４）を形成することによって、
結晶性が損なわれＭＯＳ電界効果トランジスタの特性が
悪化するというおそれがない。この後、シリコン膜（２
５）を低濃度のＰ型にするためのイオン注入を行う。そ
して、素子分離絶縁膜（２２）上のシリコン膜（２５）
をホトエッチング技術を用いて選択的に除去する（図
５）。Next, the Si 3 N 4 film (23) on the region which will be the source region later is selectively removed by the photoetching technique to expose the surface of the silicon substrate (21), and later the channel region and S on the area that becomes the drain area
The i 3 N 4 film (23) is left (FIG. 4). Next, a silicon film (2) made of a polycrystalline silicon film or an amorphous silicon film is formed on the entire surface of the silicon substrate (21) by a low pressure CVD method.
5) is deposited to a film thickness of about 1000Å and attached to the surface of the silicon substrate (21) exposed in the above process. Then, the silicon film (25) is single-crystallized by performing a heat treatment such as a laser annealing method or a lamp annealing method. Here, since a part of the silicon film (25) is attached to the single crystal silicon substrate (21), crystal growth occurs from this attachment surface. That is, the silicon substrate (2
1) is used as a seed crystal, so to speak, to promote crystal growth, and is a high-quality silicon single crystal film compared to simply crystallizing an amorphous silicon film or the like formed on an insulating film. Has the advantage that it can grow quickly. Therefore, by forming this Si 3 N 4 film (24),
There is no possibility that the crystallinity is deteriorated and the characteristics of the MOS field effect transistor are deteriorated. After this, a silicon film (2
Ion implantation is performed to make 5) a low concentration P type. Then, the silicon film (25) on the element isolation insulating film (22)
Are selectively removed using a photoetching technique (FIG. 5).
【００１２】次に、前記工程で単結晶化したシリコン膜
（２５）を熱酸化することによって、その表面に厚さ約
１５０Åのゲート絶縁膜（２６）を形成し、その後Ｓｉ
3Ｎ4膜（２４）の上方にあたるゲート絶縁膜（２６）上
にポリシリコンからなるゲート電極（２７）を形成する
（図６）。次いで、ゲート電極（２７）をマスクとし
て、シリコン膜（２５）中にヒ素イオン（75Ａｓ+ ）を
加速エネルギー６０ＫｅＶ，注入量５×１０15／ｃｍ2
の条件下でイオン注入することによってＮ型のソース・
ドレイン領域（２８,２９）を形成する（図７）。Next, the silicon film (25) single-crystallized in the above step is thermally oxidized to form a gate insulating film (26) having a thickness of about 150Å on the surface thereof, and thereafter, Si is formed.
A gate electrode (27) made of polysilicon is formed on the gate insulating film (26) above the 3 N 4 film (24) (FIG. 6). Then, using the gate electrode (27) as a mask, arsenic ions ( 75 As + ) are accelerated in the silicon film (25) at an acceleration energy of 60 KeV and an implantation amount of 5 × 10 15 / cm 2.
N-type source by ion implantation under the conditions of
Drain regions (28,29) are formed (FIG. 7).
【００１３】次に、不活性雰囲気あるいは酸化性雰囲気
中で９００℃〜９５０℃の熱処理を行うことにより、ソ
ース・ドレイン領域（２８,２９）を電気的に活性化す
る。次に、減圧ＣＶＤ法によって、ＢＰＳＧ膜等からな
る層間絶縁膜（３０）を堆積する。本発明によれば、チ
ャンネル領域（３１）の下にＳｉ3Ｎ4膜（２４）が形成
されているので、上記熱処理工程においてシリコン基板
（２１）からボロンがチャンネル領域（３１）に拡散す
るのを防止できる。したがって、図１９において実線で
示した理想的なチャンネル不純物分布が得られるのであ
る。Next, a heat treatment is performed at 900 ° C. to 950 ° C. in an inert atmosphere or an oxidizing atmosphere to electrically activate the source / drain regions (28, 29). Next, the interlayer insulating film (30) made of a BPSG film or the like is deposited by the low pressure CVD method. According to the present invention, since the Si 3 N 4 film (24) is formed under the channel region (31), boron is diffused from the silicon substrate (21) into the channel region (31) in the heat treatment process. Can be prevented. Therefore, the ideal channel impurity distribution shown by the solid line in FIG. 19 can be obtained.
【００１４】さらに、上記熱処理工程でドレイン領域
（２９）の底部がＳｉ3Ｎ4膜（２４）に接するように形
成したことにより、ドレイン領域（２９）の底部からソ
−ス領域（２８）へのリ−ク電流パスが遮断されるので
ソ−ス・ドレイン間でパンチスル−が起こるのを防止で
きる（図８）。次いで、ソース・ドレイン領域（２８,
２９）上にコンタクトホールを形成し、このコンタクト
ホールにおいてソース・ドレイン領域（２８,２９）と
接続されたアルミニウムからなるソース・ドレイン電極
（３２,３３）を形成する（図９）。Furthermore, since the bottom of the drain region (29) is formed in contact with the Si 3 N 4 film (24) in the above heat treatment step, the bottom of the drain region (29) changes to the source region (28). Since the leak current path is blocked, it is possible to prevent punch-through between the source and drain (Fig. 8). Then, source / drain regions (28,
29), contact holes are formed on the contact holes, and source / drain electrodes (32, 33) made of aluminum connected to the source / drain regions (28, 29) are formed in the contact holes (FIG. 9).
【００１５】このような製造方法を適用することによ
り、図１に示した本発明の電界効果トランジスタを得る
ことができる。すなわち、本実施例によれば、チャンネ
ル領域（３１）の下にＳｉ3Ｎ4膜（２４）を形成してい
るので、シリコン基板（２１）からボロンがチャンネル
領域（３１）に拡散するのを防止し、チャンネル領域
（３１）の不純物濃度を低く設定することができる。ま
た、ドレイン領域（２９）の底部がＳｉ3Ｎ4膜（２４）
に接するように形成したことにより、シリコン基板（２
１）を介してソ−ス・ドレイン間でパンチスル−が起こ
るのを防止できる。なお、Ｓｉ3Ｎ4膜（２４）は不純物
拡散を阻止するための絶縁膜の一例であって、ボロン、
ヒ素等の不純物の拡散係数が非常に小さい絶縁材料であ
れば他の材料でも構わない。 （２）第２の実施例 以下で、本発明の第２の実施例を図１０〜図１７を参照
して説明する。なお、第１の実施例と共通する内容につ
いては、重複するため説明を省略する。By applying such a manufacturing method, the field effect transistor of the present invention shown in FIG. 1 can be obtained. That is, according to the present embodiment, since the Si 3 N 4 film (24) is formed under the channel region (31), it is possible to prevent boron from diffusing from the silicon substrate (21) into the channel region (31). It is possible to prevent it and set the impurity concentration of the channel region (31) low. Also, the bottom of the drain region (29) is the Si 3 N 4 film (24).
The silicon substrate (2
It is possible to prevent punch through from occurring between the source and the drain via 1). The Si 3 N 4 film (24) is an example of an insulating film for preventing diffusion of impurities,
Other materials may be used as long as they are insulating materials having a very small diffusion coefficient of impurities such as arsenic. (2) Second Embodiment A second embodiment of the present invention will be described below with reference to FIGS. 10 to 17. The contents common to the first embodiment will be omitted because they overlap.
【００１６】まず第１の実施例と同様に、Ｐ型不純物
（ボロン等）を１×１０17／ｃｍ3〜１×１０18／ｃｍ3
程度の濃度にドープした単結晶のシリコン基板（４１）
を準備し、選択酸化法を適用して、基板（４１）上に素
子分離絶縁膜（４２）を形成し、シリコン基板（４１）
上を含む全面に膜厚１５０Å〜３００ÅのＳｉ3Ｎ4膜
（４３）を形成する（図１０）。First, as in the first embodiment, P-type impurities (boron or the like) are added in an amount of 1 × 10 17 / cm 3 to 1 × 10 18 / cm 3.
Single-crystal silicon substrate doped to a moderate concentration (41)
Is prepared and a selective oxidation method is applied to form an element isolation insulating film (42) on the substrate (41).
A Si 3 N 4 film (43) having a film thickness of 150Å to 300Å is formed on the entire surface including the upper part (FIG. 10).
【００１７】次いで、Ｓｉ3Ｎ4膜（４３）上にレジスト
膜（４４）を形成し、該レジスト膜（４４）をマスクと
して、リンイオン（Ｐ+）を加速電圧６０ＫｅＶ、注入
量５×１０15／ｃｍ2の条件でシリコン基板（４１）に
イオン注入することにより、後にソース領域となる領域
にＮ型の半導体層（４５）を形成する。Ｎ型の半導体層
（４５）は後の工程でソース領域の一部となるものであ
る（図１１）。Next, a resist film (44) is formed on the Si 3 N 4 film (43), and the phosphorus ion (P + ) is accelerated at an acceleration voltage of 60 KeV and the implantation amount is 5 × 10 15 using the resist film (44) as a mask. Ions are implanted into the silicon substrate (41) under the condition of / cm 2 to form an N-type semiconductor layer (45) in a region which will later become a source region. The N-type semiconductor layer (45) will be a part of the source region in a later step (FIG. 11).
【００１８】次に、レジスト膜（４４）をマスクとして
Ｓｉ3Ｎ4膜（４３）をエッチングすることにより、Ｎ型
の半導体層（４５）上のＳｉ3Ｎ4膜（４３）を除去し
て、後にチャンネル領域およびドレイン領域となる領域
上にのみＳｉ3Ｎ4膜（４６）を残す（図１２）。次に、
レジスト膜（４４）を除去し、第１の実施例の工程と同
様に、多結晶シリコン膜等からなるノンドープのシリコ
ン膜（４７）をシリコン基板（４１）上に堆積し、レー
ザーアニール法等の熱処理を加えることで、該シリコン
膜（４７）を単結晶化し、さらにシリコン膜（４７）を
低濃度（１×１０15／ｃｍ3〜１×１０16／ｃｍ3）のＰ
型にするためのイオン注入を行い、素子分離絶縁膜（４
２）上のシリコン膜（４７）をホトエッチング技術を用
いて、選択的に除去する（図１３）。Next, the Si 3 N 4 film (43) is etched by using the resist film (44) as a mask to remove the Si 3 N 4 film (43) on the N-type semiconductor layer (45). Then, the Si 3 N 4 film (46) is left only on the regions to be the channel region and the drain region later (FIG. 12). next,
The resist film (44) is removed, and a non-doped silicon film (47) made of a polycrystalline silicon film or the like is deposited on the silicon substrate (41) in the same manner as in the process of the first embodiment. The silicon film (47) is converted into a single crystal by heat treatment, and the silicon film (47) is further doped with P at a low concentration (1 × 10 15 / cm 3 to 1 × 10 16 / cm 3 ).
Ion implantation for forming the device
2) The upper silicon film (47) is selectively removed using the photoetching technique (FIG. 13).
【００１９】次いで、膜厚１５０Åのゲート絶縁膜（４
８）、膜厚４０００Åの多結晶シリコンからなるゲート
電極（４９）を順次形成する（図１４）。その後、該ゲ
ート電極（４９）をマスクとしてヒ素イオン（Ａｓ+）
を例えば加速電圧６０ＫｅＶ、注入量５×１０15／ｃｍ
2の条件でシリコン膜（４７）にイオン注入することに
よりＮ型のソース・ドレイン領域（５０,５１）を形成
する。またこれにより、ソース・ドレイン領域（５０,
５１）の間のシリコン膜（４７）にはチャンネル領域
（５２）が形成される（図１５）。Next, a gate insulating film (4
8), a gate electrode (49) made of polycrystalline silicon having a film thickness of 4000 Å is sequentially formed (FIG. 14). Then, using the gate electrode (49) as a mask, arsenic ions (As + )
For example, the acceleration voltage is 60 KeV, the injection amount is 5 × 10 15 / cm
By implanting ions into the silicon film (47) under the condition of 2 , N type source / drain regions (50, 51) are formed. This also allows the source / drain regions (50,
A channel region (52) is formed in the silicon film (47) between 51 (FIG. 15).
【００２０】次に、不活性雰囲気あるいは酸化性雰囲気
中において９００℃〜９５０℃の熱処理を行うことによ
り、ソース・ドレイン領域（５０,５１）とＮ型の半導
体層（４５）とを拡散により一体化する。Ｎ型の半導体
層（４５）はリンを含んで形成されているので拡散が速
く進み、結果として第１の実施例と同様に、Ｓｉ3Ｎ4膜
（４６）下に延在したソース領域端部（５０ａ）がチャ
ンネル領域（５２）と接したソ−ス領域端部（５０ｂ）
よりもチャンネル領域（５２）側に位置するように形成
されるのである。この後、ＢＰＳＧ膜等からなる層間絶
縁膜（５３）を堆積する（図１６）。Next, a heat treatment is performed at 900 ° C. to 950 ° C. in an inert atmosphere or an oxidizing atmosphere to diffuse the source / drain regions (50, 51) and the N-type semiconductor layer (45) into one body. Turn into. Since the N-type semiconductor layer (45) is formed containing phosphorus, the diffusion progresses quickly, and as a result, similar to the first embodiment, the end of the source region extending below the Si 3 N 4 film (46) is formed. Source region end (50b) where part (50a) contacts channel region (52)
That is, it is formed so as to be located closer to the channel region (52) side. Then, an interlayer insulating film (53) made of a BPSG film or the like is deposited (FIG. 16).
【００２１】次いで、ソース・ドレイン電極（５４,５
５）を形成する（図１７）。このような製造方法を適用
することにより、図２に示した本発明の電界効果トラン
ジスタを得ることができる。すなわち、本実施例によれ
ば、チャンネル領域（５２）の下にＳｉ3Ｎ4膜（４６）
を形成しているので、シリコン基板（４１）からボロン
がチャンネル領域（５２）に拡散するのを防止し、チャ
ンネル領域（５２）の不純物濃度を低く設定することが
できる。また、ドレイン領域（５１）の底部がＳｉ3Ｎ4
膜（２４）に接するように形成したことにより、シリコ
ン基板（４１）を介してソ−ス・ドレイン間でパンチス
ル−が起こるのを防止できる。Next, the source / drain electrodes (54, 5
5) is formed (FIG. 17). By applying such a manufacturing method, the field effect transistor of the present invention shown in FIG. 2 can be obtained. That is, according to the present embodiment, the Si 3 N 4 film (46) is formed under the channel region (52).
Since boron is formed, the diffusion of boron from the silicon substrate (41) into the channel region (52) can be prevented, and the impurity concentration of the channel region (52) can be set low. In addition, the bottom of the drain region (51) is Si 3 N 4
Since it is formed so as to be in contact with the film (24), punch-through can be prevented from occurring between the source and the drain via the silicon substrate (41).
【００２２】さらに、チャンネル領域（５２）と接した
ソ−ス領域端部（５０ｂ）がＳｉ3Ｎ4膜（４６）下に延
在したソース領域端部（５０ａ）によって電気的に遮蔽
されることにより短チャンネル効果も防止することがで
きる。なお、Ｓｉ3Ｎ4膜（４６）は不純物拡散を阻止す
るための絶縁膜の一例であって、リン、ボロン等の不純
物の拡散係数が非常に小さい絶縁材料であれば他の材料
であっても構わない。Further, the source region end (50b) in contact with the channel region (52) is electrically shielded by the source region end (50a) extending below the Si 3 N 4 film (46). As a result, the short channel effect can be prevented. The Si 3 N 4 film (46) is an example of an insulating film for preventing the diffusion of impurities, and any other insulating material having a very small diffusion coefficient of impurities such as phosphorus and boron may be used. I don't mind.
【００２３】[0023]
【発明の効果】以上説明したように、本発明のＭＯＳ電
界効果トランジスタによれば、第１に、チャンネル領域
（３１）の下にＳｉ3Ｎ4膜（２４）を形成しているの
で、シリコン基板（１１）からの不純物拡散の影響を受
けずに、チャンネル領域（３１）を低不純物濃度に設定
することが可能となる。これにより、従来の問題点であ
ったＶｔｈの増加、不純物散乱の増加による移動度の劣
化等の問題を解決することができる。 また、Ｓｉ3Ｎ4
膜（２４）はドレイン領域（１３）下に接して形成され
ているので、短チャンネル効果の一種であるソ−ス・ド
レイン間のパンチスル−を防止することもできる（図
９）。As described above, according to the MOS field effect transistor of the present invention, firstly, since the Si 3 N 4 film (24) is formed under the channel region (31), the silicon field effect transistor is formed. The channel region (31) can be set to a low impurity concentration without being affected by the diffusion of impurities from the substrate (11). As a result, it is possible to solve the problems such as the increase of Vth and the deterioration of mobility due to the increase of impurity scattering, which are the conventional problems. In addition, Si 3 N 4
Since the film (24) is formed in contact with the bottom of the drain region (13), punch-through between the source and the drain, which is a kind of short channel effect, can be prevented (FIG. 9).
【００２４】本発明のＭＯＳ電界効果トランジスタによ
れば、第２に、Ｓｉ3Ｎ4膜（４６）下のソース領域端部
（５０ａ）が前記チャンネル領域（５２）と接したソ−
ス領域端部（５０ｂ）よりもチャンネル領域（１４）側
に位置するように形成されているので、このソ−ス領域
端部（５０ａ）によって、チャンネル領域（１４）と接
したソ−ス領域端部（５０ｂ）がドレイン電界から電気
的に遮蔽されることになる。よって、ドレイン電界の影
響によってソ−ス領域端部（５０ｂ）における電位障壁
の低下を防止し、短チャンネル効果を有効に抑止できる
（図１７）。According to the MOS field effect transistor of the present invention, secondly, the source region end (50a) under the Si 3 N 4 film (46) is in contact with the channel region (52).
Since it is formed so as to be located closer to the channel region (14) than the end of the source region (50b), the source region which is in contact with the channel region (14) by the end of the source region (50a). The end (50b) will be electrically shielded from the drain field. Therefore, it is possible to prevent the potential barrier from lowering at the edge (50b) of the source region due to the influence of the drain electric field, and to effectively suppress the short channel effect (FIG. 17).
【図１】本発明のＭＯＳ電界効果トランジスタの構造を
示す断面図である。FIG. 1 is a cross-sectional view showing the structure of a MOS field effect transistor of the present invention.
【図２】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第１の断面図である。FIG. 2 is a first cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図３】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第２の断面図である。FIG. 3 is a second cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図４】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第３の断面図である。FIG. 4 is a third cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図５】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第４の断面図である。FIG. 5 is a fourth cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図６】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第５の断面図である。FIG. 6 is a fifth cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図７】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第６の断面図である。FIG. 7 is a sixth cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図８】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第７の断面図である。FIG. 8 is a seventh cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図９】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第８の断面図である。FIG. 9 is an eighth cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the first embodiment of the present invention.
【図１０】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第１の断面図である。FIG. 10 is a first cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１１】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第２の断面図である。FIG. 11 is a second cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１２】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第３の断面図である。FIG. 12 is a third cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１３】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第４の断面図である。FIG. 13 is a fourth cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１４】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第５の断面図である。FIG. 14 is a fifth cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１５】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第６の断面図である。FIG. 15 is a sixth sectional view showing the method for manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１６】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第７の断面図である。FIG. 16 is a seventh cross-sectional view showing the method of manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１７】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第８の断面図である。FIG. 17 is an eighth cross sectional view showing the method of manufacturing the MOS field effect transistor according to the second embodiment of the present invention.
【図１８】従来例に係るＭＯＳ電界効果トランジスタを
示す断面図である。FIG. 18 is a cross-sectional view showing a MOS field effect transistor according to a conventional example.
【図１９】ＭＯＳ電界効果トランジスタのチャンネル深
さ方向の不純物分布図である。FIG. 19 is an impurity distribution diagram in the channel depth direction of a MOS field effect transistor.
Claims (3)
形成された一導電型のチャンネル領域と、前記基板上に
ゲート絶縁膜を介して形成されたゲート電極と、該ゲー
ト電極の両側に形成されたソース・ドレイン領域とを具
備するＭＯＳ電界効果トランジスタにおいて、前記チャ
ンネル領域の下および前記ドレイン領域下に接して不純
物拡散を阻止するための絶縁膜を形成したことを特徴と
したＭＯＳ電界効果トランジスタ。1. A semiconductor substrate of one conductivity type, a channel region of one conductivity type formed on the surface of the substrate, a gate electrode formed on the substrate via a gate insulating film, and both sides of the gate electrode. In a MOS field effect transistor having a source / drain region formed in the same, an insulating film for preventing impurity diffusion is formed under the channel region and under the drain region. Effect transistor.
が前記チャンネル領域と接したソ−ス領域端部よりもチ
ャンネル領域側に位置するように形成されていることを
特徴とした請求項１記載のＭＯＳ電界効果トランジス
タ。2. The source region extending below the insulating film is formed so as to be located closer to the channel region than the source region contacting with the channel region. Item 1. A MOS field effect transistor according to item 1.
を特徴とする請求項１または請求項２記載のＭＯＳ電界
効果トランジスタ。3. The MOS field effect transistor according to claim 1, wherein the insulating film is a Si 3 N 4 film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096693A JPH06224421A (en) | 1993-01-26 | 1993-01-26 | Mos field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096693A JPH06224421A (en) | 1993-01-26 | 1993-01-26 | Mos field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224421A true JPH06224421A (en) | 1994-08-12 |
Family
ID=11764917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096693A Pending JPH06224421A (en) | 1993-01-26 | 1993-01-26 | Mos field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224421A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198851A (en) * | 2007-02-14 | 2008-08-28 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
-
1993
- 1993-01-26 JP JP1096693A patent/JPH06224421A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198851A (en) * | 2007-02-14 | 2008-08-28 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
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