JPH06224421A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPH06224421A JPH06224421A JP1096693A JP1096693A JPH06224421A JP H06224421 A JPH06224421 A JP H06224421A JP 1096693 A JP1096693 A JP 1096693A JP 1096693 A JP1096693 A JP 1096693A JP H06224421 A JPH06224421 A JP H06224421A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 キャリアの不純物散乱を減少させ高移動度の
ＭＯＳ電界効果トランジスタを得るとともに、ソ−ス・
ドレイン間のパンチスル−を防止する。 【構成】 Ｐ型のシリコン基板（１１）の不純物濃度を
１×１０17／ｃｍ3〜１×１０18／ｃｍ3という高濃度と
し、Ｐ型のチャンネル領域（１４）の不純物濃度を１×
１０15／ｃｍ3〜１×１０16／ｃｍ3という低濃度に形成
し、チャンネル領域（１４）の下およびドレイン領域
（１３）下に接して、Ｓｉ3Ｎ4膜等の不純物拡散係数が
小さい材料からなる絶縁膜（１５）を形成する。
ＭＯＳ電界効果トランジスタを得るとともに、ソ−ス・
ドレイン間のパンチスル−を防止する。 【構成】 Ｐ型のシリコン基板（１１）の不純物濃度を
１×１０17／ｃｍ3〜１×１０18／ｃｍ3という高濃度と
し、Ｐ型のチャンネル領域（１４）の不純物濃度を１×
１０15／ｃｍ3〜１×１０16／ｃｍ3という低濃度に形成
し、チャンネル領域（１４）の下およびドレイン領域
（１３）下に接して、Ｓｉ3Ｎ4膜等の不純物拡散係数が
小さい材料からなる絶縁膜（１５）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果トラン
ジスタに関し、さらに詳しく言えば、サブミクロン以下
に微細化されたＭＯＳ電界効果トランジスタの高性能化
技術に関するものである。
ジスタに関し、さらに詳しく言えば、サブミクロン以下
に微細化されたＭＯＳ電界効果トランジスタの高性能化
技術に関するものである。
【０００２】
【従来の技術】図１８は従来のＭＯＳ電界効果トランジ
スタの断面図である。図において、（１は半導体基板、
（２）はソース領域、（３）はドレイン領域、（４）は
チャンネル領域、（５）はゲート絶縁膜、（６）はゲー
ト電極である。このＭＯＳ電界効果トランジスタにおい
て、チャンネル長をサブミクロン以下に微細化する際に
は、図１９に示すようなチャンネル領域の深さ方向の不
純物濃度分布（図において、実線で示す。）に設定する
のが理想的であると考えられている。即ち、チャンネル
領域（４）の表面における不純物濃度Ｎｓを減少させる
ことによって、低Ｖｔｈ（スレッショルド電圧）化し、
一方チャンネル領域（４の深い部分の不純物濃度Ｎｊを
増加させることによって短チャンネル効果を抑止したも
のである。
スタの断面図である。図において、（１は半導体基板、
（２）はソース領域、（３）はドレイン領域、（４）は
チャンネル領域、（５）はゲート絶縁膜、（６）はゲー
ト電極である。このＭＯＳ電界効果トランジスタにおい
て、チャンネル長をサブミクロン以下に微細化する際に
は、図１９に示すようなチャンネル領域の深さ方向の不
純物濃度分布（図において、実線で示す。）に設定する
のが理想的であると考えられている。即ち、チャンネル
領域（４）の表面における不純物濃度Ｎｓを減少させる
ことによって、低Ｖｔｈ（スレッショルド電圧）化し、
一方チャンネル領域（４の深い部分の不純物濃度Ｎｊを
増加させることによって短チャンネル効果を抑止したも
のである。
【０００３】このような不純物分布に設定することによ
り、Ｖｔｈのスケーリングと耐パンチスルー特性を両立
することができる。さらに、Ｎｓの減少化によりチャン
ネル領域（４）の表面におけるキャリアの不純物散乱が
減少し、高移動度のＭＯＳ電界効果トランジスタが得ら
れる等の利点がある。なお上述した技術は、例えば、電
子情報通信学会技術研究報告［シリコン材料・デバイ
ス］（１９９０年１１月２０日発行）の第５頁〜第６頁
に記載されている。
り、Ｖｔｈのスケーリングと耐パンチスルー特性を両立
することができる。さらに、Ｎｓの減少化によりチャン
ネル領域（４）の表面におけるキャリアの不純物散乱が
減少し、高移動度のＭＯＳ電界効果トランジスタが得ら
れる等の利点がある。なお上述した技術は、例えば、電
子情報通信学会技術研究報告［シリコン材料・デバイ
ス］（１９９０年１１月２０日発行）の第５頁〜第６頁
に記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、図１９
の実線で示すチャンネル不純物分布を現実に得るには困
難な問題があった。例えば、ＭＢＥ（Ｍｏｌｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）技術を適用して、高不
純物濃度の基板上に低不純物濃度の薄いシリコン層を形
成することは可能であるが、その後の各種の熱処理（ソ
ース・ドレインのアニール工程、ＣＶＤ工程等）を経る
ことにより、シリコン層中の不純物濃度が基板からの不
純物拡散の影響を受けて高くなるので、結局デバイス完
成時には図１７において破線で示すような分布になって
しまう。このため、Ｖｔｈの増加、不純物散乱の増加に
よる移動度の劣化等の問題が起こってくる。
の実線で示すチャンネル不純物分布を現実に得るには困
難な問題があった。例えば、ＭＢＥ（Ｍｏｌｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）技術を適用して、高不
純物濃度の基板上に低不純物濃度の薄いシリコン層を形
成することは可能であるが、その後の各種の熱処理（ソ
ース・ドレインのアニール工程、ＣＶＤ工程等）を経る
ことにより、シリコン層中の不純物濃度が基板からの不
純物拡散の影響を受けて高くなるので、結局デバイス完
成時には図１７において破線で示すような分布になって
しまう。このため、Ｖｔｈの増加、不純物散乱の増加に
よる移動度の劣化等の問題が起こってくる。
【０００５】本発明は、上述した課題に鑑みて創作され
たものであり、本発明の第１の目的は、基板から表面へ
の不純物拡散を阻止することにより、チャンネル領域表
面を低不純物濃度に設定することを可能にした、ＭＯＳ
電界効果トランジスタを提供することである。また本発
明の第２の目的は、短チャンネル効果を抑止したＭＯＳ
電界効果トランジスタを提供することである。
たものであり、本発明の第１の目的は、基板から表面へ
の不純物拡散を阻止することにより、チャンネル領域表
面を低不純物濃度に設定することを可能にした、ＭＯＳ
電界効果トランジスタを提供することである。また本発
明の第２の目的は、短チャンネル効果を抑止したＭＯＳ
電界効果トランジスタを提供することである。
【０００６】
【課題を解決するための手段】本発明のＭＯＳ電界効果
トランジスタは、図１に示すようにＰ型のシリコン基板
（１１）の不純物濃度を１×１０17／ｃｍ3〜１×１０
18／ｃｍ3という高い濃度とし、Ｐ型のチャンネル領域
（１４）の不純物濃度を１×１０15／ｃｍ3〜１×１０
16／ｃｍ3という低い濃度に形成し、このチャンネル領
域（１４）の下および前記ドレイン領域（１３）下に接
して不純物拡散を阻止するための絶縁膜（１５）を形成
したことを特徴としている。絶縁膜（１５）としては、
不純物の拡散係数が非常に小さい材料、例えばＳｉ3Ｎ4
膜を利用できる。
トランジスタは、図１に示すようにＰ型のシリコン基板
（１１）の不純物濃度を１×１０17／ｃｍ3〜１×１０
18／ｃｍ3という高い濃度とし、Ｐ型のチャンネル領域
（１４）の不純物濃度を１×１０15／ｃｍ3〜１×１０
16／ｃｍ3という低い濃度に形成し、このチャンネル領
域（１４）の下および前記ドレイン領域（１３）下に接
して不純物拡散を阻止するための絶縁膜（１５）を形成
したことを特徴としている。絶縁膜（１５）としては、
不純物の拡散係数が非常に小さい材料、例えばＳｉ3Ｎ4
膜を利用できる。
【０００７】さらに、本発明のＭＯＳ電界効果トランジ
スタは、図２に示すように、前記絶縁膜（１５）下に延
在して形成されたソース領域端部（１２ａ）が前記チャ
ンネル領域（１４）と接したソ−ス領域端部（１２ｂ）
よりもチャンネル領域（１４）側に位置するように形成
されてことを特徴としている。
スタは、図２に示すように、前記絶縁膜（１５）下に延
在して形成されたソース領域端部（１２ａ）が前記チャ
ンネル領域（１４）と接したソ−ス領域端部（１２ｂ）
よりもチャンネル領域（１４）側に位置するように形成
されてことを特徴としている。
【０００８】
【作用】本発明のＭＯＳ電界効果トランジスタによれ
ば、チャンネル領域（１４）の下にＳｉ3Ｎ4膜等からな
る絶縁膜（１５）を形成しているので、シリコン基板
（１１）からの不純物拡散の影響を受けずに、チャンネ
ル領域（１４）を任意の低不純物濃度に設定することが
可能となる。これにより、従来の問題点であったＶｔｈ
の増加、不純物散乱の増加による移動度の劣化等の問題
を解決することができる。 また、絶縁膜（１５）はド
レイン領域（１３）下に接して形成されているので、短
チャンネル効果の一種であるソ−ス・ドレイン間のパン
チスル−を防止することもできる。
ば、チャンネル領域（１４）の下にＳｉ3Ｎ4膜等からな
る絶縁膜（１５）を形成しているので、シリコン基板
（１１）からの不純物拡散の影響を受けずに、チャンネ
ル領域（１４）を任意の低不純物濃度に設定することが
可能となる。これにより、従来の問題点であったＶｔｈ
の増加、不純物散乱の増加による移動度の劣化等の問題
を解決することができる。 また、絶縁膜（１５）はド
レイン領域（１３）下に接して形成されているので、短
チャンネル効果の一種であるソ−ス・ドレイン間のパン
チスル−を防止することもできる。
【０００９】さらに、本発明によれば絶縁膜（１５）下
のソース領域端部（１２ａ）が前記チャンネル領域（１
４）と接したソ−ス領域端部（１２ｂ）よりもチャンネ
ル領域（１４）側に位置するように形成されているの
で、このソ−ス領域端部（１２ｂ）によって、チャンネ
ル領域（１４）と接したソ−ス領域端部（１２ｂ）がド
レイン電界から電気的に遮蔽されることになる。よっ
て、ドレイン電界の影響によってソ−ス領域端部（１２
ｂ）における電位障壁の低下を防止し、短チャンネル効
果を有効に抑止できる。
のソース領域端部（１２ａ）が前記チャンネル領域（１
４）と接したソ−ス領域端部（１２ｂ）よりもチャンネ
ル領域（１４）側に位置するように形成されているの
で、このソ−ス領域端部（１２ｂ）によって、チャンネ
ル領域（１４）と接したソ−ス領域端部（１２ｂ）がド
レイン電界から電気的に遮蔽されることになる。よっ
て、ドレイン電界の影響によってソ−ス領域端部（１２
ｂ）における電位障壁の低下を防止し、短チャンネル効
果を有効に抑止できる。
【００１０】
【実施例】（１）第１の実施例 以下で、本発明の第１の実施例を図３〜図９を参照して
説明する。Ｐ型不純物（ボロン等）を１×１０17／ｃｍ
3〜１×１０18／ｃｍ3程度の濃度にドープしたシリコン
基板（２１）を準備し、選択酸化法を適用して、基板
（２１上に素子分離絶縁膜（２２）を形成する。シリコ
ン基板（２１）上を含む全面に膜厚１５０Å〜３００Å
のＳｉ3Ｎ4膜（２３）を形成する。Ｓｉ3Ｎ4膜（２３）
の形成には、ＳｉＨ2Ｃｌ2＋ＮＨ3の混合ガスを用いた
減圧ＣＶＤ法あるいは、ＮＨ3を含むガス中で熱処理を
行う直接窒化法が適用できる（図３）。
説明する。Ｐ型不純物（ボロン等）を１×１０17／ｃｍ
3〜１×１０18／ｃｍ3程度の濃度にドープしたシリコン
基板（２１）を準備し、選択酸化法を適用して、基板
（２１上に素子分離絶縁膜（２２）を形成する。シリコ
ン基板（２１）上を含む全面に膜厚１５０Å〜３００Å
のＳｉ3Ｎ4膜（２３）を形成する。Ｓｉ3Ｎ4膜（２３）
の形成には、ＳｉＨ2Ｃｌ2＋ＮＨ3の混合ガスを用いた
減圧ＣＶＤ法あるいは、ＮＨ3を含むガス中で熱処理を
行う直接窒化法が適用できる（図３）。
【００１１】次いで、ホトエッチング技術により、後に
ソ−ス領域となる領域上のＳｉ3Ｎ4膜（２３）を選択的
に除去してシリコン基板（２１）の表面を露出させ、後
にチャンネル領域およびドレイン領域となる領域上にＳ
ｉ3Ｎ4膜（２３）を残す（図４）。次に、減圧ＣＶＤ法
によって、シリコン基板（２１）の全面に、多結晶シリ
コン膜または非晶質シリコン膜からなるシリコン膜（２
５）を約１０００Åの膜厚に堆積し、上記工程で露出さ
せたシリコン基板（２１）の表面に付着させる。そし
て、レーザーアニール法あるいはランプアニール法等の
熱処理を行うことによって、シリコン膜（２５）を単結
晶化する。ここで、シリコン膜（２５）の一部が単結晶
のシリコン基板（２１）上に付着しているので、この付
着面から結晶成長が起こる。つまり、シリコン基板（２
１）をいわば種結晶として用いて結晶成長を促進したも
のであり、単に絶縁膜上に形成された非晶質シリコン膜
等を単結晶化するのと比較して、品質のよいシリコン単
結晶膜を迅速に成長できる利点を有している。したがっ
て、このＳｉ3Ｎ4膜（２４）を形成することによって、
結晶性が損なわれＭＯＳ電界効果トランジスタの特性が
悪化するというおそれがない。この後、シリコン膜（２
５）を低濃度のＰ型にするためのイオン注入を行う。そ
して、素子分離絶縁膜（２２）上のシリコン膜（２５）
をホトエッチング技術を用いて選択的に除去する（図
５）。
ソ−ス領域となる領域上のＳｉ3Ｎ4膜（２３）を選択的
に除去してシリコン基板（２１）の表面を露出させ、後
にチャンネル領域およびドレイン領域となる領域上にＳ
ｉ3Ｎ4膜（２３）を残す（図４）。次に、減圧ＣＶＤ法
によって、シリコン基板（２１）の全面に、多結晶シリ
コン膜または非晶質シリコン膜からなるシリコン膜（２
５）を約１０００Åの膜厚に堆積し、上記工程で露出さ
せたシリコン基板（２１）の表面に付着させる。そし
て、レーザーアニール法あるいはランプアニール法等の
熱処理を行うことによって、シリコン膜（２５）を単結
晶化する。ここで、シリコン膜（２５）の一部が単結晶
のシリコン基板（２１）上に付着しているので、この付
着面から結晶成長が起こる。つまり、シリコン基板（２
１）をいわば種結晶として用いて結晶成長を促進したも
のであり、単に絶縁膜上に形成された非晶質シリコン膜
等を単結晶化するのと比較して、品質のよいシリコン単
結晶膜を迅速に成長できる利点を有している。したがっ
て、このＳｉ3Ｎ4膜（２４）を形成することによって、
結晶性が損なわれＭＯＳ電界効果トランジスタの特性が
悪化するというおそれがない。この後、シリコン膜（２
５）を低濃度のＰ型にするためのイオン注入を行う。そ
して、素子分離絶縁膜（２２）上のシリコン膜（２５）
をホトエッチング技術を用いて選択的に除去する（図
５）。
【００１２】次に、前記工程で単結晶化したシリコン膜
（２５）を熱酸化することによって、その表面に厚さ約
１５０Åのゲート絶縁膜（２６）を形成し、その後Ｓｉ
3Ｎ4膜（２４）の上方にあたるゲート絶縁膜（２６）上
にポリシリコンからなるゲート電極（２７）を形成する
（図６）。次いで、ゲート電極（２７）をマスクとし
て、シリコン膜（２５）中にヒ素イオン（75Ａｓ+ ）を
加速エネルギー６０ＫｅＶ，注入量５×１０15／ｃｍ2
の条件下でイオン注入することによってＮ型のソース・
ドレイン領域（２８,２９）を形成する（図７）。
（２５）を熱酸化することによって、その表面に厚さ約
１５０Åのゲート絶縁膜（２６）を形成し、その後Ｓｉ
3Ｎ4膜（２４）の上方にあたるゲート絶縁膜（２６）上
にポリシリコンからなるゲート電極（２７）を形成する
（図６）。次いで、ゲート電極（２７）をマスクとし
て、シリコン膜（２５）中にヒ素イオン（75Ａｓ+ ）を
加速エネルギー６０ＫｅＶ，注入量５×１０15／ｃｍ2
の条件下でイオン注入することによってＮ型のソース・
ドレイン領域（２８,２９）を形成する（図７）。
【００１３】次に、不活性雰囲気あるいは酸化性雰囲気
中で９００℃〜９５０℃の熱処理を行うことにより、ソ
ース・ドレイン領域（２８,２９）を電気的に活性化す
る。次に、減圧ＣＶＤ法によって、ＢＰＳＧ膜等からな
る層間絶縁膜（３０）を堆積する。本発明によれば、チ
ャンネル領域（３１）の下にＳｉ3Ｎ4膜（２４）が形成
されているので、上記熱処理工程においてシリコン基板
（２１）からボロンがチャンネル領域（３１）に拡散す
るのを防止できる。したがって、図１９において実線で
示した理想的なチャンネル不純物分布が得られるのであ
る。
中で９００℃〜９５０℃の熱処理を行うことにより、ソ
ース・ドレイン領域（２８,２９）を電気的に活性化す
る。次に、減圧ＣＶＤ法によって、ＢＰＳＧ膜等からな
る層間絶縁膜（３０）を堆積する。本発明によれば、チ
ャンネル領域（３１）の下にＳｉ3Ｎ4膜（２４）が形成
されているので、上記熱処理工程においてシリコン基板
（２１）からボロンがチャンネル領域（３１）に拡散す
るのを防止できる。したがって、図１９において実線で
示した理想的なチャンネル不純物分布が得られるのであ
る。
【００１４】さらに、上記熱処理工程でドレイン領域
（２９）の底部がＳｉ3Ｎ4膜（２４）に接するように形
成したことにより、ドレイン領域（２９）の底部からソ
−ス領域（２８）へのリ−ク電流パスが遮断されるので
ソ−ス・ドレイン間でパンチスル−が起こるのを防止で
きる（図８）。次いで、ソース・ドレイン領域（２８,
２９）上にコンタクトホールを形成し、このコンタクト
ホールにおいてソース・ドレイン領域（２８,２９）と
接続されたアルミニウムからなるソース・ドレイン電極
（３２,３３）を形成する（図９）。
（２９）の底部がＳｉ3Ｎ4膜（２４）に接するように形
成したことにより、ドレイン領域（２９）の底部からソ
−ス領域（２８）へのリ−ク電流パスが遮断されるので
ソ−ス・ドレイン間でパンチスル−が起こるのを防止で
きる（図８）。次いで、ソース・ドレイン領域（２８,
２９）上にコンタクトホールを形成し、このコンタクト
ホールにおいてソース・ドレイン領域（２８,２９）と
接続されたアルミニウムからなるソース・ドレイン電極
（３２,３３）を形成する（図９）。
【００１５】このような製造方法を適用することによ
り、図１に示した本発明の電界効果トランジスタを得る
ことができる。すなわち、本実施例によれば、チャンネ
ル領域（３１）の下にＳｉ3Ｎ4膜（２４）を形成してい
るので、シリコン基板（２１）からボロンがチャンネル
領域（３１）に拡散するのを防止し、チャンネル領域
（３１）の不純物濃度を低く設定することができる。ま
た、ドレイン領域（２９）の底部がＳｉ3Ｎ4膜（２４）
に接するように形成したことにより、シリコン基板（２
１）を介してソ−ス・ドレイン間でパンチスル−が起こ
るのを防止できる。なお、Ｓｉ3Ｎ4膜（２４）は不純物
拡散を阻止するための絶縁膜の一例であって、ボロン、
ヒ素等の不純物の拡散係数が非常に小さい絶縁材料であ
れば他の材料でも構わない。 （２）第２の実施例 以下で、本発明の第２の実施例を図１０〜図１７を参照
して説明する。なお、第１の実施例と共通する内容につ
いては、重複するため説明を省略する。
り、図１に示した本発明の電界効果トランジスタを得る
ことができる。すなわち、本実施例によれば、チャンネ
ル領域（３１）の下にＳｉ3Ｎ4膜（２４）を形成してい
るので、シリコン基板（２１）からボロンがチャンネル
領域（３１）に拡散するのを防止し、チャンネル領域
（３１）の不純物濃度を低く設定することができる。ま
た、ドレイン領域（２９）の底部がＳｉ3Ｎ4膜（２４）
に接するように形成したことにより、シリコン基板（２
１）を介してソ−ス・ドレイン間でパンチスル−が起こ
るのを防止できる。なお、Ｓｉ3Ｎ4膜（２４）は不純物
拡散を阻止するための絶縁膜の一例であって、ボロン、
ヒ素等の不純物の拡散係数が非常に小さい絶縁材料であ
れば他の材料でも構わない。 （２）第２の実施例 以下で、本発明の第２の実施例を図１０〜図１７を参照
して説明する。なお、第１の実施例と共通する内容につ
いては、重複するため説明を省略する。
【００１６】まず第１の実施例と同様に、Ｐ型不純物
（ボロン等）を１×１０17／ｃｍ3〜１×１０18／ｃｍ3
程度の濃度にドープした単結晶のシリコン基板（４１）
を準備し、選択酸化法を適用して、基板（４１）上に素
子分離絶縁膜（４２）を形成し、シリコン基板（４１）
上を含む全面に膜厚１５０Å〜３００ÅのＳｉ3Ｎ4膜
（４３）を形成する（図１０）。
（ボロン等）を１×１０17／ｃｍ3〜１×１０18／ｃｍ3
程度の濃度にドープした単結晶のシリコン基板（４１）
を準備し、選択酸化法を適用して、基板（４１）上に素
子分離絶縁膜（４２）を形成し、シリコン基板（４１）
上を含む全面に膜厚１５０Å〜３００ÅのＳｉ3Ｎ4膜
（４３）を形成する（図１０）。
【００１７】次いで、Ｓｉ3Ｎ4膜（４３）上にレジスト
膜（４４）を形成し、該レジスト膜（４４）をマスクと
して、リンイオン（Ｐ+）を加速電圧６０ＫｅＶ、注入
量５×１０15／ｃｍ2の条件でシリコン基板（４１）に
イオン注入することにより、後にソース領域となる領域
にＮ型の半導体層（４５）を形成する。Ｎ型の半導体層
（４５）は後の工程でソース領域の一部となるものであ
る（図１１）。
膜（４４）を形成し、該レジスト膜（４４）をマスクと
して、リンイオン（Ｐ+）を加速電圧６０ＫｅＶ、注入
量５×１０15／ｃｍ2の条件でシリコン基板（４１）に
イオン注入することにより、後にソース領域となる領域
にＮ型の半導体層（４５）を形成する。Ｎ型の半導体層
（４５）は後の工程でソース領域の一部となるものであ
る（図１１）。
【００１８】次に、レジスト膜（４４）をマスクとして
Ｓｉ3Ｎ4膜（４３）をエッチングすることにより、Ｎ型
の半導体層（４５）上のＳｉ3Ｎ4膜（４３）を除去し
て、後にチャンネル領域およびドレイン領域となる領域
上にのみＳｉ3Ｎ4膜（４６）を残す（図１２）。次に、
レジスト膜（４４）を除去し、第１の実施例の工程と同
様に、多結晶シリコン膜等からなるノンドープのシリコ
ン膜（４７）をシリコン基板（４１）上に堆積し、レー
ザーアニール法等の熱処理を加えることで、該シリコン
膜（４７）を単結晶化し、さらにシリコン膜（４７）を
低濃度（１×１０15／ｃｍ3〜１×１０16／ｃｍ3）のＰ
型にするためのイオン注入を行い、素子分離絶縁膜（４
２）上のシリコン膜（４７）をホトエッチング技術を用
いて、選択的に除去する（図１３）。
Ｓｉ3Ｎ4膜（４３）をエッチングすることにより、Ｎ型
の半導体層（４５）上のＳｉ3Ｎ4膜（４３）を除去し
て、後にチャンネル領域およびドレイン領域となる領域
上にのみＳｉ3Ｎ4膜（４６）を残す（図１２）。次に、
レジスト膜（４４）を除去し、第１の実施例の工程と同
様に、多結晶シリコン膜等からなるノンドープのシリコ
ン膜（４７）をシリコン基板（４１）上に堆積し、レー
ザーアニール法等の熱処理を加えることで、該シリコン
膜（４７）を単結晶化し、さらにシリコン膜（４７）を
低濃度（１×１０15／ｃｍ3〜１×１０16／ｃｍ3）のＰ
型にするためのイオン注入を行い、素子分離絶縁膜（４
２）上のシリコン膜（４７）をホトエッチング技術を用
いて、選択的に除去する（図１３）。
【００１９】次いで、膜厚１５０Åのゲート絶縁膜（４
８）、膜厚４０００Åの多結晶シリコンからなるゲート
電極（４９）を順次形成する（図１４）。その後、該ゲ
ート電極（４９）をマスクとしてヒ素イオン（Ａｓ+）
を例えば加速電圧６０ＫｅＶ、注入量５×１０15／ｃｍ
2の条件でシリコン膜（４７）にイオン注入することに
よりＮ型のソース・ドレイン領域（５０,５１）を形成
する。またこれにより、ソース・ドレイン領域（５０,
５１）の間のシリコン膜（４７）にはチャンネル領域
（５２）が形成される（図１５）。
８）、膜厚４０００Åの多結晶シリコンからなるゲート
電極（４９）を順次形成する（図１４）。その後、該ゲ
ート電極（４９）をマスクとしてヒ素イオン（Ａｓ+）
を例えば加速電圧６０ＫｅＶ、注入量５×１０15／ｃｍ
2の条件でシリコン膜（４７）にイオン注入することに
よりＮ型のソース・ドレイン領域（５０,５１）を形成
する。またこれにより、ソース・ドレイン領域（５０,
５１）の間のシリコン膜（４７）にはチャンネル領域
（５２）が形成される（図１５）。
【００２０】次に、不活性雰囲気あるいは酸化性雰囲気
中において９００℃〜９５０℃の熱処理を行うことによ
り、ソース・ドレイン領域（５０,５１）とＮ型の半導
体層（４５）とを拡散により一体化する。Ｎ型の半導体
層（４５）はリンを含んで形成されているので拡散が速
く進み、結果として第１の実施例と同様に、Ｓｉ3Ｎ4膜
（４６）下に延在したソース領域端部（５０ａ）がチャ
ンネル領域（５２）と接したソ−ス領域端部（５０ｂ）
よりもチャンネル領域（５２）側に位置するように形成
されるのである。この後、ＢＰＳＧ膜等からなる層間絶
縁膜（５３）を堆積する（図１６）。
中において９００℃〜９５０℃の熱処理を行うことによ
り、ソース・ドレイン領域（５０,５１）とＮ型の半導
体層（４５）とを拡散により一体化する。Ｎ型の半導体
層（４５）はリンを含んで形成されているので拡散が速
く進み、結果として第１の実施例と同様に、Ｓｉ3Ｎ4膜
（４６）下に延在したソース領域端部（５０ａ）がチャ
ンネル領域（５２）と接したソ−ス領域端部（５０ｂ）
よりもチャンネル領域（５２）側に位置するように形成
されるのである。この後、ＢＰＳＧ膜等からなる層間絶
縁膜（５３）を堆積する（図１６）。
【００２１】次いで、ソース・ドレイン電極（５４,５
５）を形成する（図１７）。このような製造方法を適用
することにより、図２に示した本発明の電界効果トラン
ジスタを得ることができる。すなわち、本実施例によれ
ば、チャンネル領域（５２）の下にＳｉ3Ｎ4膜（４６）
を形成しているので、シリコン基板（４１）からボロン
がチャンネル領域（５２）に拡散するのを防止し、チャ
ンネル領域（５２）の不純物濃度を低く設定することが
できる。また、ドレイン領域（５１）の底部がＳｉ3Ｎ4
膜（２４）に接するように形成したことにより、シリコ
ン基板（４１）を介してソ−ス・ドレイン間でパンチス
ル−が起こるのを防止できる。
５）を形成する（図１７）。このような製造方法を適用
することにより、図２に示した本発明の電界効果トラン
ジスタを得ることができる。すなわち、本実施例によれ
ば、チャンネル領域（５２）の下にＳｉ3Ｎ4膜（４６）
を形成しているので、シリコン基板（４１）からボロン
がチャンネル領域（５２）に拡散するのを防止し、チャ
ンネル領域（５２）の不純物濃度を低く設定することが
できる。また、ドレイン領域（５１）の底部がＳｉ3Ｎ4
膜（２４）に接するように形成したことにより、シリコ
ン基板（４１）を介してソ−ス・ドレイン間でパンチス
ル−が起こるのを防止できる。
【００２２】さらに、チャンネル領域（５２）と接した
ソ−ス領域端部（５０ｂ）がＳｉ3Ｎ4膜（４６）下に延
在したソース領域端部（５０ａ）によって電気的に遮蔽
されることにより短チャンネル効果も防止することがで
きる。なお、Ｓｉ3Ｎ4膜（４６）は不純物拡散を阻止す
るための絶縁膜の一例であって、リン、ボロン等の不純
物の拡散係数が非常に小さい絶縁材料であれば他の材料
であっても構わない。
ソ−ス領域端部（５０ｂ）がＳｉ3Ｎ4膜（４６）下に延
在したソース領域端部（５０ａ）によって電気的に遮蔽
されることにより短チャンネル効果も防止することがで
きる。なお、Ｓｉ3Ｎ4膜（４６）は不純物拡散を阻止す
るための絶縁膜の一例であって、リン、ボロン等の不純
物の拡散係数が非常に小さい絶縁材料であれば他の材料
であっても構わない。
【００２３】
【発明の効果】以上説明したように、本発明のＭＯＳ電
界効果トランジスタによれば、第１に、チャンネル領域
（３１）の下にＳｉ3Ｎ4膜（２４）を形成しているの
で、シリコン基板（１１）からの不純物拡散の影響を受
けずに、チャンネル領域（３１）を低不純物濃度に設定
することが可能となる。これにより、従来の問題点であ
ったＶｔｈの増加、不純物散乱の増加による移動度の劣
化等の問題を解決することができる。 また、Ｓｉ3Ｎ4
膜（２４）はドレイン領域（１３）下に接して形成され
ているので、短チャンネル効果の一種であるソ−ス・ド
レイン間のパンチスル−を防止することもできる（図
９）。
界効果トランジスタによれば、第１に、チャンネル領域
（３１）の下にＳｉ3Ｎ4膜（２４）を形成しているの
で、シリコン基板（１１）からの不純物拡散の影響を受
けずに、チャンネル領域（３１）を低不純物濃度に設定
することが可能となる。これにより、従来の問題点であ
ったＶｔｈの増加、不純物散乱の増加による移動度の劣
化等の問題を解決することができる。 また、Ｓｉ3Ｎ4
膜（２４）はドレイン領域（１３）下に接して形成され
ているので、短チャンネル効果の一種であるソ−ス・ド
レイン間のパンチスル−を防止することもできる（図
９）。
【００２４】本発明のＭＯＳ電界効果トランジスタによ
れば、第２に、Ｓｉ3Ｎ4膜（４６）下のソース領域端部
（５０ａ）が前記チャンネル領域（５２）と接したソ−
ス領域端部（５０ｂ）よりもチャンネル領域（１４）側
に位置するように形成されているので、このソ−ス領域
端部（５０ａ）によって、チャンネル領域（１４）と接
したソ−ス領域端部（５０ｂ）がドレイン電界から電気
的に遮蔽されることになる。よって、ドレイン電界の影
響によってソ−ス領域端部（５０ｂ）における電位障壁
の低下を防止し、短チャンネル効果を有効に抑止できる
（図１７）。
れば、第２に、Ｓｉ3Ｎ4膜（４６）下のソース領域端部
（５０ａ）が前記チャンネル領域（５２）と接したソ−
ス領域端部（５０ｂ）よりもチャンネル領域（１４）側
に位置するように形成されているので、このソ−ス領域
端部（５０ａ）によって、チャンネル領域（１４）と接
したソ−ス領域端部（５０ｂ）がドレイン電界から電気
的に遮蔽されることになる。よって、ドレイン電界の影
響によってソ−ス領域端部（５０ｂ）における電位障壁
の低下を防止し、短チャンネル効果を有効に抑止できる
（図１７）。
【図１】本発明のＭＯＳ電界効果トランジスタの構造を
示す断面図である。
示す断面図である。
【図２】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第１の断面図である。
ランジスタの製造方法を示す第１の断面図である。
【図３】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第２の断面図である。
ランジスタの製造方法を示す第２の断面図である。
【図４】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第３の断面図である。
ランジスタの製造方法を示す第３の断面図である。
【図５】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第４の断面図である。
ランジスタの製造方法を示す第４の断面図である。
【図６】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第５の断面図である。
ランジスタの製造方法を示す第５の断面図である。
【図７】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第６の断面図である。
ランジスタの製造方法を示す第６の断面図である。
【図８】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第７の断面図である。
ランジスタの製造方法を示す第７の断面図である。
【図９】本発明の第１の実施例に係るＭＯＳ電界効果ト
ランジスタの製造方法を示す第８の断面図である。
ランジスタの製造方法を示す第８の断面図である。
【図１０】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第１の断面図である。
トランジスタの製造方法を示す第１の断面図である。
【図１１】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第２の断面図である。
トランジスタの製造方法を示す第２の断面図である。
【図１２】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第３の断面図である。
トランジスタの製造方法を示す第３の断面図である。
【図１３】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第４の断面図である。
トランジスタの製造方法を示す第４の断面図である。
【図１４】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第５の断面図である。
トランジスタの製造方法を示す第５の断面図である。
【図１５】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第６の断面図である。
トランジスタの製造方法を示す第６の断面図である。
【図１６】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第７の断面図である。
トランジスタの製造方法を示す第７の断面図である。
【図１７】本発明の第２の実施例に係るＭＯＳ電界効果
トランジスタの製造方法を示す第８の断面図である。
トランジスタの製造方法を示す第８の断面図である。
【図１８】従来例に係るＭＯＳ電界効果トランジスタを
示す断面図である。
示す断面図である。
【図１９】ＭＯＳ電界効果トランジスタのチャンネル深
さ方向の不純物分布図である。
さ方向の不純物分布図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板と、該基板表面に
形成された一導電型のチャンネル領域と、前記基板上に
ゲート絶縁膜を介して形成されたゲート電極と、該ゲー
ト電極の両側に形成されたソース・ドレイン領域とを具
備するＭＯＳ電界効果トランジスタにおいて、前記チャ
ンネル領域の下および前記ドレイン領域下に接して不純
物拡散を阻止するための絶縁膜を形成したことを特徴と
したＭＯＳ電界効果トランジスタ。 - 【請求項２】 前記絶縁膜下に延在したソース領域端部
が前記チャンネル領域と接したソ−ス領域端部よりもチ
ャンネル領域側に位置するように形成されていることを
特徴とした請求項１記載のＭＯＳ電界効果トランジス
タ。 - 【請求項３】 前記絶縁膜が、Ｓｉ3Ｎ4膜からなること
を特徴とする請求項１または請求項２記載のＭＯＳ電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096693A JPH06224421A (ja) | 1993-01-26 | 1993-01-26 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1096693A JPH06224421A (ja) | 1993-01-26 | 1993-01-26 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224421A true JPH06224421A (ja) | 1994-08-12 |
Family
ID=11764917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1096693A Pending JPH06224421A (ja) | 1993-01-26 | 1993-01-26 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198851A (ja) * | 2007-02-14 | 2008-08-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
-
1993
- 1993-01-26 JP JP1096693A patent/JPH06224421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198851A (ja) * | 2007-02-14 | 2008-08-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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