JPH06224426A - 半導体装置 - Google Patents
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- JPH06224426A JPH06224426A JP50A JP1055693A JPH06224426A JP H06224426 A JPH06224426 A JP H06224426A JP 50 A JP50 A JP 50A JP 1055693 A JP1055693 A JP 1055693A JP H06224426 A JPH06224426 A JP H06224426A
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- H10D12/411—Insulated-gate bipolar transistors [IGBT]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ドレイン−ソース間の降伏電圧を維持しＡＤ
耐量を増大させることができる高耐圧横型絶縁ゲート型
バイポーラトランジスタを提供する。 【構成】 第１導電型の半導体基板１１の表面部には、
第２導電型の延長ドレイン領域１２と、第２導電型の高
濃度ソース領域１６とが形成されている。延長ドレイン
領域１２の表面部には、第２導電型の高濃度ドレイン領
域１３が形成され、該高濃度ドレイン領域１３を取り囲
むように第１導電型の高濃度のドレイン隣接領域１４が
高濃度ドレイン領域１３と電気的に接続されて形成さ
れ、ドレイン隣接領域１４を取り囲むように第１導電型
の頂上領域１５が半導体基板１１と電気的に接続されて
形成されている。頂上領域１５とドレイン隣接領域１４
との間隔Ｘ１は頂上領域１５とドレイン隣接領域１４と
の間の抵抗値を所定値よりも増大させる所定距離である
例えば１０μｍに設定されている。
耐量を増大させることができる高耐圧横型絶縁ゲート型
バイポーラトランジスタを提供する。 【構成】 第１導電型の半導体基板１１の表面部には、
第２導電型の延長ドレイン領域１２と、第２導電型の高
濃度ソース領域１６とが形成されている。延長ドレイン
領域１２の表面部には、第２導電型の高濃度ドレイン領
域１３が形成され、該高濃度ドレイン領域１３を取り囲
むように第１導電型の高濃度のドレイン隣接領域１４が
高濃度ドレイン領域１３と電気的に接続されて形成さ
れ、ドレイン隣接領域１４を取り囲むように第１導電型
の頂上領域１５が半導体基板１１と電気的に接続されて
形成されている。頂上領域１５とドレイン隣接領域１４
との間隔Ｘ１は頂上領域１５とドレイン隣接領域１４と
の間の抵抗値を所定値よりも増大させる所定距離である
例えば１０μｍに設定されている。
Description
【０００１】
【産業上の利用分野】本発明は高耐圧横型絶縁ゲート型
バイポーラトランジスタ等の半導体装置に関する。
バイポーラトランジスタ等の半導体装置に関する。
【０００２】
【従来の技術】以下、従来の半導体装置としての高耐圧
横型絶縁ゲート型バイポーラトランジスタ（以降Ｌ−Ｉ
ＧＢＴと称する）を図面に基づいて説明する。
横型絶縁ゲート型バイポーラトランジスタ（以降Ｌ−Ｉ
ＧＢＴと称する）を図面に基づいて説明する。
【０００３】図３は上記従来の半導体装置としてのＬ−
ＩＧＢＴ５０を示す断面図である。図３において、第１
導電型の半導体基板５１の表面部には第２導電型の延長
ドレイン領域５２が形成され、該延長ドレイン領域５２
の表面部には、第２導電型の高濃度ドレイン領域５３が
形成され、該高濃度ドレイン領域５３を取り囲むように
第１導電型の高濃度のドレイン隣接領域５４が形成され
ており、該ドレイン隣接領域５４は高濃度ドレイン領域
５３と電気的に接続されている。さらに、延長ドレイン
領域５２の表面部には高濃度ドレイン領域５３及びドレ
イン隣接領域５４を取り囲むように第１導電型の頂上領
域５５が形成されており、該頂上領域５５は半導体基板
５１と電気的に接続されている。また、半導体基板５１
の表面部には、第２導電型の高濃度ソース領域５６が形
成され、該高濃度ソース領域５６の中央部に第１導電型
の高濃度のソース隣接領域５７が形成され、高濃度ソー
ス領域５６を取り囲むように第１導電型の高濃度のチャ
ンネルストッパ５８が形成されている。そして、半導体
基板５１の表面上には、ドレイン隣接領域５４から高濃
度ソース領域５６に亙るゲート酸化膜６０と、高濃度ド
レイン領域５３及びドレイン隣接領域５４と電気的に接
続された断面Ｔ字形のドレイン電極６１と、高濃度ソー
ス領域５６及びソース隣接領域５７と電気的に接続され
た断面Ｔ字形のソース電極６２とが形成されており、ゲ
ート酸化膜６０の内部には延長ドレイン領域５２の端部
から高濃度ソース領域５６の端部に亙って多結晶シリコ
ン膜からなるゲート電極６３が形成されており、半導体
基板５１の表面部のゲート電極６３下にチャンネルが形
成される。
ＩＧＢＴ５０を示す断面図である。図３において、第１
導電型の半導体基板５１の表面部には第２導電型の延長
ドレイン領域５２が形成され、該延長ドレイン領域５２
の表面部には、第２導電型の高濃度ドレイン領域５３が
形成され、該高濃度ドレイン領域５３を取り囲むように
第１導電型の高濃度のドレイン隣接領域５４が形成され
ており、該ドレイン隣接領域５４は高濃度ドレイン領域
５３と電気的に接続されている。さらに、延長ドレイン
領域５２の表面部には高濃度ドレイン領域５３及びドレ
イン隣接領域５４を取り囲むように第１導電型の頂上領
域５５が形成されており、該頂上領域５５は半導体基板
５１と電気的に接続されている。また、半導体基板５１
の表面部には、第２導電型の高濃度ソース領域５６が形
成され、該高濃度ソース領域５６の中央部に第１導電型
の高濃度のソース隣接領域５７が形成され、高濃度ソー
ス領域５６を取り囲むように第１導電型の高濃度のチャ
ンネルストッパ５８が形成されている。そして、半導体
基板５１の表面上には、ドレイン隣接領域５４から高濃
度ソース領域５６に亙るゲート酸化膜６０と、高濃度ド
レイン領域５３及びドレイン隣接領域５４と電気的に接
続された断面Ｔ字形のドレイン電極６１と、高濃度ソー
ス領域５６及びソース隣接領域５７と電気的に接続され
た断面Ｔ字形のソース電極６２とが形成されており、ゲ
ート酸化膜６０の内部には延長ドレイン領域５２の端部
から高濃度ソース領域５６の端部に亙って多結晶シリコ
ン膜からなるゲート電極６３が形成されており、半導体
基板５１の表面部のゲート電極６３下にチャンネルが形
成される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置としてのＬ−ＩＧＢＴにおいては、図３
に示すような頂上領域とドレイン隣接領域との間隔Ｘ２
が小さ過ぎると、ドレイン−ソース間の降伏電圧が低下
するという欠点がある。
来の半導体装置としてのＬ−ＩＧＢＴにおいては、図３
に示すような頂上領域とドレイン隣接領域との間隔Ｘ２
が小さ過ぎると、ドレイン−ソース間の降伏電圧が低下
するという欠点がある。
【０００５】そこで、考慮した結果、頂上領域とドレイ
ン隣接領域との間隔Ｘ２を４μｍに設定するとドレイン
−ソース間の降伏電圧が低下しないことが判明した。
ン隣接領域との間隔Ｘ２を４μｍに設定するとドレイン
−ソース間の降伏電圧が低下しないことが判明した。
【０００６】ところが、インダクタンス負荷の回路に用
いた場合に、ゲートオフ時にインダクタンスの逆起電力
により、ドレイン−ソース間に内蔵されるダイオードが
降伏し過大な降伏電流がドレイン−ソース間に流れるこ
とによって、高濃度ソース領域下の電圧降下が約０．７
Ｖに達すると、第２導電型の高濃度ソース領域と第１導
電型の半導体基板と第２導電型の延長ドレイン領域とか
らなるバイポーラトランジスタが動作し、温度上昇を引
き起こし熱破壊に至るという課題に直面した。このとき
のＬ−ＩＧＢＴの消費エネルギー量を当該Ｌ−ＩＧＢＴ
のＡＤ耐量と称する。
いた場合に、ゲートオフ時にインダクタンスの逆起電力
により、ドレイン−ソース間に内蔵されるダイオードが
降伏し過大な降伏電流がドレイン−ソース間に流れるこ
とによって、高濃度ソース領域下の電圧降下が約０．７
Ｖに達すると、第２導電型の高濃度ソース領域と第１導
電型の半導体基板と第２導電型の延長ドレイン領域とか
らなるバイポーラトランジスタが動作し、温度上昇を引
き起こし熱破壊に至るという課題に直面した。このとき
のＬ−ＩＧＢＴの消費エネルギー量を当該Ｌ−ＩＧＢＴ
のＡＤ耐量と称する。
【０００７】本発明は上記に鑑みなされたものであっ
て、ドレイン−ソース間の降伏電圧を維持しＡＤ耐量を
増大させることができる半導体装置を提供することを目
的とする。
て、ドレイン−ソース間の降伏電圧を維持しＡＤ耐量を
増大させることができる半導体装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、延長ドレイン領域における頂上領域とド
レイン隣接領域との間の部位の抵抗値を所定値よりも増
大させることにより、第２導電型の高濃度ソース領域と
第１導電型の半導体基板と第２導電型の延長ドレイン領
域とからなるバイポーラトランジスタの動作を抑制する
ことによってＡＤ耐量を増大させるものである。
め、本発明は、延長ドレイン領域における頂上領域とド
レイン隣接領域との間の部位の抵抗値を所定値よりも増
大させることにより、第２導電型の高濃度ソース領域と
第１導電型の半導体基板と第２導電型の延長ドレイン領
域とからなるバイポーラトランジスタの動作を抑制する
ことによってＡＤ耐量を増大させるものである。
【０００９】具体的に本発明が講じた解決手段は、Ｌ−
ＩＧＢＴ等の半導体装置を対象とし、、第１導電型の半
導体基板と、該半導体基板の表面部に形成された第２導
電型の延長ドレイン領域と、該延長ドレイン領域の表面
部に形成された第２導電型の高濃度ドレイン領域と、上
記半導体基板の表面部における上記延長ドレイン領域の
外部に形成された第２導電型の高濃度ソース領域と、上
記延長ドレイン領域の表面部における上記高濃度ドレイ
ン領域と高濃度ソース領域との間の部位に形成され且つ
上記半導体基板と電気的に接続された第１導電型の頂上
領域と、上記延長ドレイン領域の表面部における上記高
濃度ドレイン領域と頂上領域との間で該高濃度ドレイン
領域と隣接する部位に形成され且つ上記高濃度ドレイン
領域と電気的に接続された第１導電型の高濃度のドレイ
ン隣接領域とを備えており、上記頂上領域とドレイン隣
接領域との間隔は、上記延長ドレイン領域における上記
頂上領域とドレイン隣接領域との間の部位の抵抗値を所
定値よりも増大させる４μｍ以上の所定距離に設定され
ている構成とするものである。
ＩＧＢＴ等の半導体装置を対象とし、、第１導電型の半
導体基板と、該半導体基板の表面部に形成された第２導
電型の延長ドレイン領域と、該延長ドレイン領域の表面
部に形成された第２導電型の高濃度ドレイン領域と、上
記半導体基板の表面部における上記延長ドレイン領域の
外部に形成された第２導電型の高濃度ソース領域と、上
記延長ドレイン領域の表面部における上記高濃度ドレイ
ン領域と高濃度ソース領域との間の部位に形成され且つ
上記半導体基板と電気的に接続された第１導電型の頂上
領域と、上記延長ドレイン領域の表面部における上記高
濃度ドレイン領域と頂上領域との間で該高濃度ドレイン
領域と隣接する部位に形成され且つ上記高濃度ドレイン
領域と電気的に接続された第１導電型の高濃度のドレイ
ン隣接領域とを備えており、上記頂上領域とドレイン隣
接領域との間隔は、上記延長ドレイン領域における上記
頂上領域とドレイン隣接領域との間の部位の抵抗値を所
定値よりも増大させる４μｍ以上の所定距離に設定され
ている構成とするものである。
【００１０】
【作用】上記の構成により、頂上領域とドレイン隣接領
域との間隔は４μｍ以上の距離に設定されている。この
ため、ドレイン−ソース間の降伏電圧を低下させること
なく維持することができる。
域との間隔は４μｍ以上の距離に設定されている。この
ため、ドレイン−ソース間の降伏電圧を低下させること
なく維持することができる。
【００１１】さらに、頂上領域とドレイン隣接領域との
間隔は、延長ドレイン領域における頂上領域とドレイン
隣接領域との間の部位の抵抗値を所定値よりも増大させ
る所定距離に設定されている。ここで、上記所定値と
は、頂上領域とドレイン隣接領域との間隔が４μｍであ
る場合の、延長ドレイン領域における頂上領域とドレイ
ン隣接領域との間の部位の抵抗値を意味する。
間隔は、延長ドレイン領域における頂上領域とドレイン
隣接領域との間の部位の抵抗値を所定値よりも増大させ
る所定距離に設定されている。ここで、上記所定値と
は、頂上領域とドレイン隣接領域との間隔が４μｍであ
る場合の、延長ドレイン領域における頂上領域とドレイ
ン隣接領域との間の部位の抵抗値を意味する。
【００１２】これにより、例えば、本発明に係る半導体
装置をインダクタンス負荷の回路に用いた場合にゲート
オフ時のインダクタンスの逆起電力によりドレイン−ソ
ース間に内蔵されるダイオードが降伏したとしても、延
長ドレイン領域における頂上領域とドレイン隣接領域と
の間の部位の抵抗が大きいため、高濃度ソース領域下を
流れる降伏電流は減少し、該降伏電流の減少分は半導体
基板の表面部から裏面部に流れる。
装置をインダクタンス負荷の回路に用いた場合にゲート
オフ時のインダクタンスの逆起電力によりドレイン−ソ
ース間に内蔵されるダイオードが降伏したとしても、延
長ドレイン領域における頂上領域とドレイン隣接領域と
の間の部位の抵抗が大きいため、高濃度ソース領域下を
流れる降伏電流は減少し、該降伏電流の減少分は半導体
基板の表面部から裏面部に流れる。
【００１３】このように、高濃度ソース領域下を流れる
降伏電流を低減することができるため、高濃度ソース領
域下の電圧降下を低く抑えることができる。
降伏電流を低減することができるため、高濃度ソース領
域下の電圧降下を低く抑えることができる。
【００１４】従って、第２導電型の高濃度ソース領域と
第１導電型の半導体基板と第２導電型の延長ドレイン領
域とからなるバイポーラトランジスタの動作を抑制する
ことができるのでＡＤ耐量を増大させることが可能であ
る。
第１導電型の半導体基板と第２導電型の延長ドレイン領
域とからなるバイポーラトランジスタの動作を抑制する
ことができるのでＡＤ耐量を増大させることが可能であ
る。
【００１５】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１６】図１は上記実施例に係る半導体装置として
のＬ−ＩＧＢＴ１０を示す断面図である。図１におい
て、第１導電型の半導体基板１１の表面部には第２導電
型の延長ドレイン領域１２が島状に形成され、該延長ド
レイン領域１２の表面部には第２導電型の高濃度ドレイ
ン領域１３が形成され、延長ドレイン領域１２の表面部
における高濃度ドレイン領域１３と隣接する部位に該高
濃度ドレイン領域１３を取り囲むように第１導電型の高
濃度のドレイン隣接領域１４が形成されており、該ドレ
イン隣接領域１４は高濃度ドレイン領域１３と電気的に
接続されている。さらに、延長ドレイン領域１２の表面
部には高濃度ドレイン領域１３及びドレイン隣接領域１
４を取り囲むように第１導電型の頂上領域１５が形成さ
れており、該頂上領域１５は半導体基板１１と電気的に
接続されており、頂上領域１５とドレイン隣接領域１４
との間隔Ｘ１は延長ドレイン領域１２における頂上領域
１５とドレイン隣接領域１４との間の部位の抵抗値を所
定値よりも増大させる４μｍ以上の所定距離である例え
ば１０μｍに設定されている。
のＬ−ＩＧＢＴ１０を示す断面図である。図１におい
て、第１導電型の半導体基板１１の表面部には第２導電
型の延長ドレイン領域１２が島状に形成され、該延長ド
レイン領域１２の表面部には第２導電型の高濃度ドレイ
ン領域１３が形成され、延長ドレイン領域１２の表面部
における高濃度ドレイン領域１３と隣接する部位に該高
濃度ドレイン領域１３を取り囲むように第１導電型の高
濃度のドレイン隣接領域１４が形成されており、該ドレ
イン隣接領域１４は高濃度ドレイン領域１３と電気的に
接続されている。さらに、延長ドレイン領域１２の表面
部には高濃度ドレイン領域１３及びドレイン隣接領域１
４を取り囲むように第１導電型の頂上領域１５が形成さ
れており、該頂上領域１５は半導体基板１１と電気的に
接続されており、頂上領域１５とドレイン隣接領域１４
との間隔Ｘ１は延長ドレイン領域１２における頂上領域
１５とドレイン隣接領域１４との間の部位の抵抗値を所
定値よりも増大させる４μｍ以上の所定距離である例え
ば１０μｍに設定されている。
【００１７】また、半導体基板１１の表面部における延
長ドレイン領域１２の外部には第２導電型の高濃度ソー
ス領域１６が形成され、該高濃度ソース領域１６の中央
部には第１導電型の高濃度のソース隣接領域１７が形成
され、半導体基板１１の表面部における延長ドレイン領
域１２の外部において高濃度ソース領域１６を取り囲む
ように第１導電型の高濃度のチャンネルストッパ１８が
形成されている。
長ドレイン領域１２の外部には第２導電型の高濃度ソー
ス領域１６が形成され、該高濃度ソース領域１６の中央
部には第１導電型の高濃度のソース隣接領域１７が形成
され、半導体基板１１の表面部における延長ドレイン領
域１２の外部において高濃度ソース領域１６を取り囲む
ように第１導電型の高濃度のチャンネルストッパ１８が
形成されている。
【００１８】そして、半導体基板１１の表面上には、ド
レイン隣接領域１４から高濃度ソース領域１６に亙るゲ
ート酸化膜２０と、高濃度ドレイン領域１３及びドレイ
ン隣接領域１４と電気的に接続された断面Ｔ字形のドレ
イン電極２１と、高濃度ソース領域１６及びソース隣接
領域１７と電気的に接続された断面Ｔ字形のソース電極
２２とが形成されており、ゲート酸化膜２０の内部には
延長ドレイン領域１２の端部から高濃度ソース領域１６
の端部に亙って多結晶シリコン膜からなるゲート電極２
３が形成されており、半導体基板１１の表面部のゲート
電極２３下にチャンネルが形成される。ここで、ソース
隣接領域１７は当該チャンネルの基板バイアス効果を抑
制するために形成されている。
レイン隣接領域１４から高濃度ソース領域１６に亙るゲ
ート酸化膜２０と、高濃度ドレイン領域１３及びドレイ
ン隣接領域１４と電気的に接続された断面Ｔ字形のドレ
イン電極２１と、高濃度ソース領域１６及びソース隣接
領域１７と電気的に接続された断面Ｔ字形のソース電極
２２とが形成されており、ゲート酸化膜２０の内部には
延長ドレイン領域１２の端部から高濃度ソース領域１６
の端部に亙って多結晶シリコン膜からなるゲート電極２
３が形成されており、半導体基板１１の表面部のゲート
電極２３下にチャンネルが形成される。ここで、ソース
隣接領域１７は当該チャンネルの基板バイアス効果を抑
制するために形成されている。
【００１９】以上のように、本実施例に係る半導体装置
としてのＬ−ＩＧＢＴ１０においては、頂上領域１５と
ドレイン隣接領域１４との間隔Ｘ１は１０μｍに設定さ
れているため、ドレイン−ソース間の降伏電圧を低下さ
せることなく維持することができる。
としてのＬ−ＩＧＢＴ１０においては、頂上領域１５と
ドレイン隣接領域１４との間隔Ｘ１は１０μｍに設定さ
れているため、ドレイン−ソース間の降伏電圧を低下さ
せることなく維持することができる。
【００２０】さらに、頂上領域１５とドレイン隣接領域
１４との間隔Ｘ１が１０μｍに設定されていることによ
り、延長ドレイン領域１２における頂上領域１５とドレ
イン隣接領域１４との間の部位の抵抗値が所定値よりも
増大する。ここで、上記所定値とは、頂上領域１５とド
レイン隣接領域１４との間隔Ｘ１が４μｍである場合
の、延長ドレイン領域１２における頂上領域１５とドレ
イン隣接領域１４との間の部位の抵抗値を意味する。
１４との間隔Ｘ１が１０μｍに設定されていることによ
り、延長ドレイン領域１２における頂上領域１５とドレ
イン隣接領域１４との間の部位の抵抗値が所定値よりも
増大する。ここで、上記所定値とは、頂上領域１５とド
レイン隣接領域１４との間隔Ｘ１が４μｍである場合
の、延長ドレイン領域１２における頂上領域１５とドレ
イン隣接領域１４との間の部位の抵抗値を意味する。
【００２１】これにより、例えば、Ｌ−ＩＧＢＴ１０を
インダクタンス負荷の回路に用いた場合にゲートオフ時
のインダクタンスの逆起電力によりドレイン−ソース間
に内蔵されるダイオードが降伏したとしても、延長ドレ
イン領域１２における頂上領域１５とドレイン隣接領域
１４との間の部位の抵抗が大きいため、高濃度ソース領
域１６下を流れる降伏電流は減少し、該降伏電流の減少
分は半導体基板１１の表面部から裏面部に流れる。
インダクタンス負荷の回路に用いた場合にゲートオフ時
のインダクタンスの逆起電力によりドレイン−ソース間
に内蔵されるダイオードが降伏したとしても、延長ドレ
イン領域１２における頂上領域１５とドレイン隣接領域
１４との間の部位の抵抗が大きいため、高濃度ソース領
域１６下を流れる降伏電流は減少し、該降伏電流の減少
分は半導体基板１１の表面部から裏面部に流れる。
【００２２】このように、高濃度ソース領域１６下を流
れる降伏電流を低減することができるため、高濃度ソー
ス領域１６下の電圧降下を低く抑えることができる。
れる降伏電流を低減することができるため、高濃度ソー
ス領域１６下の電圧降下を低く抑えることができる。
【００２３】従って、第２導電型の高濃度ソース領域１
６と第１導電型の半導体基板１１と第２導電型の延長ド
レイン領域１２とからなるバイポーラトランジスタの動
作を抑制することができるのでＡＤ耐量を増大させるこ
とが可能である。
６と第１導電型の半導体基板１１と第２導電型の延長ド
レイン領域１２とからなるバイポーラトランジスタの動
作を抑制することができるのでＡＤ耐量を増大させるこ
とが可能である。
【００２４】図２は、半導体装置のＡＤ耐量と、頂上領
域１５とドレイン隣接領域１４との間隔Ｘ１との関係を
示しており、ここでは、Ｘ１＝４μｍの場合の半導体装
置の単位面積当たりのＡＤ耐量の値を１としている。図
２に示すように、本実施例に係る半導体装置（Ｘ１＝１
０μｍ）によるとＸ１＝４μｍの場合に比較して単位面
積当たりのＡＤ耐量の値を１．７倍にすることが可能で
ある。
域１５とドレイン隣接領域１４との間隔Ｘ１との関係を
示しており、ここでは、Ｘ１＝４μｍの場合の半導体装
置の単位面積当たりのＡＤ耐量の値を１としている。図
２に示すように、本実施例に係る半導体装置（Ｘ１＝１
０μｍ）によるとＸ１＝４μｍの場合に比較して単位面
積当たりのＡＤ耐量の値を１．７倍にすることが可能で
ある。
【００２５】
【発明の効果】以上説明したように、本発明に係る半導
体装置によると、頂上領域とドレイン隣接領域との間隔
が４μｍ以上の距離に設定されているため、ドレイン−
ソース間の降伏電圧を低下させることなく維持すること
ができる。さらに、頂上領域とドレイン隣接領域との間
隔が延長ドレイン領域における頂上領域とドレイン隣接
領域との間の部位の抵抗値を所定値よりも増大させる所
定距離に設定されているため、ドレイン−ソース間に内
蔵されるダイオードが降伏したとしても高濃度ソース領
域下を流れる降伏電流が低減され高濃度ソース領域下の
電圧降下を低く抑えることができる。このため、第２導
電型の高濃度ソース領域と第１導電型の半導体基板と第
２導電型の延長ドレイン領域とからなるバイポーラトラ
ンジスタの動作を抑制することができるのでＡＤ耐量を
増大させることができる。
体装置によると、頂上領域とドレイン隣接領域との間隔
が４μｍ以上の距離に設定されているため、ドレイン−
ソース間の降伏電圧を低下させることなく維持すること
ができる。さらに、頂上領域とドレイン隣接領域との間
隔が延長ドレイン領域における頂上領域とドレイン隣接
領域との間の部位の抵抗値を所定値よりも増大させる所
定距離に設定されているため、ドレイン−ソース間に内
蔵されるダイオードが降伏したとしても高濃度ソース領
域下を流れる降伏電流が低減され高濃度ソース領域下の
電圧降下を低く抑えることができる。このため、第２導
電型の高濃度ソース領域と第１導電型の半導体基板と第
２導電型の延長ドレイン領域とからなるバイポーラトラ
ンジスタの動作を抑制することができるのでＡＤ耐量を
増大させることができる。
【００２６】従って、本発明によるとドレイン−ソース
間の降伏電圧を維持しＡＤ耐量を増大させることがで
き、半導体装置の過熱を防止し熱破壊から半導体装置を
保護することが可能である。
間の降伏電圧を維持しＡＤ耐量を増大させることがで
き、半導体装置の過熱を防止し熱破壊から半導体装置を
保護することが可能である。
【図１】本発明の一実施例に係る半導体装置を示す断面
図である。
図である。
【図２】半導体装置のＡＤ耐量と、頂上領域とドレイン
隣接領域との間隔との関係を示す図である。
隣接領域との間隔との関係を示す図である。
【図３】従来の半導体装置を示す断面図である。
１０ Ｌ−ＩＧＢＴ（半導体装置） １１ 半導体基板 １２ 延長ドレイン領域 １３ 高濃度ドレイン領域 １４ ドレイン隣接領域 １５ 頂上領域 １６ 高濃度ソース領域
Claims (1)
- 【請求項１】 第１導電型の半導体基板と、該半導体基
板の表面部に形成された第２導電型の延長ドレイン領域
と、該延長ドレイン領域の表面部に形成された第２導電
型の高濃度ドレイン領域と、上記半導体基板の表面部に
おける上記延長ドレイン領域の外部に形成された第２導
電型の高濃度ソース領域と、上記延長ドレイン領域の表
面部における上記高濃度ドレイン領域と高濃度ソース領
域との間の部位に形成され且つ上記半導体基板と電気的
に接続された第１導電型の頂上領域と、上記延長ドレイ
ン領域の表面部における上記高濃度ドレイン領域と頂上
領域との間で該高濃度ドレイン領域と隣接する部位に形
成され且つ上記高濃度ドレイン領域と電気的に接続され
た第１導電型の高濃度のドレイン隣接領域とを備えてお
り、 上記頂上領域とドレイン隣接領域との間隔は、上記延長
ドレイン領域における上記頂上領域とドレイン隣接領域
との間の部位の抵抗値を所定値よりも増大させる４μｍ
以上の所定距離に設定されていることを特徴とする半導
体装置。
Priority Applications (1)
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|---|---|---|---|
| JP05010556A JP3076468B2 (ja) | 1993-01-26 | 1993-01-26 | 半導体装置 |
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|---|---|---|---|
| JP05010556A JP3076468B2 (ja) | 1993-01-26 | 1993-01-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224426A true JPH06224426A (ja) | 1994-08-12 |
| JP3076468B2 JP3076468B2 (ja) | 2000-08-14 |
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ID=11753532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05010556A Expired - Fee Related JP3076468B2 (ja) | 1993-01-26 | 1993-01-26 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3076468B2 (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020562A1 (en) * | 1996-11-05 | 1998-05-14 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region and method of making the same |
| WO2000046851A1 (en) * | 1999-02-05 | 2000-08-10 | Power Integrations, Inc. | Method of making a high-voltage transistor with multiple lateral conduction layers |
| US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6424007B1 (en) * | 2001-01-24 | 2002-07-23 | Power Integrations, Inc. | High-voltage transistor with buried conduction layer |
| US6509220B2 (en) | 2000-11-27 | 2003-01-21 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor |
| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6639277B2 (en) | 1996-11-05 | 2003-10-28 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| KR100423249B1 (ko) * | 2000-07-04 | 2004-03-18 | 가부시끼가이샤 도시바 | 횡형 반도체장치 |
| US6768171B2 (en) | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
| US6781198B2 (en) | 2001-09-07 | 2004-08-24 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US6815293B2 (en) | 2001-09-07 | 2004-11-09 | Power Intergrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| US7115958B2 (en) | 2001-10-29 | 2006-10-03 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| US7221011B2 (en) | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US7468536B2 (en) | 2007-02-16 | 2008-12-23 | Power Integrations, Inc. | Gate metal routing for transistor with checkerboarded layout |
| EP1868234A3 (en) * | 1995-08-22 | 2009-04-15 | Mitsubishi Denki Kabushiki Kaisha | High withstand voltage semiconductor device and manufacturing method thereof |
| US7557406B2 (en) | 2007-02-16 | 2009-07-07 | Power Integrations, Inc. | Segmented pillar layout for a high-voltage vertical transistor |
| US7595523B2 (en) | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US9660053B2 (en) | 2013-07-12 | 2017-05-23 | Power Integrations, Inc. | High-voltage field-effect transistor having multiple implanted layers |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
-
1993
- 1993-01-26 JP JP05010556A patent/JP3076468B2/ja not_active Expired - Fee Related
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1868234A3 (en) * | 1995-08-22 | 2009-04-15 | Mitsubishi Denki Kabushiki Kaisha | High withstand voltage semiconductor device and manufacturing method thereof |
| US6777749B2 (en) | 1996-11-05 | 2004-08-17 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6724041B2 (en) | 1996-11-05 | 2004-04-20 | Power Integrations, Inc. | Method of making a high-voltage transistor with buried conduction regions |
| US6207994B1 (en) | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6168983B1 (en) | 1996-11-05 | 2001-01-02 | Power Integrations, Inc. | Method of making a high-voltage transistor with multiple lateral conduction layers |
| WO1998020562A1 (en) * | 1996-11-05 | 1998-05-14 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region and method of making the same |
| US6768172B2 (en) | 1996-11-05 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6828631B2 (en) | 1996-11-05 | 2004-12-07 | Power Integrations, Inc | High-voltage transistor with multi-layer conduction region |
| US6570219B1 (en) | 1996-11-05 | 2003-05-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6633065B2 (en) | 1996-11-05 | 2003-10-14 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6787437B2 (en) | 1996-11-05 | 2004-09-07 | Power Integrations, Inc. | Method of making a high-voltage transistor with buried conduction regions |
| US6639277B2 (en) | 1996-11-05 | 2003-10-28 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6800903B2 (en) | 1996-11-05 | 2004-10-05 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| WO2000046851A1 (en) * | 1999-02-05 | 2000-08-10 | Power Integrations, Inc. | Method of making a high-voltage transistor with multiple lateral conduction layers |
| KR100423249B1 (ko) * | 2000-07-04 | 2004-03-18 | 가부시끼가이샤 도시바 | 횡형 반도체장치 |
| US6509220B2 (en) | 2000-11-27 | 2003-01-21 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor |
| US6768171B2 (en) | 2000-11-27 | 2004-07-27 | Power Integrations, Inc. | High-voltage transistor with JFET conduction channels |
| US6504209B2 (en) | 2001-01-24 | 2003-01-07 | Power Integrations, Inc. | High-voltage transistor with buried conduction layer |
| US6501130B2 (en) | 2001-01-24 | 2002-12-31 | Power Integrations, Inc. | High-voltage transistor with buried conduction layer |
| US6424007B1 (en) * | 2001-01-24 | 2002-07-23 | Power Integrations, Inc. | High-voltage transistor with buried conduction layer |
| US6818490B2 (en) | 2001-01-24 | 2004-11-16 | Power Integrations, Inc. | Method of fabricating complementary high-voltage field-effect transistors |
| US6787847B2 (en) | 2001-09-07 | 2004-09-07 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US7253042B2 (en) | 2001-09-07 | 2007-08-07 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with an extended drain structure |
| US6815293B2 (en) | 2001-09-07 | 2004-11-09 | Power Intergrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| US6781198B2 (en) | 2001-09-07 | 2004-08-24 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-layered extended drain structure |
| US6750105B2 (en) | 2001-09-07 | 2004-06-15 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6838346B2 (en) | 2001-09-07 | 2005-01-04 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US6987299B2 (en) | 2001-09-07 | 2006-01-17 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
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| US7221011B2 (en) | 2001-09-07 | 2007-05-22 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
| US6635544B2 (en) | 2001-09-07 | 2003-10-21 | Power Intergrations, Inc. | Method of fabricating a high-voltage transistor with a multi-layered extended drain structure |
| US7459366B2 (en) | 2001-09-07 | 2008-12-02 | Power Integrations, Inc. | High-voltage vertical transistor with a multi-gradient drain doping profile |
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