JPH06224701A - Schmitt trigger circuit - Google Patents
Schmitt trigger circuitInfo
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- JPH06224701A JPH06224701A JP5009640A JP964093A JPH06224701A JP H06224701 A JPH06224701 A JP H06224701A JP 5009640 A JP5009640 A JP 5009640A JP 964093 A JP964093 A JP 964093A JP H06224701 A JPH06224701 A JP H06224701A
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- 238000004519 manufacturing process Methods 0.000 description 4
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はシュミットトリガ回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Schmitt trigger circuit.
【０００２】[0002]
【従来の技術】従来のシュミットトリガ回路の一例の回
路図を図３（ａ）に示す。同図を参照するとこの回路
は、３つのｐチャネル型ＭＯＳトランジスタ１１，１
２，１３と、３つのｎチャネル型ＭＯＳトランジスタ１
４，１５，１６と、インバータ回路１７とから構成され
る。入力端子１への入力信号はｐチャネル型ＭＯＳトラ
ンジスタ１１，１２とｎチャネル型ＭＯＳトランジスタ
１４，１５のゲートに入力され、その出力である節点Ａ
の信号がインバータ回路１７に入力される。インバータ
回路１７の出力端は出力端子２に接続され、かつインバ
ータ回路１７の出力信号はｐチャネル型ＭＯＳトランジ
スタ１３とｎチャネル型ＭＯＳトランジスタ１６のゲー
トに入力されている。2. Description of the Related Art A circuit diagram of an example of a conventional Schmitt trigger circuit is shown in FIG. Referring to the figure, this circuit shows three p-channel type MOS transistors 11 and 1.
2, 13 and three n-channel MOS transistors 1
4, 15, 16 and an inverter circuit 17. The input signal to the input terminal 1 is input to the gates of the p-channel type MOS transistors 11 and 12 and the n-channel type MOS transistors 14 and 15, and its output is the node A.
Signal is input to the inverter circuit 17. The output terminal of the inverter circuit 17 is connected to the output terminal 2, and the output signal of the inverter circuit 17 is input to the gates of the p-channel type MOS transistor 13 and the n-channel type MOS transistor 16.
【０００３】従来のシュミットトリガ回路の他の例の回
路図を図３（ｂ）に示す。同図を参照するとこの例の回
路は、比較回路２１と、抵抗２２と、抵抗２３と、イン
バータ回路２４とから構成される。比較回路２１の出力
端は抵抗２２と抵抗２３とを通してリファレンス電圧端
子に接続される。抵抗２２と抵抗２３との接続点Ｂが比
較回路２１の正転入力端に接続されている。入力端子１
は比較回路２１の反転入力端に接続され、比較回路２１
の出力信号がインバータ回路２４に入力されている。イ
ンバータ回路２４の出力端は出力端子２に接続されてい
る。抵抗２２と抵抗２３の抵抗値をそれぞれ、ＲA ，Ｒ
B とすると、（電源電圧×ＲB ÷ＲA ）により算出され
たヒステリシス幅の入出力特性が得られる。A circuit diagram of another example of the conventional Schmitt trigger circuit is shown in FIG. Referring to the figure, the circuit of this example includes a comparison circuit 21, a resistor 22, a resistor 23, and an inverter circuit 24. The output terminal of the comparison circuit 21 is connected to the reference voltage terminal through the resistor 22 and the resistor 23. A connection point B between the resistors 22 and 23 is connected to the non-inverted input terminal of the comparison circuit 21. Input terminal 1
Is connected to the inverting input terminal of the comparison circuit 21,
Is output to the inverter circuit 24. The output terminal of the inverter circuit 24 is connected to the output terminal 2. The resistance values of the resistors 22 and 23 are respectively R A and R
When is B, it is obtained input and output characteristics of the hysteresis width calculated by (supply voltage × R B ÷ R A).
【０００４】[0004]
【発明が解決しようとする課題】図３（ａ）に示される
従来のシュミットトリガ回路では、製造工程上のトラン
ジスタ特性のばらつきにより、ヒステリシス幅を精度よ
く任意に設定することは困難であった。In the conventional Schmitt trigger circuit shown in FIG. 3A, it is difficult to accurately and arbitrarily set the hysteresis width due to variations in transistor characteristics during the manufacturing process.
【０００５】図３（ｂ）に示される従来のシュミットト
リガ回路では、ヒステリシス幅を精度よく設定する為
に、２つの抵抗値ＲA とＲB の比を利用している。ヒス
テリシス幅を高精度にするには、抵抗値ＲA とＲB の相
対精度を高くする必要があるので、必然的に抵抗体の面
積が大きくなった。また、シュミットトリガ回路が多数
ある場合、それぞれに２つの抵抗が必要であった。加え
て、リファレンス電圧端子１３は、抵抗値ＲA ，ＲB よ
りも低い出力インピーダンスである必要がある。また、
リファレンス電圧が電源電圧の２分の１の値ではない場
合、ヒステリシス幅の中心の電位がヒステリシス電圧か
らずれてしまうという欠点があり、リファレンス電圧の
微小な調整が必要とされた。In the conventional Schmitt trigger circuit shown in FIG. 3B, the ratio of two resistance values R A and R B is used in order to set the hysteresis width with high accuracy. In order to make the hysteresis width highly accurate, it is necessary to make the relative accuracy of the resistance values R A and R B high, so the area of the resistor inevitably becomes large. Moreover, when there are many Schmitt trigger circuits, two resistors are required for each. In addition, the reference voltage terminal 13 needs to have an output impedance lower than the resistance values R A and R B. Also,
When the reference voltage is not half the value of the power supply voltage, there is a drawback that the potential at the center of the hysteresis width deviates from the hysteresis voltage, and it is necessary to finely adjust the reference voltage.
【０００６】[0006]
【課題を解決するための手段】本発明のシュミットトリ
ガ回路は、入力端子に印加された入力信号と高電位リフ
ァレンス電圧とを入力してデジタル信号を出力する第１
の比較回路と、前記入力端子に印加された前記入力信号
と低電位リファレンス電圧とを入力してデジタル信号を
出力する第２の比較回路と、前記第１の比較回路の出力
信号と前記第２の比較回路の出力信号とを入力とし、そ
の入出力特性がヒステリシス特性を持つ制御回路部とか
ら構成され、前記制御回路部は、少なくとも１つの保持
回路を有する。A Schmitt trigger circuit according to the present invention is a first circuit for inputting an input signal applied to an input terminal and a high potential reference voltage and outputting a digital signal.
Comparator circuit, a second comparator circuit that inputs the input signal applied to the input terminal and a low-potential reference voltage, and outputs a digital signal, an output signal of the first comparator circuit, and the second comparator circuit. And the output signal of the comparator circuit, and the input / output characteristic of the control circuit section has a hysteresis characteristic. The control circuit section has at least one holding circuit.
【０００７】[0007]
【作用】本発明のシュメットトリガ回路は、外部からの
入力信号と高電位リファレンス電圧とを入力としてデジ
タル信号を出力する第１の比較回路と、入力信号と低電
位リファレンス電圧とを入力としてデジタル信号を出力
する第２の比較回路と、保持回路を含みその出力端から
出力信号が取り出されるように構成された制御回路とか
らなっている。The Summet trigger circuit of the present invention includes a first comparator circuit which inputs a signal from the outside and a high-potential reference voltage and outputs a digital signal, and a digital signal which receives an input signal and a low-potential reference voltage as inputs. It comprises a second comparison circuit for outputting a signal, and a control circuit including a holding circuit and configured so that the output signal is taken out from the output end thereof.
【０００８】上記の構成において、第１の比較回路の出
力が低電位であり第２の比較回路の出力も低電位である
とき、保持回路は低電位に設定され、制御回路部は低電
位を出力する。In the above structure, when the output of the first comparison circuit is low potential and the output of the second comparison circuit is also low potential, the holding circuit is set to low potential and the control circuit section is set to low potential. Output.
【０００９】第１の比較回路の出力が高電位であり第２
の比較回路の出力も高電位であるとき、保持回路は高電
位に設定され、制御回路部は高電位を出力する。The output of the first comparison circuit is at high potential and the second
When the output of the comparison circuit is also high potential, the holding circuit is set to high potential and the control circuit unit outputs high potential.
【００１０】第１の比較回路の出力が低電位であり第２
の比較回路の出力が高電位であるとき、保持回路は以前
の電位を保持したままであり、制御回路部の出力は以前
の電位から変化しない。The output of the first comparison circuit is at a low potential and the second
When the output of the comparator circuit is high potential, the holding circuit keeps the previous potential, and the output of the control circuit unit does not change from the previous potential.
【００１１】制御回路部が上記のように動作することに
より、本発明のシュミットトリガ回路はヒステリシス特
性を示す。近接して配置された２つの比較回路のオフセ
ットの相対誤差は、ＭＯＳトランジスタのしきい値電圧
の製造ばらつきに比べて小さいので、本発明のシュミッ
トトリガ回路は、図３（ａ）に示される従来の回路に比
べて、ヒステリシス幅の精度が高い。また、本発明のシ
ュミットトリガ回路は抵抗を用いていないので、その精
度向上のために寸法の大きな抵抗体を必要としない。こ
のため、図３（ｂ）に示される従来の回路に比べて、レ
イアウトの点で有利である。The Schmitt trigger circuit of the present invention exhibits a hysteresis characteristic by the control circuit section operating as described above. Since the relative error of the offset between the two comparator circuits arranged close to each other is smaller than the manufacturing variation of the threshold voltage of the MOS transistor, the Schmitt trigger circuit of the present invention has the conventional structure shown in FIG. The accuracy of the hysteresis width is higher than that of the circuit. Moreover, since the Schmitt trigger circuit of the present invention does not use a resistor, a resistor having a large size is not required for improving the accuracy. Therefore, it is advantageous in terms of layout as compared with the conventional circuit shown in FIG.
【００１２】[0012]
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は本発明の第１の実施
例の回路図である。同図を参照すると、本実施例では、
比較回路５の正転入力端が入力端子１に接続され、反転
入力端が高電位リファレンス電圧端子３に接続されてい
る。この比較回路５の出力信号はインバータ回路７に入
力される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, preferred embodiments of the present invention will be described with reference to the drawings. FIG. 1A is a circuit diagram of the first embodiment of the present invention. Referring to the figure, in this embodiment,
The normal input terminal of the comparison circuit 5 is connected to the input terminal 1, and the inverting input terminal is connected to the high potential reference voltage terminal 3. The output signal of the comparison circuit 5 is input to the inverter circuit 7.
【００１３】一方、比較回路６の正転入力端は入力端子
１に接続され、反転入力端は低電位リファレンス電圧端
子３に接続されている。この比較回路６の出力信号はＮ
ＡＮＤ回路９に入力される。On the other hand, the non-inverting input terminal of the comparison circuit 6 is connected to the input terminal 1, and the inverting input terminal is connected to the low potential reference voltage terminal 3. The output signal of this comparison circuit 6 is N
It is input to the AND circuit 9.
【００１４】インバータ回路７の出力はＮＡＮＤ回路８
に入力される。ＮＡＮＤ回路８の出力端は出力端子２に
接続されると共にＮＡＮＤ回路９の一方の入力端に接続
されている。ＮＡＮＤ回路９の出力信号はＮＡＮＤ回路
８の一方の入力端に入力される。The output of the inverter circuit 7 is the NAND circuit 8
Entered in. The output terminal of the NAND circuit 8 is connected to the output terminal 2 and is also connected to one input terminal of the NAND circuit 9. The output signal of the NAND circuit 9 is input to one input terminal of the NAND circuit 8.
【００１５】次に本実施例の動作を説明する。図１
（ｂ）は、本実施例における入力波形と出力波形の一例
を示す図である。入力端子１への入力電圧が低電位リフ
ァレンス電圧より低いとき、比較回路５の出力は低電位
であり、比較回路６の出力は低電位である。このとき、
制御回路部２０の保持回路１０は低電位に設定され、出
力端子２に低電位を出力する。Next, the operation of this embodiment will be described. Figure 1
(B) is a figure which shows an example of an input waveform and an output waveform in a present Example. When the input voltage to the input terminal 1 is lower than the low potential reference voltage, the output of the comparison circuit 5 is low potential and the output of the comparison circuit 6 is low potential. At this time,
The holding circuit 10 of the control circuit unit 20 is set to a low potential and outputs the low potential to the output terminal 2.
【００１６】次に、入力端子１の入力電圧が低電位リフ
ァレンス電圧より高くなり且つ高電位リファレンス電圧
より低いとき、比較回路５の出力は低電位のままであ
り、比較回路６の出力は高電位に変化する。このとき、
制御回路部２０の保持回路１０は低電位を保持したまま
であり、出力端子２は低電位のままである。Next, when the input voltage of the input terminal 1 is higher than the low-potential reference voltage and lower than the high-potential reference voltage, the output of the comparison circuit 5 remains low potential and the output of the comparison circuit 6 is high potential. Changes to. At this time,
The holding circuit 10 of the control circuit unit 20 keeps the low potential, and the output terminal 2 keeps the low potential.
【００１７】次に、入力端子１の入力電圧が高電位リフ
ァレンス電圧より高くなったとき、比較回路５の出力は
高電位に変化する。このとき、制御回路部２０の保持回
路１０は高電位に設定され、出力端子２に高電位を出力
する。Next, when the input voltage of the input terminal 1 becomes higher than the high potential reference voltage, the output of the comparison circuit 5 changes to the high potential. At this time, the holding circuit 10 of the control circuit unit 20 is set to the high potential and outputs the high potential to the output terminal 2.
【００１８】次に、入力端子１の入力電圧が高電位リフ
ァレンス電圧より低くなり且つ低電位リファレンス電圧
より高いとき、比較回路５の出力は低電位に変化し比較
回路６の出力は高電位のままである。制御回路部２０の
保持回路１０の出力は高電位を保持したままであり、出
力端子２は高電位のままである。Next, when the input voltage of the input terminal 1 becomes lower than the high potential reference voltage and higher than the low potential reference voltage, the output of the comparison circuit 5 changes to the low potential and the output of the comparison circuit 6 remains the high potential. Is. The output of the holding circuit 10 of the control circuit unit 20 remains at the high potential, and the output terminal 2 remains at the high potential.
【００１９】次に、入力端子１の入力電圧が低電位リフ
ァレンス電圧より低くなったとき、比較回路６の出力は
低電位に変化する。このとき、制御回路部２０の保持回
路１０は低電位に設定され、出力端子２に低電位を出力
する。Next, when the input voltage of the input terminal 1 becomes lower than the low potential reference voltage, the output of the comparison circuit 6 changes to the low potential. At this time, the holding circuit 10 of the control circuit unit 20 is set to a low potential and outputs the low potential to the output terminal 2.
【００２０】以上の動作説明から分るように、本実施例
の入出力特性はヒステリシス特性を示す。As can be seen from the above description of the operation, the input / output characteristics of this embodiment show hysteresis characteristics.
【００２１】本実施例は、２つの比較回路と保持回路を
含む制御回路部とにより構成されているので、高精度か
つ任意にヒステリシス幅を設定することができる。例え
ば、図３（ａ）に示す従来のシュミットトリガ回路で
は、ＭＯＳトランジスタのしきい値電圧には通常±２０
０ｍＶの製造誤差があるので、ヒステリシス幅の誤差は
±４００ｍＶ以上である。一方、本実施例においては、
近接して配置された２つの比較回路のオフセットの相対
誤差は±１０ｍＶ以内であるので、精度よくヒステリシ
ス幅を設定できる。Since the present embodiment is composed of the two comparison circuits and the control circuit section including the holding circuit, the hysteresis width can be set with high accuracy and arbitrarily. For example, in the conventional Schmitt trigger circuit shown in FIG. 3A, the threshold voltage of the MOS transistor is normally ± 20.
Since there is a manufacturing error of 0 mV, the error of the hysteresis width is ± 400 mV or more. On the other hand, in this embodiment,
Since the relative error between the offsets of the two comparison circuits arranged close to each other is within ± 10 mV, the hysteresis width can be set accurately.
【００２２】また、図３（ｂ）に示す従来のシュミット
トリガ回路では、リファレンス電圧源のインピーダンス
と比較回路の出力インピーダンスに比べて、抵抗値ＲB
はヒステリシス幅の誤差を無視できる程に大きくする必
要がある。さらに抵抗値ＲAは抵抗値ＲB の数倍〜数十
倍の値であり、しかも、抵抗値ＲA と抵抗値ＲB との相
対精度を高くしなければならない。これらのことから抵
抗２２，２３には大きなレイアウト面積が必要であっ
た。一方、本実施例は、前述するような抵抗を必要とし
ないので、レイアウト面積が小さくなる。In the conventional Schmitt trigger circuit shown in FIG. 3B, the resistance value R B is higher than the impedance of the reference voltage source and the output impedance of the comparison circuit.
Must be large enough to ignore the hysteresis width error. Further resistance R A is several times to several tens of times the value of the resistance value R B, moreover, must be high relative accuracy of the resistance value R A and the resistance value R B. Therefore, the resistors 22 and 23 require a large layout area. On the other hand, the present embodiment does not require the above-mentioned resistance, so that the layout area becomes small.
【００２３】次に、本発明の第２を実施例について説明
する。図２は本発明の第２の実施例の回路図である。同
図を参照すると本実施例は、第１の実施例のシュミット
トリガ回路３００と、同じ構成の他のシュミットトリガ
回路４００，５００と、電源端子１００とグランド端子
２００の間に複数に分割された抵抗８００とから構成さ
れる。シュミットトリガ回路３００，４００，５００の
それぞれの高電位リファレンス電圧端子３と低電位リフ
ァレンス電圧端子４は分割抵抗８００の分割された任意
の点に接続することができる。Next, a second embodiment of the present invention will be described. FIG. 2 is a circuit diagram of the second embodiment of the present invention. Referring to the figure, this embodiment is divided into a plurality of Schmitt trigger circuits 300 of the first embodiment, other Schmitt trigger circuits 400 and 500 having the same configuration, and a power supply terminal 100 and a ground terminal 200. And a resistor 800. The high-potential reference voltage terminal 3 and the low-potential reference voltage terminal 4 of each of the Schmitt trigger circuits 300, 400, 500 can be connected to arbitrary divided points of the dividing resistor 800.
【００２４】この第２の実施例では、１つの分割抵抗８
００によって多数のシュミットトリガ回路の高電位リフ
ァレンス電圧と低電位リファレス電圧とを供給できる。In the second embodiment, one division resistor 8
00, it is possible to supply a high potential reference voltage and a low potential referenceless voltage of a large number of Schmitt trigger circuits.
【００２５】本発明によれば、上述の第２の実施例のよ
うに複数のシュミットトリガ回路を構成する場合でも、
高電位リファレンス電圧と低電位リファレンス電圧とし
ては、例えば、１つの分割抵抗を共有して使用すること
ができる。According to the present invention, even when a plurality of Schmitt trigger circuits are constructed as in the second embodiment,
As the high potential reference voltage and the low potential reference voltage, for example, one dividing resistor can be shared and used.
【００２６】[0026]
【発明の効果】以上説明したように本発明のシュミット
トリガ回路は、２つの比較回路と保持回路を含む制御回
路部により構成されているので、製造工程での素子特性
のばらつきに左右されることなく、高精度かつ任意にヒ
ステリシス幅を設定することができる。As described above, since the Schmitt trigger circuit of the present invention is composed of the control circuit section including the two comparison circuits and the holding circuit, it is influenced by the variation of the element characteristics in the manufacturing process. The hysteresis width can be set accurately and arbitrarily.
【００２７】また、図３（ｂ）に示す従来のシュミット
トリガ回路では、リファレンス電圧源のインピーダンス
と比較回路の出力インピーダンスに比べて、抵抗値ＲB
を、ヒステリシス幅の誤差を無視できる程に大きくする
必要があり、さらに抵抗値ＲA の抵抗値ＲB の数倍〜数
十倍の値にしなくてはならず、しかも抵抗値ＲA とＲB
の相対精度を高くしなくてはならないことから、抵抗体
２２，２３のために大きなレイアウト面積が必要であっ
た。これに対して、本発明のシュミットトリガ回路は、
このような抵抗を必要としないのでレイアウト面積が小
さくなる。In the conventional Schmitt trigger circuit shown in FIG. 3B, the resistance value R B is higher than the impedance of the reference voltage source and the output impedance of the comparison circuit.
The, it is necessary to increase negligibly error of hysteresis width, not have to further several times to several tens of times the value of the resistance R B of the resistance value R A, yet the resistance value R A and R B
Therefore, a large layout area is required for the resistors 22 and 23 because the relative accuracy of the resistor must be increased. On the other hand, the Schmitt trigger circuit of the present invention is
Since such a resistor is not required, the layout area becomes small.
【００２８】また、本発明は、複数のシュミットトリガ
回路を構成する場合、高電位リファレンス電圧と低電位
リファレンス電圧は、例えば、１つの分割抵抗を共有し
て使用することができるという利点も併せ持っている。Further, the present invention has an advantage that, when a plurality of Schmitt trigger circuits are configured, the high potential reference voltage and the low potential reference voltage can be used by sharing one dividing resistor, for example. There is.
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、図１に示す回路の入力波形と出
力波形の一例を示す図である。FIG. 1A is a circuit diagram of a first embodiment of the present invention. FIG. 6B is a diagram showing an example of input waveforms and output waveforms of the circuit shown in FIG.
【図２】本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of a second embodiment of the present invention.
【図３】分図（ａ）は、従来のシュミットトリガ回路の
一例の回路図である。分図（ｂ）は、従来のシュミット
トリガ回路の他の例の回路図である。FIG. 3A is a circuit diagram of an example of a conventional Schmitt trigger circuit. FIG. 6B is a circuit diagram of another example of the conventional Schmitt trigger circuit.
【符号の説明】 １ 入力端子 ２ 出力端子 ３ 高電位リファレンス電圧端子 ４ 低電位リファレンス電圧端子 ５，６，２１ 比較回路 ７，１７，２４ インバータ回路 ８，９ ＮＡＮＤ回路 １０ 保持回路 １１，１２，１３ ｐチャネル型ＭＯＳトランジスタ １４，１５，１６ ｎチャネル型ＭＯＳトランジスタ ２０ 制御回路部 ２２，２３ 抵抗 ２５ リファレンス電圧端子 １００ 電源端子 ２００ グランド端子 ３００，４００，５００ シュミットトリガ回路 ８００ 分割抵抗[Explanation of reference numerals] 1 input terminal 2 output terminal 3 high potential reference voltage terminal 4 low potential reference voltage terminal 5,6,21 comparison circuit 7,17,24 inverter circuit 8,9 NAND circuit 10 holding circuit 11,12,13 p-channel type MOS transistor 14, 15, 16 n-channel type MOS transistor 20 control circuit section 22, 23 resistance 25 reference voltage terminal 100 power supply terminal 200 ground terminal 300, 400, 500 Schmitt trigger circuit 800 division resistance
Claims (1)
リファレンス電圧とを入力してデジタル信号を出力する
第１の比較回路と、 前記入力端子に印加された前記入力信号と低電位リファ
レンス電圧とを入力してデジタル信号を出力する第２の
比較回路と、 前記第１の比較回路の出力信号と前記第２の比較回路の
出力信号とを入力とし、その入出力特性がヒステリシス
特性を持つ制御回路部とから構成され、 前記制御回路部は、少なくとも１つの保持回路を有する
ことを特徴とするシュミットトリガ回路。1. A first comparison circuit for inputting an input signal applied to an input terminal and a high-potential reference voltage to output a digital signal, and the input signal applied to the input terminal and a low-potential reference voltage. And a second comparison circuit for inputting and outputting a digital signal, and an output signal of the first comparison circuit and an output signal of the second comparison circuit as inputs, and the input / output characteristics thereof have a hysteresis characteristic. A Schmitt trigger circuit, comprising: a control circuit unit, wherein the control circuit unit has at least one holding circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009640A JPH06224701A (en) | 1993-01-25 | 1993-01-25 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009640A JPH06224701A (en) | 1993-01-25 | 1993-01-25 | Schmitt trigger circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224701A true JPH06224701A (en) | 1994-08-12 |
Family
ID=11725828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009640A Pending JPH06224701A (en) | 1993-01-25 | 1993-01-25 | Schmitt trigger circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224701A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103739A (en) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device and electronic apparatus |
| US7990672B2 (en) * | 2008-09-22 | 2011-08-02 | Texas Instruments Incorporated | Supervision circuit to detect very fast power supply drops |
| JP2014511588A (en) * | 2011-01-27 | 2014-05-15 | クアルコム，インコーポレイテッド | High voltage receiver |
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1993
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981208 |