JPH06224701A - シュミットトリガ回路 - Google Patents
シュミットトリガ回路Info
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- JPH06224701A JPH06224701A JP5009640A JP964093A JPH06224701A JP H06224701 A JPH06224701 A JP H06224701A JP 5009640 A JP5009640 A JP 5009640A JP 964093 A JP964093 A JP 964093A JP H06224701 A JPH06224701 A JP H06224701A
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- Japan
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Links
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 4
Abstract
(57)【要約】
【目的】高精度なヒステリシス幅を任意に設定すること
のできるシュミットトリガ回路。 【構成】入力端子１への入力信号と高電位リファレンス
電圧端子３の電圧とが入力された比較回路５と、入力信
号と低電位リファレンス電圧とが入力された比較回路６
と、保持回路１０を含む制御回路部２０とから構成され
る。
のできるシュミットトリガ回路。 【構成】入力端子１への入力信号と高電位リファレンス
電圧端子３の電圧とが入力された比較回路５と、入力信
号と低電位リファレンス電圧とが入力された比較回路６
と、保持回路１０を含む制御回路部２０とから構成され
る。
Description
【０００１】
【産業上の利用分野】本発明はシュミットトリガ回路に
関する。
関する。
【０００２】
【従来の技術】従来のシュミットトリガ回路の一例の回
路図を図３（ａ）に示す。同図を参照するとこの回路
は、３つのｐチャネル型ＭＯＳトランジスタ１１，１
２，１３と、３つのｎチャネル型ＭＯＳトランジスタ１
４，１５，１６と、インバータ回路１７とから構成され
る。入力端子１への入力信号はｐチャネル型ＭＯＳトラ
ンジスタ１１，１２とｎチャネル型ＭＯＳトランジスタ
１４，１５のゲートに入力され、その出力である節点Ａ
の信号がインバータ回路１７に入力される。インバータ
回路１７の出力端は出力端子２に接続され、かつインバ
ータ回路１７の出力信号はｐチャネル型ＭＯＳトランジ
スタ１３とｎチャネル型ＭＯＳトランジスタ１６のゲー
トに入力されている。
路図を図３（ａ）に示す。同図を参照するとこの回路
は、３つのｐチャネル型ＭＯＳトランジスタ１１，１
２，１３と、３つのｎチャネル型ＭＯＳトランジスタ１
４，１５，１６と、インバータ回路１７とから構成され
る。入力端子１への入力信号はｐチャネル型ＭＯＳトラ
ンジスタ１１，１２とｎチャネル型ＭＯＳトランジスタ
１４，１５のゲートに入力され、その出力である節点Ａ
の信号がインバータ回路１７に入力される。インバータ
回路１７の出力端は出力端子２に接続され、かつインバ
ータ回路１７の出力信号はｐチャネル型ＭＯＳトランジ
スタ１３とｎチャネル型ＭＯＳトランジスタ１６のゲー
トに入力されている。
【０００３】従来のシュミットトリガ回路の他の例の回
路図を図３（ｂ）に示す。同図を参照するとこの例の回
路は、比較回路２１と、抵抗２２と、抵抗２３と、イン
バータ回路２４とから構成される。比較回路２１の出力
端は抵抗２２と抵抗２３とを通してリファレンス電圧端
子に接続される。抵抗２２と抵抗２３との接続点Ｂが比
較回路２１の正転入力端に接続されている。入力端子１
は比較回路２１の反転入力端に接続され、比較回路２１
の出力信号がインバータ回路２４に入力されている。イ
ンバータ回路２４の出力端は出力端子２に接続されてい
る。抵抗２２と抵抗２３の抵抗値をそれぞれ、ＲA ，Ｒ
B とすると、（電源電圧×ＲB ÷ＲA ）により算出され
たヒステリシス幅の入出力特性が得られる。
路図を図３（ｂ）に示す。同図を参照するとこの例の回
路は、比較回路２１と、抵抗２２と、抵抗２３と、イン
バータ回路２４とから構成される。比較回路２１の出力
端は抵抗２２と抵抗２３とを通してリファレンス電圧端
子に接続される。抵抗２２と抵抗２３との接続点Ｂが比
較回路２１の正転入力端に接続されている。入力端子１
は比較回路２１の反転入力端に接続され、比較回路２１
の出力信号がインバータ回路２４に入力されている。イ
ンバータ回路２４の出力端は出力端子２に接続されてい
る。抵抗２２と抵抗２３の抵抗値をそれぞれ、ＲA ，Ｒ
B とすると、（電源電圧×ＲB ÷ＲA ）により算出され
たヒステリシス幅の入出力特性が得られる。
【０００４】
【発明が解決しようとする課題】図３（ａ）に示される
従来のシュミットトリガ回路では、製造工程上のトラン
ジスタ特性のばらつきにより、ヒステリシス幅を精度よ
く任意に設定することは困難であった。
従来のシュミットトリガ回路では、製造工程上のトラン
ジスタ特性のばらつきにより、ヒステリシス幅を精度よ
く任意に設定することは困難であった。
【０００５】図３（ｂ）に示される従来のシュミットト
リガ回路では、ヒステリシス幅を精度よく設定する為
に、２つの抵抗値ＲA とＲB の比を利用している。ヒス
テリシス幅を高精度にするには、抵抗値ＲA とＲB の相
対精度を高くする必要があるので、必然的に抵抗体の面
積が大きくなった。また、シュミットトリガ回路が多数
ある場合、それぞれに２つの抵抗が必要であった。加え
て、リファレンス電圧端子１３は、抵抗値ＲA ，ＲB よ
りも低い出力インピーダンスである必要がある。また、
リファレンス電圧が電源電圧の２分の１の値ではない場
合、ヒステリシス幅の中心の電位がヒステリシス電圧か
らずれてしまうという欠点があり、リファレンス電圧の
微小な調整が必要とされた。
リガ回路では、ヒステリシス幅を精度よく設定する為
に、２つの抵抗値ＲA とＲB の比を利用している。ヒス
テリシス幅を高精度にするには、抵抗値ＲA とＲB の相
対精度を高くする必要があるので、必然的に抵抗体の面
積が大きくなった。また、シュミットトリガ回路が多数
ある場合、それぞれに２つの抵抗が必要であった。加え
て、リファレンス電圧端子１３は、抵抗値ＲA ，ＲB よ
りも低い出力インピーダンスである必要がある。また、
リファレンス電圧が電源電圧の２分の１の値ではない場
合、ヒステリシス幅の中心の電位がヒステリシス電圧か
らずれてしまうという欠点があり、リファレンス電圧の
微小な調整が必要とされた。
【０００６】
【課題を解決するための手段】本発明のシュミットトリ
ガ回路は、入力端子に印加された入力信号と高電位リフ
ァレンス電圧とを入力してデジタル信号を出力する第１
の比較回路と、前記入力端子に印加された前記入力信号
と低電位リファレンス電圧とを入力してデジタル信号を
出力する第２の比較回路と、前記第１の比較回路の出力
信号と前記第２の比較回路の出力信号とを入力とし、そ
の入出力特性がヒステリシス特性を持つ制御回路部とか
ら構成され、前記制御回路部は、少なくとも１つの保持
回路を有する。
ガ回路は、入力端子に印加された入力信号と高電位リフ
ァレンス電圧とを入力してデジタル信号を出力する第１
の比較回路と、前記入力端子に印加された前記入力信号
と低電位リファレンス電圧とを入力してデジタル信号を
出力する第２の比較回路と、前記第１の比較回路の出力
信号と前記第２の比較回路の出力信号とを入力とし、そ
の入出力特性がヒステリシス特性を持つ制御回路部とか
ら構成され、前記制御回路部は、少なくとも１つの保持
回路を有する。
【０００７】
【作用】本発明のシュメットトリガ回路は、外部からの
入力信号と高電位リファレンス電圧とを入力としてデジ
タル信号を出力する第１の比較回路と、入力信号と低電
位リファレンス電圧とを入力としてデジタル信号を出力
する第２の比較回路と、保持回路を含みその出力端から
出力信号が取り出されるように構成された制御回路とか
らなっている。
入力信号と高電位リファレンス電圧とを入力としてデジ
タル信号を出力する第１の比較回路と、入力信号と低電
位リファレンス電圧とを入力としてデジタル信号を出力
する第２の比較回路と、保持回路を含みその出力端から
出力信号が取り出されるように構成された制御回路とか
らなっている。
【０００８】上記の構成において、第１の比較回路の出
力が低電位であり第２の比較回路の出力も低電位である
とき、保持回路は低電位に設定され、制御回路部は低電
位を出力する。
力が低電位であり第２の比較回路の出力も低電位である
とき、保持回路は低電位に設定され、制御回路部は低電
位を出力する。
【０００９】第１の比較回路の出力が高電位であり第２
の比較回路の出力も高電位であるとき、保持回路は高電
位に設定され、制御回路部は高電位を出力する。
の比較回路の出力も高電位であるとき、保持回路は高電
位に設定され、制御回路部は高電位を出力する。
【００１０】第１の比較回路の出力が低電位であり第２
の比較回路の出力が高電位であるとき、保持回路は以前
の電位を保持したままであり、制御回路部の出力は以前
の電位から変化しない。
の比較回路の出力が高電位であるとき、保持回路は以前
の電位を保持したままであり、制御回路部の出力は以前
の電位から変化しない。
【００１１】制御回路部が上記のように動作することに
より、本発明のシュミットトリガ回路はヒステリシス特
性を示す。近接して配置された２つの比較回路のオフセ
ットの相対誤差は、ＭＯＳトランジスタのしきい値電圧
の製造ばらつきに比べて小さいので、本発明のシュミッ
トトリガ回路は、図３（ａ）に示される従来の回路に比
べて、ヒステリシス幅の精度が高い。また、本発明のシ
ュミットトリガ回路は抵抗を用いていないので、その精
度向上のために寸法の大きな抵抗体を必要としない。こ
のため、図３（ｂ）に示される従来の回路に比べて、レ
イアウトの点で有利である。
より、本発明のシュミットトリガ回路はヒステリシス特
性を示す。近接して配置された２つの比較回路のオフセ
ットの相対誤差は、ＭＯＳトランジスタのしきい値電圧
の製造ばらつきに比べて小さいので、本発明のシュミッ
トトリガ回路は、図３（ａ）に示される従来の回路に比
べて、ヒステリシス幅の精度が高い。また、本発明のシ
ュミットトリガ回路は抵抗を用いていないので、その精
度向上のために寸法の大きな抵抗体を必要としない。こ
のため、図３（ｂ）に示される従来の回路に比べて、レ
イアウトの点で有利である。
【００１２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は本発明の第１の実施
例の回路図である。同図を参照すると、本実施例では、
比較回路５の正転入力端が入力端子１に接続され、反転
入力端が高電位リファレンス電圧端子３に接続されてい
る。この比較回路５の出力信号はインバータ回路７に入
力される。
を参照して説明する。図１（ａ）は本発明の第１の実施
例の回路図である。同図を参照すると、本実施例では、
比較回路５の正転入力端が入力端子１に接続され、反転
入力端が高電位リファレンス電圧端子３に接続されてい
る。この比較回路５の出力信号はインバータ回路７に入
力される。
【００１３】一方、比較回路６の正転入力端は入力端子
１に接続され、反転入力端は低電位リファレンス電圧端
子３に接続されている。この比較回路６の出力信号はＮ
ＡＮＤ回路９に入力される。
１に接続され、反転入力端は低電位リファレンス電圧端
子３に接続されている。この比較回路６の出力信号はＮ
ＡＮＤ回路９に入力される。
【００１４】インバータ回路７の出力はＮＡＮＤ回路８
に入力される。ＮＡＮＤ回路８の出力端は出力端子２に
接続されると共にＮＡＮＤ回路９の一方の入力端に接続
されている。ＮＡＮＤ回路９の出力信号はＮＡＮＤ回路
８の一方の入力端に入力される。
に入力される。ＮＡＮＤ回路８の出力端は出力端子２に
接続されると共にＮＡＮＤ回路９の一方の入力端に接続
されている。ＮＡＮＤ回路９の出力信号はＮＡＮＤ回路
８の一方の入力端に入力される。
【００１５】次に本実施例の動作を説明する。図１
（ｂ）は、本実施例における入力波形と出力波形の一例
を示す図である。入力端子１への入力電圧が低電位リフ
ァレンス電圧より低いとき、比較回路５の出力は低電位
であり、比較回路６の出力は低電位である。このとき、
制御回路部２０の保持回路１０は低電位に設定され、出
力端子２に低電位を出力する。
（ｂ）は、本実施例における入力波形と出力波形の一例
を示す図である。入力端子１への入力電圧が低電位リフ
ァレンス電圧より低いとき、比較回路５の出力は低電位
であり、比較回路６の出力は低電位である。このとき、
制御回路部２０の保持回路１０は低電位に設定され、出
力端子２に低電位を出力する。
【００１６】次に、入力端子１の入力電圧が低電位リフ
ァレンス電圧より高くなり且つ高電位リファレンス電圧
より低いとき、比較回路５の出力は低電位のままであ
り、比較回路６の出力は高電位に変化する。このとき、
制御回路部２０の保持回路１０は低電位を保持したまま
であり、出力端子２は低電位のままである。
ァレンス電圧より高くなり且つ高電位リファレンス電圧
より低いとき、比較回路５の出力は低電位のままであ
り、比較回路６の出力は高電位に変化する。このとき、
制御回路部２０の保持回路１０は低電位を保持したまま
であり、出力端子２は低電位のままである。
【００１７】次に、入力端子１の入力電圧が高電位リフ
ァレンス電圧より高くなったとき、比較回路５の出力は
高電位に変化する。このとき、制御回路部２０の保持回
路１０は高電位に設定され、出力端子２に高電位を出力
する。
ァレンス電圧より高くなったとき、比較回路５の出力は
高電位に変化する。このとき、制御回路部２０の保持回
路１０は高電位に設定され、出力端子２に高電位を出力
する。
【００１８】次に、入力端子１の入力電圧が高電位リフ
ァレンス電圧より低くなり且つ低電位リファレンス電圧
より高いとき、比較回路５の出力は低電位に変化し比較
回路６の出力は高電位のままである。制御回路部２０の
保持回路１０の出力は高電位を保持したままであり、出
力端子２は高電位のままである。
ァレンス電圧より低くなり且つ低電位リファレンス電圧
より高いとき、比較回路５の出力は低電位に変化し比較
回路６の出力は高電位のままである。制御回路部２０の
保持回路１０の出力は高電位を保持したままであり、出
力端子２は高電位のままである。
【００１９】次に、入力端子１の入力電圧が低電位リフ
ァレンス電圧より低くなったとき、比較回路６の出力は
低電位に変化する。このとき、制御回路部２０の保持回
路１０は低電位に設定され、出力端子２に低電位を出力
する。
ァレンス電圧より低くなったとき、比較回路６の出力は
低電位に変化する。このとき、制御回路部２０の保持回
路１０は低電位に設定され、出力端子２に低電位を出力
する。
【００２０】以上の動作説明から分るように、本実施例
の入出力特性はヒステリシス特性を示す。
の入出力特性はヒステリシス特性を示す。
【００２１】本実施例は、２つの比較回路と保持回路を
含む制御回路部とにより構成されているので、高精度か
つ任意にヒステリシス幅を設定することができる。例え
ば、図３（ａ）に示す従来のシュミットトリガ回路で
は、ＭＯＳトランジスタのしきい値電圧には通常±２０
０ｍＶの製造誤差があるので、ヒステリシス幅の誤差は
±４００ｍＶ以上である。一方、本実施例においては、
近接して配置された２つの比較回路のオフセットの相対
誤差は±１０ｍＶ以内であるので、精度よくヒステリシ
ス幅を設定できる。
含む制御回路部とにより構成されているので、高精度か
つ任意にヒステリシス幅を設定することができる。例え
ば、図３（ａ）に示す従来のシュミットトリガ回路で
は、ＭＯＳトランジスタのしきい値電圧には通常±２０
０ｍＶの製造誤差があるので、ヒステリシス幅の誤差は
±４００ｍＶ以上である。一方、本実施例においては、
近接して配置された２つの比較回路のオフセットの相対
誤差は±１０ｍＶ以内であるので、精度よくヒステリシ
ス幅を設定できる。
【００２２】また、図３（ｂ）に示す従来のシュミット
トリガ回路では、リファレンス電圧源のインピーダンス
と比較回路の出力インピーダンスに比べて、抵抗値ＲB
はヒステリシス幅の誤差を無視できる程に大きくする必
要がある。さらに抵抗値ＲAは抵抗値ＲB の数倍〜数十
倍の値であり、しかも、抵抗値ＲA と抵抗値ＲB との相
対精度を高くしなければならない。これらのことから抵
抗２２，２３には大きなレイアウト面積が必要であっ
た。一方、本実施例は、前述するような抵抗を必要とし
ないので、レイアウト面積が小さくなる。
トリガ回路では、リファレンス電圧源のインピーダンス
と比較回路の出力インピーダンスに比べて、抵抗値ＲB
はヒステリシス幅の誤差を無視できる程に大きくする必
要がある。さらに抵抗値ＲAは抵抗値ＲB の数倍〜数十
倍の値であり、しかも、抵抗値ＲA と抵抗値ＲB との相
対精度を高くしなければならない。これらのことから抵
抗２２，２３には大きなレイアウト面積が必要であっ
た。一方、本実施例は、前述するような抵抗を必要とし
ないので、レイアウト面積が小さくなる。
【００２３】次に、本発明の第２を実施例について説明
する。図２は本発明の第２の実施例の回路図である。同
図を参照すると本実施例は、第１の実施例のシュミット
トリガ回路３００と、同じ構成の他のシュミットトリガ
回路４００，５００と、電源端子１００とグランド端子
２００の間に複数に分割された抵抗８００とから構成さ
れる。シュミットトリガ回路３００，４００，５００の
それぞれの高電位リファレンス電圧端子３と低電位リフ
ァレンス電圧端子４は分割抵抗８００の分割された任意
の点に接続することができる。
する。図２は本発明の第２の実施例の回路図である。同
図を参照すると本実施例は、第１の実施例のシュミット
トリガ回路３００と、同じ構成の他のシュミットトリガ
回路４００，５００と、電源端子１００とグランド端子
２００の間に複数に分割された抵抗８００とから構成さ
れる。シュミットトリガ回路３００，４００，５００の
それぞれの高電位リファレンス電圧端子３と低電位リフ
ァレンス電圧端子４は分割抵抗８００の分割された任意
の点に接続することができる。
【００２４】この第２の実施例では、１つの分割抵抗８
００によって多数のシュミットトリガ回路の高電位リフ
ァレンス電圧と低電位リファレス電圧とを供給できる。
００によって多数のシュミットトリガ回路の高電位リフ
ァレンス電圧と低電位リファレス電圧とを供給できる。
【００２５】本発明によれば、上述の第２の実施例のよ
うに複数のシュミットトリガ回路を構成する場合でも、
高電位リファレンス電圧と低電位リファレンス電圧とし
ては、例えば、１つの分割抵抗を共有して使用すること
ができる。
うに複数のシュミットトリガ回路を構成する場合でも、
高電位リファレンス電圧と低電位リファレンス電圧とし
ては、例えば、１つの分割抵抗を共有して使用すること
ができる。
【００２６】
【発明の効果】以上説明したように本発明のシュミット
トリガ回路は、２つの比較回路と保持回路を含む制御回
路部により構成されているので、製造工程での素子特性
のばらつきに左右されることなく、高精度かつ任意にヒ
ステリシス幅を設定することができる。
トリガ回路は、２つの比較回路と保持回路を含む制御回
路部により構成されているので、製造工程での素子特性
のばらつきに左右されることなく、高精度かつ任意にヒ
ステリシス幅を設定することができる。
【００２７】また、図３（ｂ）に示す従来のシュミット
トリガ回路では、リファレンス電圧源のインピーダンス
と比較回路の出力インピーダンスに比べて、抵抗値ＲB
を、ヒステリシス幅の誤差を無視できる程に大きくする
必要があり、さらに抵抗値ＲA の抵抗値ＲB の数倍〜数
十倍の値にしなくてはならず、しかも抵抗値ＲA とＲB
の相対精度を高くしなくてはならないことから、抵抗体
２２，２３のために大きなレイアウト面積が必要であっ
た。これに対して、本発明のシュミットトリガ回路は、
このような抵抗を必要としないのでレイアウト面積が小
さくなる。
トリガ回路では、リファレンス電圧源のインピーダンス
と比較回路の出力インピーダンスに比べて、抵抗値ＲB
を、ヒステリシス幅の誤差を無視できる程に大きくする
必要があり、さらに抵抗値ＲA の抵抗値ＲB の数倍〜数
十倍の値にしなくてはならず、しかも抵抗値ＲA とＲB
の相対精度を高くしなくてはならないことから、抵抗体
２２，２３のために大きなレイアウト面積が必要であっ
た。これに対して、本発明のシュミットトリガ回路は、
このような抵抗を必要としないのでレイアウト面積が小
さくなる。
【００２８】また、本発明は、複数のシュミットトリガ
回路を構成する場合、高電位リファレンス電圧と低電位
リファレンス電圧は、例えば、１つの分割抵抗を共有し
て使用することができるという利点も併せ持っている。
回路を構成する場合、高電位リファレンス電圧と低電位
リファレンス電圧は、例えば、１つの分割抵抗を共有し
て使用することができるという利点も併せ持っている。
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、図１に示す回路の入力波形と出
力波形の一例を示す図である。
である。分図（ｂ）は、図１に示す回路の入力波形と出
力波形の一例を示す図である。
【図２】本発明の第２の実施例の回路図である。
【図３】分図（ａ）は、従来のシュミットトリガ回路の
一例の回路図である。分図（ｂ）は、従来のシュミット
トリガ回路の他の例の回路図である。
一例の回路図である。分図（ｂ）は、従来のシュミット
トリガ回路の他の例の回路図である。
【符号の説明】 １ 入力端子 ２ 出力端子 ３ 高電位リファレンス電圧端子 ４ 低電位リファレンス電圧端子 ５，６，２１ 比較回路 ７，１７，２４ インバータ回路 ８，９ ＮＡＮＤ回路 １０ 保持回路 １１，１２，１３ ｐチャネル型ＭＯＳトランジスタ １４，１５，１６ ｎチャネル型ＭＯＳトランジスタ ２０ 制御回路部 ２２，２３ 抵抗 ２５ リファレンス電圧端子 １００ 電源端子 ２００ グランド端子 ３００，４００，５００ シュミットトリガ回路 ８００ 分割抵抗
Claims (1)
- 【請求項１】 入力端子に印加された入力信号と高電位
リファレンス電圧とを入力してデジタル信号を出力する
第１の比較回路と、 前記入力端子に印加された前記入力信号と低電位リファ
レンス電圧とを入力してデジタル信号を出力する第２の
比較回路と、 前記第１の比較回路の出力信号と前記第２の比較回路の
出力信号とを入力とし、その入出力特性がヒステリシス
特性を持つ制御回路部とから構成され、 前記制御回路部は、少なくとも１つの保持回路を有する
ことを特徴とするシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009640A JPH06224701A (ja) | 1993-01-25 | 1993-01-25 | シュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5009640A JPH06224701A (ja) | 1993-01-25 | 1993-01-25 | シュミットトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224701A true JPH06224701A (ja) | 1994-08-12 |
Family
ID=11725828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5009640A Pending JPH06224701A (ja) | 1993-01-25 | 1993-01-25 | シュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224701A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103739A (ja) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | 差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器 |
| US7990672B2 (en) * | 2008-09-22 | 2011-08-02 | Texas Instruments Incorporated | Supervision circuit to detect very fast power supply drops |
| JP2014511588A (ja) * | 2011-01-27 | 2014-05-15 | クアルコム，インコーポレイテッド | 耐高電圧受信機 |
-
1993
- 1993-01-25 JP JP5009640A patent/JPH06224701A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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