JPH06224722A - トランシーバ用ドライバー回路 - Google Patents

トランシーバ用ドライバー回路

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JPH06224722A
JPH06224722A JP4285952A JP28595292A JPH06224722A JP H06224722 A JPH06224722 A JP H06224722A JP 4285952 A JP4285952 A JP 4285952A JP 28595292 A JP28595292 A JP 28595292A JP H06224722 A JPH06224722 A JP H06224722A
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current
pull
transistor
transistors
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JP4285952A
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English (en)
Inventor
Stephen R Tomasetti
アール．トマセッティ スティーブン
Danny Tsong
ツオング ダニー
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]

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Abstract

(57)【要約】 （修正有） 【目的】 トランシーバ用ドライバー回路を提供する。 【構成】 トランシーバ１は出力が所定値を越える場合
にプルアップ／プルダウン回路１４、１７への入力駆動
を終止させる出力カレントミラー回路１５、１８を具備
するプルアップ／プルダウン回路１４、１７への伝送線
６上に信号入力を有するドライバー回路２を備えてい
る。入力信号が所定レベルよりも降下する時にスピード
アップ回路１６、１９が回路１４、１７の電流源を急速
にオフとする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はトランシーバに関し、特
にトランシーバ用ドライバー回路に関する。
【０００２】
【従来の技術】トランシーバは電気信号、特にデジタル
フォーマットのデータを表わす信号を送受信する電気装
置である。トランシーバの一つのシステムもしくは装置
ともう一つのシステムもしくは装置に接続された伝送路
間のインターフェイスに配置される。例えば、トランシ
ーバはコンピュータの出力においてコンピュータ出力を
ワイヤを介してビデオディスプレイ端末やプリンタ等の
周辺装置へ伝送するのに使用される。中央処理装置やマ
イクロプロセッサやマイクロコンピュータを有する多く
のシステムがトランシーバを使用している。このような
システムはコンピュータ、電話システム、ディスクドラ
イブ、自動車制御システムおよびその他の産業システム
とすることができる。トランシーバに接続可能な伝送路
はリボン、同軸ケーブルもしくは撚対線とすることがで
きる。後の伝送路はＲＳ４８５インターフェイス標準に
適合するトランシーバに代表的に接続される。
【０００３】トランシーバは２部分、すなわちドライバ
ーおよび受信機により構成される。ドライバーの入力
は、代表的にＵＡＲＴ（ｕｎｉｖｅｒｓａｌ ａｓｙｎ
ｃｈｒｏｎｏｖｓ ｒｅｃｅｉｖｅｒ ｔｒａｎａｍｉ
ｔｔｅｒ）のシリアル出力において、システムの出力に
接続されている。ＵＡＲＴ装置がコンピュータバス上の
正規のパラレルデータビットをシリアルビット流へ変換
する。シリアルビット流はトランシーバのドライバ回路
への入力信号を形成する。ドライバ回路は入力の論理レ
ベル信号を伝送路とコンパチブルなレベルへ変換する。
例えば、ドライバーはＴＴＬ、ＥＣＬもしくはＣＭＯＳ
論理レベル信号を１．５Ｖ以上の差電圧を有し５４Ω負
荷を駆動可能なＲＳ４８５信号へ変換することができ
る。
【０００４】
【発明が解決しようとする課題】従来技術のドライバー
回路はバイポーラトランジスタだけを使用して１個の半
導体基板上へ集積される。このようなデバイスは高速で
駆動能力が高いが、信号を駆動しない時でも多量の電力
を消費する。バイポーラトランジスタ回路は通常信号を
駆動しない時でもバイポーラトランジスタへ給電を行う
バイアス電流源を有している。さらに、１個の半導体基
板上へ集積できるトランシーバの数はバイポーラトラン
ジスタの消費電力により制限される。現在、１個の基板
上にはＲＳ４８５型トランシーバは４個までしか集積で
きないが、トランシーバ基板へより多くの高駆動、高速
バイポーラドライバー回路を付加することにより集積密
度を高めることが望ましい。
【０００５】消費電力問題に対する一つの解決方法はド
ライバー回路内にＣＭＯＳトランジスタだけを使用する
ことであった。しかしながら、純粋なＣＭＯＳ回路には
いくつかの制約がある。その一つは部品の破壊電圧であ
る。ＣＭＯＳデバイスは入力信号の電圧範囲を簡単に操
作してコモンモード動作の許容範囲とすることができな
い。コモンモード動作はドライバー性能の尺度である。
【０００６】したがって、静止状態における消費電力が
低く、コモンモード動作の高い、高速ドライバーを有す
るトランシーバに対するニーズが以前から存在してい
る。
【０００７】
【課題を解決するための手段】本発明はＢＩＣＭＯＳ回
路を有するトランシーバを提供することにより従来の問
題点を解決し従来技術における以前からのニーズに応え
るものである。本発明ではＣＭＯＳトランジスタは静止
状態における消費電力を最少限に抑えるように配置され
バイポーラトランジスタは負荷を駆動およびスイッチす
るように配置される。
【０００８】特に、トランシーバドライバー回路はプル
アップ／プルダウン回路を有し、ＣＭＯＳトランジスタ
がバイポーラプルアップおよびプルダウントランジスタ
へベース電流を供給する。静止状態ではＣＭＯＳトラン
ジスタは電流を引き出さないため無負荷状態における回
路の消費電力が最少限に抑えられる。本発明によりバイ
ポーラ差動ドライバー回路を有する５個以上のトランシ
ーバを１個の基板上に集積することができる。
【０００９】本発明のドライバー回路はカレントミラー
回路も含んでいる。カレントミラー回路はドライバーが
伝送路の駆動電流、電圧およびプルアップ／プルダウン
トランジスタの定格電流、電圧を越えないように保護す
る。カレントミラーＩＣがプルアップ／プルダウン回路
の入出力間に接続されている。それは出力電流を測定す
る。所定の出力電流を越えると、カレントミラー回路は
バイポーラトランジスタのベース電流供給をオフとす
る。カレントミラー回路はプルアップ／プルダウントラ
ンジスタの数分の１のサイズの一対のバイポーラトラン
ジスタを具備している。
【００１０】ドライバー回路はスピードアップ回路も有
している。スピードアップ回路は接地とバイポーラプル
アップ／プルダウントランジスタのベース間に接続され
たＣＭＯＳトランジスタを具備している。スピードアッ
プバイポーラトランジスタのゲートはドライバーの入力
に接続されている。入力ドライバー信号がローとなる
と、ゲートがオンとされてプルアップもしくはプルダウ
ントランジスタの適切なベースが接地されプルアップも
しくはプルダウントランジスタの遮断がスピードアップ
される。
【００１１】
【実施例】図１を参照して、ビデオディスプレイ端末も
しくはプリンタ等の周辺装置２２で終端する一対の伝送
路１２に接続されたトランシーバ１を有する、例えば、
コンピュータである第１のシステム２０を示す。トラン
シーバ１はドライバ回路２もしくは受信機回路３を具備
している。信号に応答して、コンピュータ２０からチッ
プへの出力によりファンクションピン４がイネーブルさ
れ、トランシーバ１はドライバー２もしくは受信機３を
イネーブルする。シングルエンデッドデジタル信号形状
の情報が伝送路６および７等の数本の伝送路を含む代表
的に大型バスを介してコンピュータ２０から出力され
る。例えば、伝送路６はドライバー回路２により伝送路
１２、１３の要求に適合するレベルの信号へ変換される
シングルエンデッド信号に合致している。実施例では、
伝送路１２、１３は標準ＲＳ４８５インターフェイスに
適合するように設計されている。この伝送路は、伝送路
１０、１１を介して受信機回路３にも接続されている。
チップイネーブルピン４がシングルエンデッド信号から
なる受信機３の出力を伝送路８、９等を介してコンピュ
ータ２０入力へ接続する。伝送路８、９は一般的にコン
ピュータ２０の大型バスの一部ともなっている。図１に
示すシステムは１個のトランシーバを有している。バイ
ポーラ回路とコンパチブルな集積の電流レベルにより１
個の半導体基板上に最大４個のトランシーバを集積する
ことができる。しかしながら、本発明では１個の基板上
に５個以上のトランシーバを集積することができる。今
までのところ、本発明では１個の基板上に９個までのト
ランシーバを集積するのに成功している。
【００１２】ドライバー回路２の詳細を図２に示す。伝
送路６上の信号はシングルエンデッドを通って公知の差
動信号送信機へ通され２３がそれぞれ伝送路６ａ、６ｂ
を介してプルアップ／プルダウン回路１４、１７へ入力
される。プルアップ／プルダウン回路１４、１７は共に
ドライバトランジスタのベースへ給電を行うＭＯＳ電流
源を有するバイポーラドライブトランジスタを具備して
いる。図３に関して代表的なドライバ回路の詳細検討を
行う。各々が出力回路ミラー回路１５、１８を有するプ
ルアップ／プルダウン回路１４、１７がそれぞれプルア
ップ／プルダウン回路の出力と回路自体間に接続されて
いる。カレントミラー回路１５、１８は伝送路１２、１
３上の出力を測定する。出力が所定値を越えると、カレ
ントミラーはプルアップ／プルダウン回路１４、１７へ
の入力駆動を終止する。プルアップ／プルダウン回路１
４、１７にはそれぞれスピードアップ回路１６、１９も
接続されている。スピードアップ回路１６、１９は入力
線６ａ、６ｂ上の入力信号レベルを感知する。入力信号
が所定のレベルよりも降下して伝送路６ａ、６ｂ上に信
号がないことが示されると、スピードアップ回路１６、
１９はプルアップ／プルダウン回路へ電流を供給する電
流源を急速にオフとするのを助ける。
【００１３】図３に図２のドライバー回路１４、１７の
回路図を示す。入力電圧Ｖi がｎｍｏｓトランジスタｍ
ｎ１のゲートおよびインバータ２２の入力へ与えられ
る。インバータ２２の出力は抵抗器Ｒｉｐ２を介してＰ
チャネルトランジスタｍｐ１のゲートに接続され、かつ
抵抗器Ｒｉ２を介してｎチャネルトランジスタｍｎ２の
ゲートに接続されている。
【００１４】Ｐチャネルトランジスタｍｐ１のソースは
ショットキーダイオードＤi １のアノードだけでなくＮ
ＰＮトランジスタＱ１、Ｑ２のベースにも接続されてい
る。トランジスタｍｐ１のドレーンはショットキーダイ
オードｄｉ２のカソードに接続され、そのアノードは電
源電圧Ｖccに接続されている。
【００１５】トランジスタＱ１のコレクタはショットキ
ーダイオードＤi ５を介してＶccに接続され、トランジ
スタＱ２のコレクタは抵抗器Ｒｉｏｓｈおよびショット
キーダイオードＤi ６を介してＶccに接続されている。
抵抗器ＲｉｏｓｈはＰＮＰトランジスタＱｐ１のエミッ
タおよびベース間にも接続され、そのエミッタはＶccに
接続されている。トランジスタＱｐ１のエミッタはショ
ットキーダイオードＤ i ７を介してトランジスタＭｐ１
のゲートに接続されている。
【００１６】トランジスタＱ１、Ｑ２のエミッタはそれ
ぞれ抵抗器Ｒｅｈ１、Ｒｅｈ２を介してノード６に接続
されている。
【００１７】トランジスタｍｎ２のゲートはｎチャネル
トランジスタＭｎ３のゲートおよびＮＰＮトランジスタ
Ｑ３のコレクタに接続されている。トランジスタＭｎ２
のソースはトランジスタＭｎ３のソースだけでなく、ト
ランジスタＭｎ１のドレーンおよびＮＰＮトランジスタ
Ｑ２、Ｑ２ａのベースにも接続されている。トランジス
タＭｎ３のドレーンはショットキーダイオードＤi ８を
介してノード６に接続されている。
【００１８】トランジスタＱ２のコレクタは、一端がＰ
ＮＰトランジスタＱｐ２のベースおよびコレクタに接続
されている抵抗器Ｒｉｏｓｈの他端に接続されているだ
けでなく、ショットキーダイオードＤi ９を介してノー
ド６にも接続されている。トランジスタＱ２ａのコレク
タはトランジスタＱｐ２のベースに接続されている。ト
ランジスタＱ２、Ｑ２ａのエミッタはそれぞれ抵抗器Ｒ
ｅｌ１、Ｒｅｌ２を介して接地されている。
【００１９】トランジスタＱｐ２のコレクタはトランジ
スタＱ３のベースに接続されている。Ｑ３のベースは抵
抗器Ｒｇを介して接地され、Ｑ３のエミッタは接地され
かつトランジスタＭｎ１のソースに接続されている。
【００２０】図３に示す回路はノード６にＲ１、Ｃ１と
して示す差動伝送路の一端のプッシュプル駆動を行う。
【００２１】ドライバー回路２０の入力に論理入力信号
Ｖi が与えられる。好ましくは簡単なＣＭＯＳインバー
タであるインバータ２２を使用して相補形信号Ｖip２が
発生される。Ｖi がハイの時はＶip２はローとなり、ト
ランジスタＭｐ１がオンとされてプルアップ段出力トラ
ンジスタＱ１へベース駆動電流が供給され、それにより
負荷へ駆動電流が供給される。
【００２２】同時に、Ｖip２がローであるため、トラン
ジスタＭｎ２がオフとされ駆動トランジスタＱ１から電
流を引き出さないようにされる。Ｍｎ３も同時にオフと
されてノード６から電流を引き出すことが防止される。
【００２３】Ｑ１ａ、Ｑｐ１、ＲｉｏｓｈおよびＲｉｐ
２はＲＳ４８５で要求される限流回路を形成する。Ｑ
１、Ｑ１ａはＱ１ａのコレクタ電流がＱ１のコレクタ電
流の倍数となるようなスケールで整合される。実施例で
は、倍率は５対１である。出力インピーダンスが降下す
ると（出力の短絡状態に向う）、Ｑｐ１のベース・エミ
ッタ接合間に電圧降下が生じる。それが増大して順バイ
アス電圧に達すると、Ｑｐ１はＭｐ１のゲートへコレク
タ電流を戻し、Ｒｉｐ２の両端間に電圧降下を生じてＭ
ｐ１をオフとする。Ｒｉｏｓｈは適切なＱ１ａコレクタ
電流においてＱｐ１がオンとされるように選択されてい
る。Ｑ１、Ｑ１ａ間の倍率はＲｉｏｓｈの値が妥当であ
って容易に製造できるように選択される。
【００２４】Ｖi がハイであると、それはＭｎ１のゲー
トにも与えられてそれをオンとし、それによりシンクト
ランジスタＱ２、Ｑ２ａのベースからの低インピーダン
ス経路が提供され、それらをオフとするのを助ける。
【００２５】Ｖi がローであれば、インバータ２２がＰ
ＭＯＳトランジスタＭｐ１へハイ信号を与えてそれをオ
フとし、次にソーストランジスタＱ１、Ｑ１ａから駆動
電流が除去される。同時に、Ｍｎ２のゲートおよびＭｎ
１へハイ信号が与えられる。したがって、Ｍｎ２のソー
スはＱ２のベースへ連結され、そのドレーンはＤＳ２を
介してＱ１、Ｑ１ａのベースへ接続される。これにより
急速なターンオフを行う蓄積ベース電荷の放電経路が提
供され、回路は無負荷状態において静止電流０で作動す
ることができる。また、Ｑ２をオンとするのを助ける短
い電流サージも供給される。
【００２６】同時に、Ｍｎ３もオンとされ、出力ノード
６からドレーントランジスタＱ２、Ｑ２ａのベースへ連
結される。したがって、シンクトランジスタＱ２、Ｑ２
ａのベース駆動電流は実際上負荷から送られ、これは一
つの利点となる。通常所要電力の１０〜１５％に達する
ベース駆動は従来電源により行われている。この構成に
より消費電力を最少限に抑えることができる。
【００２７】シンクトランジスタは駆動トランジスタＱ
１ａ、Ｑ１ａと同じ比率である。Ｑ２ａを流れる電流は
Ｑ１ａを流れる電流と同様に監視される。Ｑ２ａ、Ｑｐ
２、Ｒｉｏｓ１およびＲｉ２はシンクトランジスタＱ
２、Ｑ２の限流回路を形成する。Ｒｉｏｓ１両端間の電
圧降下が１Ｖbeに達すると、トランジスタＱｐ２がオン
とされ、Ｑ３へベース電流が送られてＱ３をオンとし、
次にＭｎ２、Ｍｎ３のゲートへ駆動信号がシンクされて
それらをオフとし、それによりＱ２、Ｑ２ａのベースか
ら駆動電流が除去されてそれらをオフとする。
【００２８】ショットキー阻止ダイオードを高電圧ＭＯ
Ｓおよびバイポーラ素子と共に使用してＲＳ４８５が要
求するＶccよりも高く接地よりも低い拡張された出力コ
モンモード範囲が得られる。プルアップ段に対しては、
出力がＶccよりも高く引き上げられる場合にＭｐ１のド
レーン・バックゲートダイオードを通る電流経路がＤ i
２により阻止される。同じ状況の元で、Ｄs ５、Ｄs ６
はＱ１、Ｑ１ａのベース・コレクタダイオードに対して
同様な阻止を行う。
【００２９】プルダウン段に対しては、Ｄs ７がＱ２、
Ｑ２ａのベース・コレクタダイオードにより形成される
電流経路を阻止する。
【００３０】特定例について本発明を説明してきたが、
本開示は単なる例にすぎず同業者ならば発明の範囲およ
び精神を逸脱することなくさまざまな部品の組合せおよ
び配置を考えられるものと思われる。
【００３１】以上の説明に関して更に以下の項を開示す
る。 （１） 一対のバイポーラトランジスタおよびバイポー
ラトランジスタのベースへバイアス電流を供給する一対
のＭＯＳトランジスタを有する回路。
【００３２】（２） バイポーラトランジスタのベース
へバイアス電流を供給する一対のＭＯＳトランジスタを
有する一対のバイポーラプルアップおよびプルダウント
ランジスタを具備するドライバ回路。
【００３３】（３） 第１、第２のバイポーラトランジ
スタおよび第１、第２のバイポーラトランジスタのベー
スへそれぞれ接続された第１、第２のＭＯＳトランジス
タを有するドライバー回路。
【００３４】（４） 第（３）項記載の回路において、
ＭＯＳトランジスタは相補形ＭＯＳトランジスタである
回路。
【００３５】（５） 第（４）項記載の回路において、
ＭＯＳトランジスタはバイポーラトランジスタの各ベー
スへ電流を供給する電流経路を有する回路。
【００３６】（６） 第（５）項記載の回路において、
ＭＯＳトランジスタはゲート電極に加わる電圧に応答し
てＭＯＳトランジスタの電流経路を流れる電流を変える
ゲート電極を有する回路。
【００３７】（７） 第（６）項記載の回路において、
ＭＯＳトランジスタの電極に電圧が加わらない場合にＭ
ＯＳトランジスタに流れる電流は無視できる回路。
【００３８】（８） 第（７）項記載の回路において、
バイポーラトランジスタは電流経路を有しベース電極は
そこに加わる電流に応答してバイポーラトランジスタの
電流経路を流れる電流を変える回路。
【００３９】（９） 第（８）項記載の回路において、
ＭＯＳトランジスタのゲート電極に電圧が加わる場合に
バイポーラトランジスタに流れる電流は無視できる回
路。
【００４０】（１０） 第（３）項記載の回路におい
て、さらにカレントミラー回路を具備する回路。
【００４１】（１１） 第（１０）項記載の回路におい
て、カレントミラー回路は第１および第２のバイポーラ
トランジスタに接続されている回路。
【００４２】（１２） 第（１０）項記載の回路におい
て、カレントミラー回路は第３および第４のバイポーラ
トランジスタを具備する回路。
【００４３】（１３） 第（１２）項記載の回路におい
て、第３および第４のバイポーラトランジスタは電流経
路およびベース電極の電流に従って前記電流経路の電流
を制御する前記ベース電極を有する回路。
【００４４】（１４） 第（１３）項記載の回路におい
て、第３および第４のバイポーラトランジスタのベース
電極はそれぞれ第１および第２のバイポーラトランジス
タのベースに接続されている回路。
【００４５】（１５） 第（１４）項記載の回路におい
て、第３および第４のトランジスタはその各電流経路が
第１および第２のトランジスタの電流経路の所定サイズ
とされている回路。
【００４６】（１６） 第（１５）項記載の回路におい
て、第１および第２のトランジスタの第３および第４の
トランジスタに対する電流経路の比はおよそ５０：１で
ある回路。
【００４７】（１７） 第（３）項記載の回路におい
て、さらに第３および第４のＭＯＳトランジスタを具備
する回路。
【００４８】（１８） 第（１７）項記載の回路におい
て、第３および第４のＭＯＳトランジスタはそれぞれ第
１および第２のバイポーラトランジスタに接続された電
流経路を有する回路。
【００４９】（１９） 第（１８）項記載の回路におい
て、第３および第４のＭＯＳトランジスタの電流経路は
それぞれ第１および第２のバイポーラトランジスタのベ
ースに接続されている回路。
【００５０】（２０） 第（１８）項記載の回路におい
て、第３および第４のＭＯＳトランジスタは第１および
第２のトランジスタがオフとされている間第１および第
２のバイポーラトランジスタのベースへ補助電流を供給
して、第１もしくは第２のバイポーラトランジスタがオ
フとされるまでの時間を短縮する回路。
【００５１】（２１） 第（３）項記載の回路におい
て、さらに第１および第２のバイポーラトランジスタを
急速にオフとする補助プルダウン回路を具備する回路。
【００５２】（２２） 第（２１）項記載の回路におい
て、補助プルダウン回路はそれぞれ第１および第２のバ
イポーラトランジスタに接続された電流経路を有する第
３および第４のＭＯＳトランジスタを具備する回路。
【００５３】（２３） 第（２２）項記載の回路におい
て、第３および第４のＭＯＳトランジスタは第１および
第２のバイポーラトランジスタがオフとされている間第
１および第２のバイポーラトランジスタのベースへ補助
電流を供給して第１もしくは第２のバイポーラトランジ
スタがオフとされるまでの時間を短縮する回路。
【００５４】（２４） 第（３）項記載の回路におい
て、さらに１個以上のトランジスタ経路内にその基板電
流経路を流れる電流を制限する１個以上のダイオードを
具備する回路。
【００５５】（２５） 第（１２）項記載の回路におい
て、さらに１個以上のトランジスタの電流経路内にその
基板電流経路を流れる電流を制限する１個以上のダイオ
ードを具備する回路。
【００５６】（２６） 第（２２）項記載の回路におい
て、さらに１個以上のトランジスタの電流経路内にその
基板電流経路を流れる電流を制限する１個以上のダイオ
ードを具備する回路。
【００５７】（２７） １個の基板上に５つ以上のバイ
ポーラプルアップ／プルダウン回路を具備するＢＩＣＭ
ＯＳドライバ回路。
【００５８】（２８） 第（３）項記載の回路におい
て、該回路はある論理レベルの信号を受信する入力およ
び伝送路とコンパチブルな所定レベルの信号を送信する
出力を有する回路。
【００５９】（２９） 各々が出力が所定値を越える場
合にプルアップ／プルダウン回路１４、１７への入力駆
動を終止させる出力カレントミラー回路１５、１８を具
備するプルアップ／プルダウン回路１４、１７への伝送
線６上に信号入力を有するドライバ回路２を備えたトラ
ンシーバ。入力信号が所定レベルよりも降下する時にス
ピードアップ回路１６、１９が回路１４、１７の電流源
を急速にオフとする。
【図面の簡単な説明】
【図１】トランシーバを使用するシステムのブロック
図。
【図２】図１のトランシーバ用差動ドライバーのブロッ
ク図。
【図３】図２の差動ドライバーの半分の回路図。
【符号の説明】
１ トランシーバ ２ ドライバー回路 ３ 受信機 ４ ファンクションピン ６ 伝送路 ７ 伝送路 ８ 伝送路 ９ 伝送路 １０ 伝送路 １１ 伝送路 １２ 伝送路 １３ 伝送路 １４ プルアップ／プルダウン回路 １５ ミラー回路 １６ スピードアップ回路 １７ プルアップ／プルダウン回路 １８ カレントミラー回路 １９ スピードアップ回路 ２０ コンピュータ ２２ インバータ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 1/40 8949−5Ｋ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 一対のバイポーラトランジスタおよびバ
    イポーラトランジスタのベースへバイアス電流を供給す
    る一対のＭＯＳトランジスタを有する回路。
JP4285952A 1991-10-25 1992-10-23 トランシーバ用ドライバー回路 Pending JPH06224722A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US78292991A 1991-10-25 1991-10-25
US782929 1991-10-25

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