JPS6410141B2 - - Google Patents

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JPS6410141B2
JPS6410141B2 JP55004071A JP407180A JPS6410141B2 JP S6410141 B2 JPS6410141 B2 JP S6410141B2 JP 55004071 A JP55004071 A JP 55004071A JP 407180 A JP407180 A JP 407180A JP S6410141 B2 JPS6410141 B2 JP S6410141B2
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JP
Japan
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transistor
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current
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terminal
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JP55004071A
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Jeemusu Guritsufuisu Hooru
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
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Publication date
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Publication of JPS6410141B2 publication Critical patent/JPS6410141B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/088—Transistor-transistor logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/0823—Multistate logic
    • H03K19/0826—Multistate logic one of the states being the high impedance or floating state

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、複数の論理回路すなわちゲートの出
力端子が共通のバスに結合される用途と集積回路
にとくに適し、出力の状態を高速で切り換えるト
ランジスタ論理回路用の新規かつ改良した３状態
出力ゲートに関するものである。
従来のトランジスタ・トランジスタ・ロジツク
（TTL）およびダイオード・トランジスタ・ロジ
ツク（DTL）においては、２進の「１」に対応
する論理値は、たとえば2.5Vより高い、高レベ
ルの電圧VOHにより表され、２進の「０」に対応
する論理値は、たとえば0.8Vより低い、低レベ
ルの電圧VOLにより表される。高レベルの２進
「１」は、「１」を論理ゲートにより送り出す時
に、出力端子へ電流を供給する電圧源VCCからと
り出される。２進「０」を出力させることが求め
られた時は論理ゲートの出力端子に低レベルの電
圧VOLが現われるように、論理ゲートは出力負荷
からの電流を低レベルまで「低下させる」。この
ように、TTL論理ゲートは出力端子における電
流を、「１」（高レベル電圧）または「０」（低レ
ベル電圧）が先に実行された論理動作の希望の結
果に従つて、電流を「供給」および「放出」させ
ることにより動作する。負論理においては、高レ
ベル電圧と低レベル電圧による２進の「１」と
「０」の表現は、低レベル電圧と高レベル電圧に
よる２進の「１」と「０」の表現に反転される。
通常のTTL二状態出力ゲートを第１図に示す。
数個の素子すなわちゲートはそのようなTTL出
力ゲートで表すことができる。「１」に対応する
より高いレベルの電圧VCCからの電流を供給する
ための「引き上げ」素子１１は、高レベル電圧源
VCCと出力端子Voutとの間に結合されているダー
リントン・トランジスタ電流源を構成するトラン
ジスタＱ３，Ｑ４より成る。出力端子からの電流
と電圧をアースレベルまで低下させるための「引
き下げ」素子すなわち「引き下げ」段１２は、通
常の自乗回路網トランジスタＱ５をベースに接続
されるトランジスタＱ２より成る。分相素子すな
わち分相段１３はトランジスタＱ１より成る。こ
のトランジスタＱ１はこのTTL出力ゲートへの
データ信号入力を高レベル電圧または低レベル電
圧の形で入力端子Vinに受け、このTTL出力ゲ
ートへのデータ信号入力に従つて、出力端子１４
に現われる電流を供給するための引き上げ素子
と、出力素子１４に現われる電流を放出させる引
き下げ素子とを制御する。
低レベル電圧が入力端子１５に現われると、分
相トランジスタＱ１のベースにも低電圧が現われ
るから、このトランジスタＱ１のコレクタからエ
ミツタへ電流が流れなくなるために、トランジス
タＱ２は非導通状態にされる。したがつて、この
TTL出力ゲートの出力端子Voutはアースから分
離される。トランジスタＱ１は非導通状態となつ
ているから、電流供給トランジスタＱ３のベース
に高レベル電圧VCCが現われるために、このトラ
ンジスタＱ３は導通状態となつてトランジスタＱ
４のベースへベース電流を供給できるようになる
から、トランジスタＱ４は導通状態となつて、高
レベル電圧源VCCから出力端子Voutへ電流を供給
する。したがつて、このTTL論理ゲートは、そ
の入力端子Vinに与えられた電圧レベルVOLで表
される２進「０」を反転して、出力端子Voutに
電圧レベルVOHで表される２進「１」として発生
するものである。
このTTL論理ゲートの入力端子に「１」が与
えられると、抵抗Ｒ８からの電流がトランジスタ
Ｑ１のベースへ供給されてこのトランジスタＱ１
を導通状態にするから、このトランジスタＱ１は
トランジスタＱ３のベース電流を吸収するために
トランジスタＱ３は非導通状態となる。したがつ
て、トランジスタＱ３，Ｑ４で構成されているダ
ーリントン・トランジスタ電流源は動作を停止す
る。そのために、高レベル電圧源VCCからの電流
は出力端子へ供給されなくなる。それと同時に、
引き下げトランジスタＱ２のベースに電流が供給
されるために、トランジスタＱ２も導通状態にな
つて、この論理ゲートの出力端子に結合される負
荷を放電させ始める。トランジスタＱ２が負荷を
放電させて出力Voutを低レベル電圧V0まで引き
下げる速さは、トランジスタＱ２のベースへ供給
されるベース電流に依存する。すなわち、トラン
ジスタＱ２が直線動作範囲にある時にトランジス
タＱ２がスイツチングする間に、トランジスタＱ
２のコレクタ電流はベース電流のβ倍に等しい。
このβはトランジスタＱ２の電流利得である。出
力端子１４における出力電圧が高レベルから低レ
ベルに変る間に、引き下げ素子１２は、出力端子
１４に結合されている負荷の容量から電流を放出
させるばかりでなく、トランジスタおよび部品に
関連する内部容量、ならびに相互接続などに起因
する漂遊容量から電流を放出させねばならない。
したがつて、各種の容量を放電させる速さと、
出力電圧が低レベルにされる速さとは、番号１７
でまとめて示されているダイオードＤ１，Ｄ２に
よつて高められる。ダイオードＤ１はトランジス
タＱ４のベース電流をトランジスタＱ１のコレク
タへ流し、ダイオードＤ２は負荷電流のうちのい
く分かをトランジスタＱ１のコレクタまで流す。
そのために増加したトランジスタＱ１のエミツタ
電流はトランジスタＱ２を導通状態にして負荷か
ら電流を放出させ、出力を「１」から「０」へ高
速で切り換えさせる。
第１図に示すように、トランジスタＱ４以外の
トランジスタはベース、コレクタ、エミツタの各
端子が出る垂直線の上と下に記号¬および〓をそ
れぞれつけたトランジスタ記号で示され、ダイオ
ードもカソード側垂直線の上と下に記号¬および
〓をそれぞれつけた記号で示されるシヨツトキ・
ダイオードである。それらのトランジスタとダイ
オードの内部改変により行われるシヨツトキ・ク
ランピングにより、スイツチングの間により速く
ターンオフできる。第１図に示すような種類のト
ランジスタ論理出力ゲートは、その出力端子にお
ける出力電圧が高レベルから低レベルに変化する
間に電流のより大きな放出によりスイツチング速
度が高くなるが、３状態素子の低インピーダンス
第３状態を発現できないから、外部電圧が加えら
れることがある共通バスに結合するには不適当で
ある。
典型的なTTL3状態出力ゲートを第２図に示
す。この図のゲートに用いられている部品で、第
１図に示されているゲート中の部品と同じ機能を
行う部品には、第１図の部品につけられている番
号と同じ番号をつけて示す。すなわち、トランジ
スタＱ３とＱ４は導通状態にある時に、VCCか
Voutまで電流を供給する時に引き上げ機能を行
うダーリントン・トランジスタ電流源すなわち引
き上げ素子１１を構成する。トランジスタＱ２は
導通状態にある時にVoutからアースまで電流を
流す引き下げ素子１２を形成する。トランジスタ
Ｑ１より成る分相素子１３は、出力端子１４に電
流を供給するための引き上げ素子と、端子１４か
ら電流を吸収する引き下げ素子とを制御する。出
力端子１４に高インピーダンスの第３状態を生じ
させるために第２図の出力ゲートに付加されてい
る新しい素子は、一部がトランジスタＱ６で表さ
れている可能化ゲート１８である。この可能化ゲ
ートが開かれている時は、VCCからダーリント
ン・トランジスタへ供給されるベース電流は、可
能化ゲートを通つてアースへ分流される。同様
に、位相分割トランジスタＱ１のベース電流も、
ダイオードＤ４と可能化ゲート・トランジスタＱ
６のコレクタとを通る低インピーダンス経路を通
つてアースへ流れる。この状態においては、この
出力ゲートは、後で明らかとなる理由によつて帰
還ダイオードＤ１とＤ２を省かなければならない
ことと、高インピーダンス状態と低インピーダン
ス状態の間ではスイツチング速度が低いことを除
いて、第１図を参照して説明したように動作する
２状態出力装置として機能する。したがつて、電
流の吸収の加速したがつて高電圧から低電圧への
転移を加速するために引き下げトランジスタＱ２
の導通度を高くするようにトランジスタＱ２を駆
動するために、分相トランジスタのコレクタを通
ずる負荷と標遊容量とからの電流放出を用いるこ
とはできない。
出力端子Voutに高インピーダンスの第３状態
を生じさせるために、トランジスタＱ６が導通状
態になるようにそのベースに加えられる信号によ
り可能化ゲート１８が開かれる。この第３の状態
においては、可能化ゲートはアースまで直線経路
を設けることにより、引き上げ段と分相段（した
がつて間接的には引き下げ素子）を含むこの出力
ゲートの素子へ供給される全ての電流を実際に放
出させる。全ての素子にベース電流が供給されな
くなるから、外部回路から見たこの出力ゲートの
出力インピーダンスは実効的に高くなる。この状
態においては、このゲートは出力端子に電流を供
給することもしなければ、出力端子から電流を放
出させることもしないから、あたかも出力端子に
何もないかのように振舞う。したがつて、そのよ
うな３状態装置は、複数の出力ゲートが互いに結
合され、または共通のバス回路へ結合される用途
にとくに応用でき、かつとくに適する。そのよう
な共通バスの用途においては、ただ１つの出力端
子、すなわち、その共通バス回路に結合されてい
るただ１つのゲートだけがバスの電圧（高レベル
または低レベル）を決定し、残りのゲートの他の
出力端子は高インピーダンスの第３状態になる。
第２図において一部がトランジスタＱ６で示さ
れているような種類の通常の可能化ゲート１８の
構成の詳細が第２Ａ図に示されている。この図に
示されているように、完全な可能化ゲート１８は
２状態TTL出力ゲートで、トランジスタＱ６は
自乗回路２１とともに引き下げ素子２０を構成す
る。他の素子には引き上げ素子２２と、分相分割
素子２３と、ゲート開放制御信号入力素子２４な
どが含まれる。
しかし、第２図に示す３状態TTL出力ゲート
を得るために可能化ゲートを付加することによつ
て、第１図に示されているような帰還ダイオード
つきの２状態出力ゲートの高速スイツチング特性
は犠牲にされる。３状態TTL出力ゲートを得る
ために高速スイツチング特性を犠牲にすることに
ついて詳しく説明するために、第１，２図にそれ
ぞれ示されている従来の高速スイツチング出力ゲ
ートと３状態出力ゲートとの素子と利点を組合わ
せて構成した第３図に示す出力ゲートを参照す
る。したがつて、第３図に示す出力ゲートには第
１図と第２図に示されている全ての素子と部品が
含まれる。高インピーダンスの第３状態を可能に
する可能化ゲート１８と、スイツチングを加速す
るために分相器１３を通じて引き下げトランジス
タＱ２のベースまで負荷と部品の寄生容量とから
電流を放出させる帰還ダイオード１７とを組合わ
せる際に問題が生ずる。可能化ゲート１８が開か
れてトランジスタＱ６が導通状態になると、ダイ
オードＤ１とＤ２は出力端子１４から可能化ゲー
ト１８を通つてアースまで低インピーダンスの経
路が直接に完成される。希望の結果に反して、こ
の第３状態ゲートは出力端子からアースまでの低
インピーダンス経路を依然として形成する。
以上行つた説明は、本願発明に関連するものと
して本願発明者が知つている最新の先行技術と、
技術の現況についてのものである。DTLとTTL
の２状態および３状態出力技術のこの先行技術と
技術の現況についての最近の代表的な諸例が「ミ
ル規格マイクロ回路、デジタル低電力シヨツトキ
TTLゲータ・セレクタ／マルチプレクサ、モノ
リシツク・シリコン」（MILITARY
SPECIFICATION MICROCIRCUITS、
DIGITAL、LOW POWER SCHOTTKY、
TTL、DATA SELECTORS／
MULTIPLEXERS、MONOLITHIC
SILICON）アメリカ合衆国Griffis AFB、
NY13341所在の空軍省ローム航空開発センター
（Rome Air Development Center、Department
of the Air Force）（RADC）（RBRD）により
1977年２月28日に制定されたMIL−Ｍ−38510／
309（USAF）を改訂したMIL−Ｍ−38510／309A
（USAF）に見られる。このミル規格で制定され
ている３状態出力装置にとくに関連するものは、
54LS251〜54LS258という名称で市販されている
種類のマイクロ回路で、このミル規格の44〜71ペ
ージに記載されている54LS形マイクロ回路であ
る。この技術分野に関連するその他の技術文献と
しては、アメリカ合衆国カリホルニア州94942、
マウンテン・ビユー（Mountain View）、エリ
ス・ストリート（Ellis Street）464所在のフエア
チヤイルド・カメラ機器会社（Fairchild
Camera and Instrument Corporation）から発
行されている「低電力シヨツトキ・データ・ブツ
ク」（LOW POWER SCHOTTKY DATA
BOOK）のような半導体マイクロ回路および集
積回路メーカのカタログおよびデータ集に見るこ
とができる。このフエアチヤイルド社のデータブ
ツクの記載事項のうち３状態出力装置に関連する
部分には、「回路特性（Circuit
Characteristics）」の２−３〜２−７ページと、
５−187ページから記載されている54LSおよび
74LSシリーズの200番以上のものにおけるバツフ
ア、バス・ドライバおよび３状態装置への応用が
含まれる。
したがつて、本発明の目的は、DTLとTTLの
２状態装置の高速スイツチングの利点と、可能化
ゲートを有する３状態装置に見られる高インピー
ダンスの第３状態の利点とを組合わせる、新規か
つ改良したTTL3状態出力ゲートすなわちTTL3
状態出力バツフアを提供することである。本発明
の別の目的は、複数個のそのような高速３状態出
力装置が共通バスに結合され、ただ１つの出力装
置がバスを駆動し、他の出力装置が高インピーダ
ンスの第３状態を保つているような用途に適当な
高速３状態出力装置、３状態出力バツフアおよび
３状態出力ゲートを提供することである。したが
つて、本発明は、出力電圧が高レベルから低レベ
ルへ移行する間に、容量性負荷と漂遊容量とを高
速放電させる２状態出力装置の利点を保持する上
に、高インピーダンスの第３状態を有することが
できる３状態出力装置おびバス・ドライバとを提
供しようとするものである。
これらの目的を達成するために、高電位と低電
位の２進データ信号のための入力端子と出力端子
と、高レベル電位から出力端子と出力負荷へ電流
を供給するための引き上げ要素と、出力端子と出
力負荷から低レベル電位まで電流を放出させるた
めの引き下げ要素と、引き上げ要素と引き下げ要
素を制御するために入力端子へ結合される分相要
素と、可能化ゲートとを備えるトランジスタ論理
３状態出力装置であつて、可能化ゲートが開かれ
ている時に出力装置の素子からアース電位まで電
流を放出させて、出力端子に高インピーダンスの
第３状態を呈させるトランジスタ論理３状態出力
装置を本発明は改良するものである。とくに、分
相トランジスタ要素に並列に結合されるととも
に、可能化ゲートへ直接に接続することなしに出
力装置の出力端子へダイオード帰還要素を介して
結合される加速帰還トランジスタ要素をその回路
にまとめるものである。
本発明の装置の特徴と利点は、出力端子におけ
る２進の「１」から２進の「０」への移行を表す
高いレベルの電圧すなわち電位の状態から低いレ
ベルの電圧すなわち電位の状態への移行の間に、
出力端子における負荷の容量と部品および相互接
続部の漂遊容量とからの電流を、加速トランジス
タ要素を通じて引き下げ素子のベースまでで帰還
させて出力端子におけるスイツチングを加速させ
ることである。また、出力端子が高インピーダン
スの第３状態にあり、可能化ゲートが出力装置の
素子からアースまで電流を放出させている間に、
出力端子から可能化ゲートを通つてアースに至る
経路を本発明の装置は断つ。
更に詳しくいえば、本発明の一実施例において
は、高い電位状態と低い電位状態の形の２進デー
タ信号を受けるための入力端子と、高い電位状態
と低い電位状態を負荷に与え、かつ高インピーダ
ンスの第３状態を呈する出力端子と、導通状態に
ある時に高い電位から出力端子へ電流を供給する
ためのトランジスタ要素を引き上げ素子と、導通
状態にある時に出力端子から低い電位まで電流を
放出させるためのトランジスタ要素を含む引き下
げ素子と、入力端子における２進データ信号に従
つて出力端子における電流の供給と放出を交互に
行うように、引き上げ素子と引き下げ素子との導
通状態すなわち位相を交互に制御するためにデー
タ入力端子と引き上げ素子および引き下げ素子と
の間に結合される分相要素とを備えるトランジス
タ論理３状態出力装置を提供するものである。高
インピーダンスの第３状態を得るために、開かれ
た時に出力装置の全ての素子が非導通状態となる
ようにそれらの素子から電流を放出させる可能化
ゲートを本発明は用いる。これにより、引き上げ
素子と引き下げ素子による出力端子における電流
の供給または放出を阻出して、可能化ゲートが開
かれた時に高インピーダンスの第３状態を出力端
子が呈する。本発明によれば、分相要素に並列に
結合されるとともに、可能化ゲートへ直接に結合
されることなしに出力端子と引き下げ素子の間に
一方向ダイオードを介して結合される帰還トラン
ジスタ要素も設けられる。このような結合によ
り、帰還トランジスタ要素は出力端子における高
い電位状態から低い電位状態への移行中に、出力
端子に結合されている任意の負荷の容量から引き
下げトランジスタへの電流の帰還により引き下げ
を加速し、高い状態から低い状態への移行中に引
き下げトランジスタを高い導通度まで駆動し、出
力装置が高いインピーダンスの第３状態にある間
に、出力端子へ与えられる任意の電位に対して可
能化ゲートを通つてアースへ至る経路を断つ。こ
れにより、引き上げ素子のターンオフの加速化も
行われる。
本発明はTTL3状態出力装置を共通バスにおけ
る用途に用いるためのいくつかの他の特徴も提供
するものである。すなわち、電源電圧VCCより高
い電圧が共通バスの出力端子へ与えられた場合に
電流が電源へ流れ込むことができないように、高
レベル電位源VCCに新規な阻止ダイオード要素が
設けられる。したがつて、TTL電源電圧レベル
より高い入力電圧を有するCMOS回路ヘインタ
フエースさせるために本発明はとくに有用であ
る。本発明は、共通バスに接続されている１つの
出力装置の電源電圧VCCが逆の電源まで低下させ
られるような、共通バスにおける「電力低下」の
用途にも有用である。
要約すれば、任意の出力負荷と漂遊容量とから
の電流の一部を帰還させて引き下げ素子を駆動
し、出力端子における高電位から低電位への移行
中に出力端子からの電流の放出を加速させ、か
つ、出力端子が高インピーダンスの第３状態にあ
る時に、出力端子から可能化ゲートを通つてアー
スへ至る経路を断つための要素を備える改良した
TTL3状態出力装置を本発明は提供するものであ
る。高い電位よりも高い電圧が出力端子へ与えら
れた時に、出力端子から出力装置を通つてアース
へ流れる電流を阻止するための要素も本発明は用
いる。
以下、図面を参照して本発明を詳細に説明す
る。
第４図に示されている本発明の好適な実施例に
おいては、トランジスタＱ３とＱ４より成るダー
リントン・トランジスタ電流源引き上げ素子３１
と、トランジスタＱ５より成る自乗回路網３３を
有し、トランジスタＱ２より成る引き下げ素子３
２とを含むTTL3状態出力装置３０が得られる。
引き上げ素子は高電圧電源VCCから出力端子Vout
へ電流を供給するため、および引き下げ素子は出
力端子からの電流をアースへ放出させるために、
それぞれ前記したようにして動作する。引き上げ
素子と引き下げ素子に加えて、トランジスタＱ１
より成る分相素子３４も設けられる。入力端子３
５へ高レベル電圧の２進「１」が加えられると、
分相トランジスタＱ１は導通状態にされて、引き
上げトランジスタＱ３，Ｑ４へのベース電流を側
してそれらのトランジスタＱ３，Ｑ４をターンオ
フさせるとともに、トランジスタＱ２をターンオ
ンさせる。その結果、高電圧電源VCCからの電流
が出力端子Voutから阻止され、一方、引下げト
ランジスタＱ２は出力端子から電流を放出させて
出力電圧Voutを２進の「０」に対応する低レベ
ル電位VOLまで低下させる。入力端子３５に低レ
ベル電圧である２進の「０」が現われると、上記
とはちようど逆の動作が起る。すなわち、ダイオ
ードＤ７が分相トランジスタＱ１からの電流を側
路させる。そのためにこのトランジスタＱ１はタ
ーンオフされ、それにより引き下げトランジスタ
Ｑ２もターンオフされ、引き上げトランジスタＱ
３，Ｑ４がターンオンされるから、高レベル電圧
源VCCから出力端子３６へ電流が供給されて、そ
の出力電圧Voutは高レベル出力VOHになる。
可能化ゲート３８も設けられる。この可能化ゲ
ート３８はトランジスタＱ６を含み、このトラン
ジスタＱ６は導通状態になつた時に出力ゲートの
全ての素子のベースからの電流を側路するために
前記したようにして動作する。可能化ゲートが開
かれると、この出力装置は電源VCCからトランジ
スタＱ４を通つて出力端子３６へ電流を供給した
り、出力端子３６からトランジスタＱ２を通つて
アースへ電流を放出させたりすることができない
から、出力端子３６に高インピーダンスの第３状
態が現われる。可能化ゲート３８が閉じられる
と、この出力装置は２状態装置として実効的に動
作し続け、出力装置が出力端子へ電流を供給して
いるか、出力端子から電流を放出させているかに
従つて、出力レベルを高くしたり、低くしたりす
る。出力装置と可能化ゲートの引き下げトランジ
スタＱ６のコレクタ回路との間に結合されている
ダイオードＤ３，Ｄ４は、可能化ゲートからの電
流の供給を阻止する。
本発明に従つて、高インピーダンス第３状態の
特徴と、これまでは２状態装置のみにより達成で
きていた、出力端子における高レベルから低レベ
ルへの高速スイツチングの特徴とを組合わせるた
めに、付加部品がこのTTL3状態出力装置に組込
まれる。すなわち、帰還トランジスタＱ１Ａと分
相トランジスタＱ１とのベース同士とエミツタ同
士が共通に結合されるようにして、このTTL回
路に結合される。このような結合により電流ミラ
ーと呼ばれる部品結合が得られる。
しかし、分相トランジスタＱ１のコレクタが引
き上げトランジスタＱ３のベースと可能化ゲート
３８へ結合され、帰還および加速トランジスタＱ
１Ａのコレクタは異なる経路をたどる。まず、ト
ランジスタＱ１Ａのコレクタは、トランジスタＱ
１Ａが導通している時に負荷からトランジスタＱ
２のベースへ電流を帰還させる極性で結合されて
いるダイオードＤ２を介して出力端子へ結合され
るとともに、ダイオードＤ１を介して引き上げト
ランジスタＱ４のベースへも結合されて、トラン
ジスタＱ４のターンオフと放電を加速させる。
したがつて、出力端子における高い状態から低
い状態への移行中に、分相トランジスタＱ１と帰
還トランジスタＱ１Ａとは、入力端子へ高レベル
入力が与えられているために、ともに導通状態と
なる。更に、トランジスタＱ１とＱ１Ａからのエ
ミツタ電流が引き下げトランジスタＱ２のベース
へ与えられるから、このトランジスタＱ２は出力
端子３６からの電流をコレクタを通つてアースま
で放出させる。以上の説明から、トランジスタＱ
１Ａの帰還機能と加速機能は明らかである。出力
端子における負荷の容量と漂遊容量は、出力端子
が低レベル状態に引き下げられた時は、出力端子
を低レベルに引き下げるためには、出力端子を定
常状態の低レベルに維持するために要する電流よ
りも大きい電流を初めに流すことが必要である。
この大きな初期放出電流は、出力端子に結合され
ているダイオードＤ１，Ｄ２を介して受けられる
負荷と漂遊容量の放出電流のうちのいく分かを帰
還する帰還トランジスタＱ１Ａにより容易にされ
る。この帰還電流は帰還加速トランジスタＱ１Ａ
のコレクタを通つて引き下げトランジスタＱ２の
ベースまで送られてトランジスタＱ２をより高い
導通度まで励振し、出力端子における負荷と漂遊
容量とからアースすなわち低電位まで電流のサー
ジをより迅速に放出させる。トランジスタＱ１Ａ
がこの回路中に新たに組込まれる帰還および加速
素子を構成するのはこの点に関してである。
更に、出力端子からのこの電流帰還は、可能化
ゲートが開かれた時に得られるのであつて、高イ
ンピーダンスの第３状態を犠牲にして達成される
ものではない。その理由は、分相トランジスタＱ
１のコレクタとは異なり、トランジスタＱ１Ａの
コレクタは可能化ゲートへは結合されず、引き上
げトランジスタＱ３のベースへ接続されることな
しに、抵抗を介して高レベル電源VCCへ接続され
るからである。分相機能を行うのはトランジスタ
Ｑ１だけであり、したがつてこのトランジスタＱ
１は引き上げトランジスタＱ３のコレクタ、した
がつて可能化ゲートへ接続せねばならない。可能
化ゲートが開かれてトランジスタＱ６が導通状態
となり、トランジスタＱ３，Ｑ１，Ｑ１Ａからの
ベース電流をアースへ放出させると、ダイオード
Ｄ１とＤ２はトランジスタＱ１Ａのコレクタだけ
に接続されていてトランジスタＱ１のコレクタへ
は接続されていないから、出力端子からダイオー
ドＤ１，Ｄ２を通つてアースへ至る経路は利用で
きない。全てのトランジスタからベース電流が側
路されている高インピーダンスの第３状態におい
ては、トランジスタは全て非導通状態であるから
出力端子は高インピーダンスとなり、出力端子は
電流の放出または供給を行うことなしに任意の電
圧にすることができる。
本発明は、電源電圧VCCより高い電圧が外部か
ら出力端子へ与えられた時に、電流が電源へ逆流
することを阻止する新規な機能もトランジスタ論
理３状態出力装置に付加するものである。第４図
に示すように、トランジスタＱ１ＡとＱ３および
Ｑ４のコレクタと高電圧電源VCCの間に阻止ダイ
オードＤ５，Ｄ６が含まれる。これらのダイオー
ドは電源VCCからそれらのトランジスタのコレク
タへは電流を流すが、これと逆の向きには電流を
流さない極性で接続される。電源VCCからダイオ
ードＤ６と電流制限抵抗Ｒ１を通つてトランジス
タＱ３，Ｑ４のコレクタへ流れる電流により、高
い状態における出力端子へ電流を供給する経路が
開かれる。
電源VCCからダイオードＤ５とバイアス抵抗Ｒ
２を通つてトランジスタＱ１Ａのコレクタへ至る
経路を通つて、分相トランジスタＱ１とともに電
流ミラーを形成するように接続されている帰還ト
ランジスタＱ１Ａへ定常コレクタ電流が流れる。
上記電流ミラーにより、トランジスタＱ１とＱ１
Ａのベース同士とエミツタ同士は互いに結ばれる
から、キルヒホツフの法則に従つて２つのトラン
ジスタのベース・エミツタ間の電圧は等しくな
る。このベース・エミツタ間電圧はエミツタ電流
密度により決定されるから、２つのトランジスタ
のエミツタ電流密度は等しくなければならない。
このエミツタ電流密度を等しく保つために、トラ
ンジスタＱ１Ａのコレクタの抵抗Ｒ２を介する電
源VCCへの結合により与えられる定常コレクタ電
流をトランジスタＱ１Ａは受けねばならない。し
たがつて、トランジスタＱ１とＱ１Ａは、出力端
子が高レベルから低レベルへ移行する間にトラン
ジスタＱ１Ａを通つて大きな電流が放出された後
の低レベル定常状態において、共に飽和してエミ
ツタ電流密度が等しくなることができる。
第４図を参照して説明したTTL3状態出力装置
の２つの用途を第５，６図に示す。第５図におい
て、TTL3状態出力装置３０への入力端子３５
は、アンドゲート４０からの「１」信号が入力端
子３５に「０」信号を生ずるように、一対のアン
ドゲート４０，４１へ結合される。したがつて、
これらのアンドゲートは「論理和（オア）」結合
を介してこの出力装置へ結合されるから、この出
力装置への入力は反転されることになる。この出
力装置はその性質として入力信号をもう１度反転
して最後の出力端子３６に「１」信号を生ずる。
この２回の反転による全体の論理結果は、２つの
アンドゲート４０，４１の非反転出力がオアゲー
ト４２へ与えられたものとなる（第５Ａ図）。
第６図で、TTL論理３状態出力装置３０への
入力端子は、アンドゲート４５または４６からの
「１」信号が入力端子３５に「１」信号を生ずる
ように、一対のアンドゲート４５，４６へ結合さ
れる。したがつて、これら２つのアンドゲートは
「論理和（オア）」結合を介して入力端子３５へ結
合されるから信号は反転されない。全体の論理結
果は、２つのアンドゲート４５，４６の反転出力
がノアゲート４７へ与えられることになる（第６
Ａ図）。
第５，６図の回路図では使用している抵抗に
「最適モード」の具体例として抵抗値が付記して
ある。また、これらの回路に用いられているトラ
ンジスタはTTLロジツクで必要とされるシヨツ
トキ・クランプ形または通常の形のPNPトラン
ジスタであり、ダイオードも通常またはシヨツト
キ・クランプ形のダイオードである。これらのト
ランジスタとダイオードは全て周知の集積回路技
術で作られる。それらの素子の典型的な回路特性
と設計に際して払わなければならない考慮点につ
いては、たとえば、前記「低電力シヨツトキ・デ
ータブツク」（Fairchild“Low Power Schottky
Data Book”）に記載されている。
【図面の簡単な説明】
第１図は従来のTTL2状態出力装置の回路図、
第２図は従来の３状態出力装置の回路図、第２Ａ
図は第２図に示すTTL3状態出力装置用の完全な
可能化ゲートの回路図、第３図は第１，２図に示
す回路の組合わせにより得られた動作しない
TTL出力装置の回路図、第４図は高インピーダ
ンス第３状態の特徴と高速スイツチングの特徴を
組合わせた本発明のTTL3状態出力装置の回路
図、第５図は非反転出力論理ゲートへの本発明の
応用を示す回路図、第５Ａ図は第５図の回路で実
行される論理機能の論理図、第６図は反転出力論
理ゲートへの本発明の応用を示す回路図、第６Ａ
図は第６図の回路により実行される論理機能の論
理図である。 ３０……TTL3状態出力装置、３１……引き上
げ素子、３２……引き下げ素子、３４……分相素
子、３５……入力端子、３６……出力端子、３８
……可能化ゲート。

Claims (1)

    【特許請求の範囲】
  1. １ 高い電位と低い電位の２進データ信号のため
    の入力端子および出力端子と、出力端子と出力負
    荷へ高電位から電流を供給するための引き上げト
    ランジスタ素子と、出力端子および出力負荷から
    低電位まで電流を放出させるための引き下げトラ
    ンジスタ素子と、引き上げトランジスタ素子と引
    き下げトランジスタ素子を制御するために入力端
    子に結合される分相トランジスタ素子と、可能化
    ゲートとを備える種類のトランジスタ論理３状態
    出力装置であつて、前記可能化ゲートはそれが開
    かれた時に出力端子に高インピーダンスの第３状
    態を生じさせるために上記各トランジスタ素子の
    ベースから電流を放出させるようになつているト
    ランジスタ論理３状態出力装置において、前記分
    相トランジスタ素子のベース端子とエミツタ端子
    と並列に結合するベース端子とエミツタ端子とを
    有する帰還トランジスタを設け、該帰還トランジ
    スタは出力端子において出力が高い電位から低い
    電位へ移行する間に、任意の出力負荷から電流を
    帰還させて引き下げを加速するために出力端子に
    一方向ダイオード要素を介して結合したコレクタ
    端子を有し、更に上記帰還トランジスタはそのコ
    レクタを可能化ゲートに接続されることなしに出
    力装置に結合され、それにより出力端子が高イン
    ピーダンスの第３状態にある時に出力端子から可
    能化ゲートを介してアースに至る経路を断つこと
    を特徴とするトランジスタ論理３状態出力装置。
JP407180A 1979-01-24 1980-01-17 Transistor logic three state output device Granted JPS5599833A (en)

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