JPH06224738A - ディジタル回路 - Google Patents
ディジタル回路Info
- Publication number
- JPH06224738A JPH06224738A JP5308558A JP30855893A JPH06224738A JP H06224738 A JPH06224738 A JP H06224738A JP 5308558 A JP5308558 A JP 5308558A JP 30855893 A JP30855893 A JP 30855893A JP H06224738 A JPH06224738 A JP H06224738A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- base
- electrically connected
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 14
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 14
- 238000005094 computer simulation Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 １．５ボルト以下の電源電圧で１ＧＨｚ以上
のスピードで動作する種々のディジタルバイポーラ回路
を実現する。 【構成】 これらの回路において用いられる差動対およ
びエミッタフォロワのバイアス電流は、それらの対応す
るエミッタと電源レベルＶEEとを結ぶ抵抗によって生成
される。これらの抵抗のそれぞれによる電圧降下は、通
常５００ミリボルトである。これらの回路のそれぞれに
おいては、トランジスタがエミッタ−エミッタ接続によ
って入力回路をオン／オフする。また、電源線と接地線
との間にはスタック配置のトランジスタ対は存在しな
い。
のスピードで動作する種々のディジタルバイポーラ回路
を実現する。 【構成】 これらの回路において用いられる差動対およ
びエミッタフォロワのバイアス電流は、それらの対応す
るエミッタと電源レベルＶEEとを結ぶ抵抗によって生成
される。これらの抵抗のそれぞれによる電圧降下は、通
常５００ミリボルトである。これらの回路のそれぞれに
おいては、トランジスタがエミッタ−エミッタ接続によ
って入力回路をオン／オフする。また、電源線と接地線
との間にはスタック配置のトランジスタ対は存在しな
い。
Description
【０００１】
【産業上の利用分野】本発明は高速動作に適したディジ
タルバイポーラ論理回路に関し、特にトランジスタ等の
制御デバイスがエミッタ−エミッタ接続によって入力回
路をオン／オフする論理回路に関する。
タルバイポーラ論理回路に関し、特にトランジスタ等の
制御デバイスがエミッタ−エミッタ接続によって入力回
路をオン／オフする論理回路に関する。
【０００２】
【従来の技術】集積回路の設計者は、以前から、多くの
携帯用電子システムが消費電力すなわちバッテリに対す
る要求を低減することによって改良されうることを認識
している。設計者は、さらに、最速のシリコントランジ
スタが一般には比較的低い絶縁破壊電圧を有することも
認識している。これらすべての理由から、回路設計者は
ディジタル回路の供給電圧をおよそ５ボルトから３．３
ボルトへ、さらには１．５ボルトへとスケーリングする
ことを試みてきている。しかしながら、低電源電圧下、
とりわけ１．５ボルトという低い電源電圧下で高速動作
を実現することは困難である。
携帯用電子システムが消費電力すなわちバッテリに対す
る要求を低減することによって改良されうることを認識
している。設計者は、さらに、最速のシリコントランジ
スタが一般には比較的低い絶縁破壊電圧を有することも
認識している。これらすべての理由から、回路設計者は
ディジタル回路の供給電圧をおよそ５ボルトから３．３
ボルトへ、さらには１．５ボルトへとスケーリングする
ことを試みてきている。しかしながら、低電源電圧下、
とりわけ１．５ボルトという低い電源電圧下で高速動作
を実現することは困難である。
【０００３】例えば、エミッタ結合論理（ＥＣＬ）技術
は高速論理ゲートに対して広く用いられている。図２に
示されているのは、マルチプレクサとして用いられる代
表的なＥＣＬ回路である。出力電圧、つまり出力電圧の
１／２が抵抗Ｒ２．１での電圧降下としてノードＸに現
れる。この抵抗を流れる電流は、トランジスタＱ２．１
およびＱ２．７あるいはトランジスタＱ２．３およびＱ
２．８のいずれかを経由する経路を通じて電源ＶEEへ流
れる。いずれの経路も、スタック対配置を取る２つのト
ランジスタを含んでいる。（一方のトランジスタのエミ
ッタ端子が他方のトランジスタのコレクタ端子に接続さ
れている場合に、これら２つのトランジスタは“スタッ
ク”配置におかれているという。）これらのトランジス
タのエミッタ−ベース間接合が一般的にはおよそ０．８
ボルトの電圧降下を要求するため、これらのトランジス
タの“深い(deep)”飽和が避けられる場合には電源電圧
は実質的に１．５ボルトよりも高くなければならない。
は高速論理ゲートに対して広く用いられている。図２に
示されているのは、マルチプレクサとして用いられる代
表的なＥＣＬ回路である。出力電圧、つまり出力電圧の
１／２が抵抗Ｒ２．１での電圧降下としてノードＸに現
れる。この抵抗を流れる電流は、トランジスタＱ２．１
およびＱ２．７あるいはトランジスタＱ２．３およびＱ
２．８のいずれかを経由する経路を通じて電源ＶEEへ流
れる。いずれの経路も、スタック対配置を取る２つのト
ランジスタを含んでいる。（一方のトランジスタのエミ
ッタ端子が他方のトランジスタのコレクタ端子に接続さ
れている場合に、これら２つのトランジスタは“スタッ
ク”配置におかれているという。）これらのトランジス
タのエミッタ−ベース間接合が一般的にはおよそ０．８
ボルトの電圧降下を要求するため、これらのトランジス
タの“深い(deep)”飽和が避けられる場合には電源電圧
は実質的に１．５ボルトよりも高くなければならない。
【０００４】これに対して、電源線と接地との間にスタ
ック配置のトランジスタを有しないような回路において
は１．５ボルトという低電源電圧も用いられうる。この
種の公知の論理ＯＲを計算する機能を有する回路の一例
を図１に示す。図１の回路においては、トランジスタＱ
１．３を流れる電流はエミッタ−エミッタ接続されたト
ランジスタＱ１．１およびＱ１．２によって制御され
る。
ック配置のトランジスタを有しないような回路において
は１．５ボルトという低電源電圧も用いられうる。この
種の公知の論理ＯＲを計算する機能を有する回路の一例
を図１に示す。図１の回路においては、トランジスタＱ
１．３を流れる電流はエミッタ−エミッタ接続されたト
ランジスタＱ１．１およびＱ１．２によって制御され
る。
【０００５】
【発明が解決しようとする課題】この種の回路において
は、例えば１．５ボルト等の比較的低い電源電圧におい
ても高速動作が可能である。しかしながら、これまでの
ところ、回路設計者はこの種のいくつかの回路を実現し
たのみである。現在までは、種々の論理関数を実現する
ことが可能なこの種の回路の一般的な選択は欠如したま
まである。
は、例えば１．５ボルト等の比較的低い電源電圧におい
ても高速動作が可能である。しかしながら、これまでの
ところ、回路設計者はこの種のいくつかの回路を実現し
たのみである。現在までは、種々の論理関数を実現する
ことが可能なこの種の回路の一般的な選択は欠如したま
まである。
【０００６】
【課題を解決するための手段】本発明に従って、１．５
ボルト以下の電源電圧で１ＧＨｚ以上のスピードで動作
する種々のディジタルバイポーラ回路が実現される。こ
れらの回路において用いられる差動対およびエミッタフ
ォロワのバイアス電流は、それらの対応するエミッタと
電源レベルＶEEとを結ぶ抵抗によって生成される。これ
らの抵抗のそれぞれによる電圧降下は、通常５００ミリ
ボルトである。（以下の記述においては、ＶEEは−１．
５ボルトの電源によって実現されていると仮定されてい
る。しかしながら、本発明は負のバイアス電圧を必要と
する回路に限定されているのではなく、例えば接地電位
とＶCC＝＋１．５ボルトとの間のような正にバイアスさ
れた回路においても容易に実現されうる。）これらの回
路のそれぞれにおいては、トランジスタがエミッタ−エ
ミッタ接続によって入力回路をオン／オフする。また、
電源線と接地線との間にはスタック配置のトランジスタ
対は存在しない。
ボルト以下の電源電圧で１ＧＨｚ以上のスピードで動作
する種々のディジタルバイポーラ回路が実現される。こ
れらの回路において用いられる差動対およびエミッタフ
ォロワのバイアス電流は、それらの対応するエミッタと
電源レベルＶEEとを結ぶ抵抗によって生成される。これ
らの抵抗のそれぞれによる電圧降下は、通常５００ミリ
ボルトである。（以下の記述においては、ＶEEは−１．
５ボルトの電源によって実現されていると仮定されてい
る。しかしながら、本発明は負のバイアス電圧を必要と
する回路に限定されているのではなく、例えば接地電位
とＶCC＝＋１．５ボルトとの間のような正にバイアスさ
れた回路においても容易に実現されうる。）これらの回
路のそれぞれにおいては、トランジスタがエミッタ−エ
ミッタ接続によって入力回路をオン／オフする。また、
電源線と接地線との間にはスタック配置のトランジスタ
対は存在しない。
【０００７】
【実施例】本発明のより望ましい実施例においては、以
下の回路は、ＢｉＣＭＯＳコンパチブルなシリコンバイ
ポーラ集積回路用スーパーセルフアライン製造テクノロ
ジーに従って作製される。この種のテクノロジーに関し
ては、ケー．ジー．モーシェル(K.G.Moerschel)らによ
る“ＢＥＳＴ：ＢｉＣＭＯＳコンパチブルスーパーセル
フアラインＥＣＬテクノロジー”という表題の、アイト
リプルイー・カスタム集積回路会議（１９９０）(IEEE
1990 Custom Integrated Circuits Conference)におけ
る技術論文集１８．３．１−１８．３．４に記述されて
いる。この技術は、１．５μｍのデザインルールに基づ
くものであり、それに従って作製された回路は、２ｍＷ
／ｇａｔｅという消費電力の下に８７ｐｓという小さい
ＥＣＬ伝播遅延を有するものである。
下の回路は、ＢｉＣＭＯＳコンパチブルなシリコンバイ
ポーラ集積回路用スーパーセルフアライン製造テクノロ
ジーに従って作製される。この種のテクノロジーに関し
ては、ケー．ジー．モーシェル(K.G.Moerschel)らによ
る“ＢＥＳＴ：ＢｉＣＭＯＳコンパチブルスーパーセル
フアラインＥＣＬテクノロジー”という表題の、アイト
リプルイー・カスタム集積回路会議（１９９０）(IEEE
1990 Custom Integrated Circuits Conference)におけ
る技術論文集１８．３．１−１８．３．４に記述されて
いる。この技術は、１．５μｍのデザインルールに基づ
くものであり、それに従って作製された回路は、２ｍＷ
／ｇａｔｅという消費電力の下に８７ｐｓという小さい
ＥＣＬ伝播遅延を有するものである。
【０００８】上記の回路において用いられる差動対およ
びエミッタフォロワのバイアス電流は、図３のＲ３．３
およびＲ３．４等の適切な抵抗を用いて生成される。こ
こでは、これらの抵抗がＮＭＯＳデバイスによって置換
されうることに留意されたい。なぜなら、適切なサイズ
を有するＭＯＳトランジスタはソース−ドレイン間の電
位差が５００ｍＶ程度であっても飽和領域にあるからで
ある。飽和領域で動作するＮＭＯＳデバイスを用いるこ
とは、電源電圧の変動に対する耐性がより優れていると
いう点で有利である。従って、本明細書において用いら
れている“抵抗”あるいは“抵抗手段”という語がエミ
ッタ端子と電源端子との間に接続されたデバイスを指し
示す場合には、この術語は適当なＮＭＯＳデバイスを含
むものとする。
びエミッタフォロワのバイアス電流は、図３のＲ３．３
およびＲ３．４等の適切な抵抗を用いて生成される。こ
こでは、これらの抵抗がＮＭＯＳデバイスによって置換
されうることに留意されたい。なぜなら、適切なサイズ
を有するＭＯＳトランジスタはソース−ドレイン間の電
位差が５００ｍＶ程度であっても飽和領域にあるからで
ある。飽和領域で動作するＮＭＯＳデバイスを用いるこ
とは、電源電圧の変動に対する耐性がより優れていると
いう点で有利である。従って、本明細書において用いら
れている“抵抗”あるいは“抵抗手段”という語がエミ
ッタ端子と電源端子との間に接続されたデバイスを指し
示す場合には、この術語は適当なＮＭＯＳデバイスを含
むものとする。
【０００９】図２は、従来技術に係るＥＣＬマルチプレ
クサ回路を示した図である。この回路においては、トラ
ンジスタＱ２．１とＱ２．２がそれぞれのベースに対し
てＡおよびＡバーの入力が接続された差動対を構成して
おり、トランジスタＱ２．３とＱ２．４がそれぞれのベ
ースに対してＢおよびＢバーの入力が接続された差動対
を構成している。第一の差動対のエミッタはノードＭに
対して接続されており、第二の差動対のエミッタはノー
ドＮに対して接続されている。ノードＭおよびＮは、そ
れぞれトランジスタＱ２．７および抵抗Ｒ２．６、トラ
ンジスタＱ２．８および抵抗Ｒ２．６を介して電源電圧
ＶEEに接続されている。トランジスタＱ２．１およびＱ
２．２はトランジスタＱ２．７のベースに印加されたク
ロック信号ＣＫによってイネーブル／ディセーブルさ
れ、その結果、ノードＭから流れ出す電流が変化する。
同様に、トランジスタＱ２．３およびＱ２．４はトラン
ジスタＱ２．８のベースに印加された逆相クロック信号
ＣＫバーによってイネーブル／ディセーブルされ、その
結果、ノードＮから流れ出す電流が変化する。出力電圧
は、ノードＸとＹとの間の電位差として現れる。ノード
Ｘは電気的には一方ではトランジスタＱ２．１のコレク
タに接続されており、他方では抵抗Ｒ２．１を介して接
地されている。ノードＹは一方ではトランジスタＱ２．
４のコレクタに接続されており、他方では抵抗Ｒ２．２
を介して接地されている。
クサ回路を示した図である。この回路においては、トラ
ンジスタＱ２．１とＱ２．２がそれぞれのベースに対し
てＡおよびＡバーの入力が接続された差動対を構成して
おり、トランジスタＱ２．３とＱ２．４がそれぞれのベ
ースに対してＢおよびＢバーの入力が接続された差動対
を構成している。第一の差動対のエミッタはノードＭに
対して接続されており、第二の差動対のエミッタはノー
ドＮに対して接続されている。ノードＭおよびＮは、そ
れぞれトランジスタＱ２．７および抵抗Ｒ２．６、トラ
ンジスタＱ２．８および抵抗Ｒ２．６を介して電源電圧
ＶEEに接続されている。トランジスタＱ２．１およびＱ
２．２はトランジスタＱ２．７のベースに印加されたク
ロック信号ＣＫによってイネーブル／ディセーブルさ
れ、その結果、ノードＭから流れ出す電流が変化する。
同様に、トランジスタＱ２．３およびＱ２．４はトラン
ジスタＱ２．８のベースに印加された逆相クロック信号
ＣＫバーによってイネーブル／ディセーブルされ、その
結果、ノードＮから流れ出す電流が変化する。出力電圧
は、ノードＸとＹとの間の電位差として現れる。ノード
Ｘは電気的には一方ではトランジスタＱ２．１のコレク
タに接続されており、他方では抵抗Ｒ２．１を介して接
地されている。ノードＹは一方ではトランジスタＱ２．
４のコレクタに接続されており、他方では抵抗Ｒ２．２
を介して接地されている。
【００１０】図３には、本発明の一実施例に従うマルチ
プレクサ回路が示されている。この回路は幾つかの側面
においては図２に示された回路と同様のものである。す
なわち、トランジスタＱ３．１とＱ３．２がそれぞれの
ベースに対してＡおよびＡバーの入力が接続された差動
対を構成しており、トランジスタＱ３．３とＱ３．４が
それぞれのベースに対してＢおよびＢバーの入力が接続
された差動対を構成している。第一の差動対のエミッタ
はノードＭに対して電気的に接続されており、第二の差
動対のエミッタはノードＮに対して電気的に接続されて
いる。ノードＭおよびＮはそれぞれ抵抗Ｒ３．３および
Ｒ３．４を介して電源電圧ＶEEに接続されている。トラ
ンジスタＱ３．１およびＱ３．２はトランジスタＱ３．
５のベースに印加されたクロック信号ＣＫによってイネ
ーブル／ディセーブルされ、その結果、ノードＭの電位
が変化する。同様に、トランジスタＱ３．３およびＱ
３．４はトランジスタＱ３．６のベースに印加された逆
相クロック信号ＣＫバーによってイネーブル／ディセー
ブルされ、その結果、ノードＮの電位が変化する。出力
電圧は、ノードＸとＹとの間の電位差として現れる。ノ
ードＸは電気的には一方ではトランジスタＱ３．１のコ
レクタに接続されており、他方では抵抗Ｒ３．１および
Ｒ３．５を介して接地されている。ノードＹは一方では
トランジスタＱ３．４のコレクタに接続されており、他
方では抵抗Ｒ３．２およびＲ３．５を介して接地されて
いる。
プレクサ回路が示されている。この回路は幾つかの側面
においては図２に示された回路と同様のものである。す
なわち、トランジスタＱ３．１とＱ３．２がそれぞれの
ベースに対してＡおよびＡバーの入力が接続された差動
対を構成しており、トランジスタＱ３．３とＱ３．４が
それぞれのベースに対してＢおよびＢバーの入力が接続
された差動対を構成している。第一の差動対のエミッタ
はノードＭに対して電気的に接続されており、第二の差
動対のエミッタはノードＮに対して電気的に接続されて
いる。ノードＭおよびＮはそれぞれ抵抗Ｒ３．３および
Ｒ３．４を介して電源電圧ＶEEに接続されている。トラ
ンジスタＱ３．１およびＱ３．２はトランジスタＱ３．
５のベースに印加されたクロック信号ＣＫによってイネ
ーブル／ディセーブルされ、その結果、ノードＭの電位
が変化する。同様に、トランジスタＱ３．３およびＱ
３．４はトランジスタＱ３．６のベースに印加された逆
相クロック信号ＣＫバーによってイネーブル／ディセー
ブルされ、その結果、ノードＮの電位が変化する。出力
電圧は、ノードＸとＹとの間の電位差として現れる。ノ
ードＸは電気的には一方ではトランジスタＱ３．１のコ
レクタに接続されており、他方では抵抗Ｒ３．１および
Ｒ３．５を介して接地されている。ノードＹは一方では
トランジスタＱ３．４のコレクタに接続されており、他
方では抵抗Ｒ３．２およびＲ３．５を介して接地されて
いる。
【００１１】しかしながら、クロックトランジスタＱ
３．５およびＱ３．６の配置が図２のマルチプレクサと
は異なっている。すなわち、これらのトランジスタは対
応する差動対とは直列になっていない。そのかわりに、
それぞれのトランジスタのコレクタが接地されており、
エミッタはそれぞれノードＭおよびＮに対して接続され
ていて、差動対のトランジスタのそれぞれのエミッタが
対応するクロックトランジスタのエミッタに対してそれ
ぞれ接続されていることになる。このような配置を取る
ことによって、ＶEEと接地との間のＱ３．１、Ｑ３．
２、Ｑ３．３、およびＱ３．４のうちのいずれかを介す
るすべての電流経路において、スタック対トランジスタ
は含まれない。
３．５およびＱ３．６の配置が図２のマルチプレクサと
は異なっている。すなわち、これらのトランジスタは対
応する差動対とは直列になっていない。そのかわりに、
それぞれのトランジスタのコレクタが接地されており、
エミッタはそれぞれノードＭおよびＮに対して接続され
ていて、差動対のトランジスタのそれぞれのエミッタが
対応するクロックトランジスタのエミッタに対してそれ
ぞれ接続されていることになる。このような配置を取る
ことによって、ＶEEと接地との間のＱ３．１、Ｑ３．
２、Ｑ３．３、およびＱ３．４のうちのいずれかを介す
るすべての電流経路において、スタック対トランジスタ
は含まれない。
【００１２】図３に示されている回路は、その動作にお
いて、以下に記述されている本発明に係るその他の回路
と同様、論理状態の変化を規定するために４００ｍＶの
シングルエンド振幅を用いる。この回路は、そのコモン
モードレベルによって識別される、２つのタイプの信号
を用いる。本明細書において“タイプＩ”信号と呼称さ
れる信号は、−２００ｍＶというコモンモードレベルを
有しており、“タイプＩＩ”と呼称される信号は−４０
０ｍＶというコモンモードレベルを有している。図３に
示されている回路においては、抵抗Ｒ３．５は、出力に
おいて−４００ｍＶというコモンモードレベルを実現す
る。この回路においてはクロック信号ＣＫおよびＣＫバ
ーはタイプＩの信号であり、その他の信号すべて（すな
わちＡおよびＢ信号およびそれらの相補信号、および出
力信号）はタイプＩＩの信号である。
いて、以下に記述されている本発明に係るその他の回路
と同様、論理状態の変化を規定するために４００ｍＶの
シングルエンド振幅を用いる。この回路は、そのコモン
モードレベルによって識別される、２つのタイプの信号
を用いる。本明細書において“タイプＩ”信号と呼称さ
れる信号は、−２００ｍＶというコモンモードレベルを
有しており、“タイプＩＩ”と呼称される信号は−４０
０ｍＶというコモンモードレベルを有している。図３に
示されている回路においては、抵抗Ｒ３．５は、出力に
おいて−４００ｍＶというコモンモードレベルを実現す
る。この回路においてはクロック信号ＣＫおよびＣＫバ
ーはタイプＩの信号であり、その他の信号すべて（すな
わちＡおよびＢ信号およびそれらの相補信号、および出
力信号）はタイプＩＩの信号である。
【００１３】以下、図３の回路の動作を説明する。ＣＫ
がハイになると、トランジスタＱ３．５がノードＭをハ
イに引き上げ、トランジスタＱ３．１およびＱ３．２を
ターンオフする。同時に、ＣＫバーがローになると、ト
ランジスタＱ３．３およびＱ３．４から抵抗Ｒ３．４を
介して電流が流れる。すなわち、Ｑ３．１およびＱ３．
２はディセーブルされてＱ３．３およびＱ３．４はイネ
ーブルされ、論理出力はＢに対する論理入力と等しくな
る。設計された回路の対称性から、ＣＫがローになった
場合には論理出力がＡに対する論理入力に変化すること
が示される。ここで、トランジスタＱ３．１、Ｑ３．
２、Ｑ３．３、およびＱ３．４は、ベース−コレクタ間
に４００ｍＶという順方向バイアス電圧が印加されてお
り、それゆえ回路動作中に弱飽和領域に入ることに留意
されたい。しかしながら、これらのトランジスタは強飽
和領域に入ることはなく、それゆえ動作速度に課せられ
るペナルティは、仮にそれが存在したとしても比較的小
さい。
がハイになると、トランジスタＱ３．５がノードＭをハ
イに引き上げ、トランジスタＱ３．１およびＱ３．２を
ターンオフする。同時に、ＣＫバーがローになると、ト
ランジスタＱ３．３およびＱ３．４から抵抗Ｒ３．４を
介して電流が流れる。すなわち、Ｑ３．１およびＱ３．
２はディセーブルされてＱ３．３およびＱ３．４はイネ
ーブルされ、論理出力はＢに対する論理入力と等しくな
る。設計された回路の対称性から、ＣＫがローになった
場合には論理出力がＡに対する論理入力に変化すること
が示される。ここで、トランジスタＱ３．１、Ｑ３．
２、Ｑ３．３、およびＱ３．４は、ベース−コレクタ間
に４００ｍＶという順方向バイアス電圧が印加されてお
り、それゆえ回路動作中に弱飽和領域に入ることに留意
されたい。しかしながら、これらのトランジスタは強飽
和領域に入ることはなく、それゆえ動作速度に課せられ
るペナルティは、仮にそれが存在したとしても比較的小
さい。
【００１４】図４は、ファンアウトが１および消費電力
が１．２ｍＷという条件の下での図３の回路の動作時の
入力および出力波形のコンピュータシミュレーション結
果を示した図である。このシミュレーションにおいて
は、Ａ、Ｂ、およびＣＫ入力信号は５００ＭＨｚという
周波数を有する周期的信号であり、ＡはＢより１８０°
進んでおり、ＣＫはＢより９０°進んでいる。
が１．２ｍＷという条件の下での図３の回路の動作時の
入力および出力波形のコンピュータシミュレーション結
果を示した図である。このシミュレーションにおいて
は、Ａ、Ｂ、およびＣＫ入力信号は５００ＭＨｚという
周波数を有する周期的信号であり、ＡはＢより１８０°
進んでおり、ＣＫはＢより９０°進んでいる。
【００１５】本発明の別の実施例は、図５に示された回
路に代表されるラッチ回路である。この回路は、図３の
マルチプレクサ回路からＢおよびＢバー入力を取り去
り、その代わりにトランジスタＱ３．３とＱ３．４（す
なわち、図５のトランジスタＱ５．３とＱ５．４）をラ
ッチ対を構成するようにクロス接続したものである。こ
のクロス接続は、それぞれのトランジスタのコレクタを
他方のトランジスタのベースに対して電気的に接続する
ことにより実現される。
路に代表されるラッチ回路である。この回路は、図３の
マルチプレクサ回路からＢおよびＢバー入力を取り去
り、その代わりにトランジスタＱ３．３とＱ３．４（す
なわち、図５のトランジスタＱ５．３とＱ５．４）をラ
ッチ対を構成するようにクロス接続したものである。こ
のクロス接続は、それぞれのトランジスタのコレクタを
他方のトランジスタのベースに対して電気的に接続する
ことにより実現される。
【００１６】このラッチ回路の動作は以下のとおりであ
る。ＣＫがローの場合には、入力対（トランジスタＱ
５．１とＱ５．２）はイネーブルされており、ノードＸ
およびＹは入力信号に追随し、ラッチトランジスタＱ
５．３とＱ５．４はオフである。ＣＫがハイになると、
入力対はディセーブルされ、ラッチ対がオンになってそ
の時点でのＸおよびＹの状態がラッチ対に係るループに
ストアされる。
る。ＣＫがローの場合には、入力対（トランジスタＱ
５．１とＱ５．２）はイネーブルされており、ノードＸ
およびＹは入力信号に追随し、ラッチトランジスタＱ
５．３とＱ５．４はオフである。ＣＫがハイになると、
入力対はディセーブルされ、ラッチ対がオンになってそ
の時点でのＸおよびＹの状態がラッチ対に係るループに
ストアされる。
【００１７】このラッチ回路の性能を評価するために、
一対のこのラッチ回路を、周波数を２分の１に分割す
る、公知のフィードバック付きマスタ−スレーブ構成に
組み込んだ。図６は、２ＧＨｚおよび消費電力２．８ｍ
Ｗ（ラッチ一つ当たり１．４ｍＷ）で動作しているこの
周波数分割器のクロック信号および差出力のコンピュー
タシミュレーション結果を示している。
一対のこのラッチ回路を、周波数を２分の１に分割す
る、公知のフィードバック付きマスタ−スレーブ構成に
組み込んだ。図６は、２ＧＨｚおよび消費電力２．８ｍ
Ｗ（ラッチ一つ当たり１．４ｍＷ）で動作しているこの
周波数分割器のクロック信号および差出力のコンピュー
タシミュレーション結果を示している。
【００１８】本発明の別の実施例は、図７に示されてい
る排他的論理和（ＸＯＲ）回路である。この回路は、図
３のマルチプレクサ回路において、ＢおよびＢバーをＣ
ＫおよびＣＫバーにそれぞれ置換し、トランジスタＱ
３．３（図７のトランジスタＱ７．３）への入力である
ＡバーをＢに、トランジスタＱ３．４（図７のトランジ
スタＱ７．４）への入力であるＡをＢバーに、それぞれ
置換することによって導出される。これらの置換の結
果、Ｂがローの場合には出力の論理値は入力Ａの論理値
と等しく、Ｂがハイの場合には入力Ａバーと等しくな
る。よって、ＡおよびＢがいずれもハイであるかあるい
はローである場合には出力は０であり、ＢがローでＡが
ハイである、あるいはＢがハイでＡがローである場合に
は出力は１である。これは、ＡとＢとの排他的論理和
（ＸＯＲ）演算の結果である。
る排他的論理和（ＸＯＲ）回路である。この回路は、図
３のマルチプレクサ回路において、ＢおよびＢバーをＣ
ＫおよびＣＫバーにそれぞれ置換し、トランジスタＱ
３．３（図７のトランジスタＱ７．３）への入力である
ＡバーをＢに、トランジスタＱ３．４（図７のトランジ
スタＱ７．４）への入力であるＡをＢバーに、それぞれ
置換することによって導出される。これらの置換の結
果、Ｂがローの場合には出力の論理値は入力Ａの論理値
と等しく、Ｂがハイの場合には入力Ａバーと等しくな
る。よって、ＡおよびＢがいずれもハイであるかあるい
はローである場合には出力は０であり、ＢがローでＡが
ハイである、あるいはＢがハイでＡがローである場合に
は出力は１である。これは、ＡとＢとの排他的論理和
（ＸＯＲ）演算の結果である。
【００１９】このゲートは、図９の従来技術に係るＥＣ
ＬＸＯＲゲートよりも高速である。なぜなら、図９の回
路においては、一方の入力信号がレベルシフトネットワ
ーク９００およびスタック対トランジスタを通過しなけ
ればならないからである。具体的には、トランジスタＱ
９．４はトランジスタＱ９．１を含む差動対とスタック
接続されている。信号Ｂはスタック対を介して伝播する
が信号Ａはそうではない。さらに、従来技術に係るゲー
トとは異なり、本発明に係るＸＯＲゲートは双方の入力
に関してほぼ等しい伝播遅延特性を有している。
ＬＸＯＲゲートよりも高速である。なぜなら、図９の回
路においては、一方の入力信号がレベルシフトネットワ
ーク９００およびスタック対トランジスタを通過しなけ
ればならないからである。具体的には、トランジスタＱ
９．４はトランジスタＱ９．１を含む差動対とスタック
接続されている。信号Ｂはスタック対を介して伝播する
が信号Ａはそうではない。さらに、従来技術に係るゲー
トとは異なり、本発明に係るＸＯＲゲートは双方の入力
に関してほぼ等しい伝播遅延特性を有している。
【００２０】図８は、消費電力１．４ｍＷで動作してい
る図７に示された回路のＢ入力波形、および、Ｘおよび
Ｙ出力波形を示したコンピュータシミュレーション結果
である。この図より、１１０ｐｓという伝播遅延がある
ことがわかる。一方で、同一のコレクタ抵抗および電圧
振幅を有する従来技術に係るＸＯＲゲートは１３０ｐｓ
の遅延を有している。
る図７に示された回路のＢ入力波形、および、Ｘおよび
Ｙ出力波形を示したコンピュータシミュレーション結果
である。この図より、１１０ｐｓという伝播遅延がある
ことがわかる。一方で、同一のコレクタ抵抗および電圧
振幅を有する従来技術に係るＸＯＲゲートは１３０ｐｓ
の遅延を有している。
【００２１】前述されているように、図７の回路はＡお
よびＢ入力に関してほぼ等しい伝播遅延を有している。
しかしながら、ＡおよびＢ信号経路は厳密には同一では
なく、その結果、高周波領域においてわずかの位相誤差
が現れる場合がある。位相ロックトループなどのこの種
の誤差が許容出来ないアプリケーションにおいては、対
称ＸＯＲゲート（すなわち、ＡおよびＢ入力に関して完
全に対称なゲート）を用いることが有利である。
よびＢ入力に関してほぼ等しい伝播遅延を有している。
しかしながら、ＡおよびＢ信号経路は厳密には同一では
なく、その結果、高周波領域においてわずかの位相誤差
が現れる場合がある。位相ロックトループなどのこの種
の誤差が許容出来ないアプリケーションにおいては、対
称ＸＯＲゲート（すなわち、ＡおよびＢ入力に関して完
全に対称なゲート）を用いることが有利である。
【００２２】図９は、従来技術に係る、ＡおよびＢ入力
に関して対称的ではないＥＣＬＸＯＲゲートを示した図
である。ノードＸにおいて現れる抵抗Ｒ９．１での電圧
降下がＡとＢとの排他的論理和出力信号である。抵抗Ｒ
９．１を流れる電流は、接地とＶEEとの間を、トランジ
スタＱ９．１およびＱ９．４を介して、あるいはＱ９．
２およびＱ９．５を介して、流れる。これらの分岐は、
抵抗Ｒ９．１がトランジスタＱ９．１およびＱ９．２の
コレクタに対して接続されているノードＭにおいて合流
している。電流は、ＡがハイであってトランジスタＱ
９．１がオンであり、かつＢもハイであってトランジス
タＱ９．４もオンである場合にのみ、Ｑ９．１側の分岐
を流れる。また、ＡがローであってＡバーがトランジス
タＱ９．２をオンにし、かつＢもローであってＢバーが
トランジスタＱ９．５をオンにした場合にのみ、電流が
Ｑ９．２側の分岐を流れる。Ｘにおける出力は、電流が
いずれかの分岐を流れた場合に、すなわちＡおよびＢの
双方がハイであるか双方がローである場合に論理０とな
る。それ以外の場合には出力は論理１である。
に関して対称的ではないＥＣＬＸＯＲゲートを示した図
である。ノードＸにおいて現れる抵抗Ｒ９．１での電圧
降下がＡとＢとの排他的論理和出力信号である。抵抗Ｒ
９．１を流れる電流は、接地とＶEEとの間を、トランジ
スタＱ９．１およびＱ９．４を介して、あるいはＱ９．
２およびＱ９．５を介して、流れる。これらの分岐は、
抵抗Ｒ９．１がトランジスタＱ９．１およびＱ９．２の
コレクタに対して接続されているノードＭにおいて合流
している。電流は、ＡがハイであってトランジスタＱ
９．１がオンであり、かつＢもハイであってトランジス
タＱ９．４もオンである場合にのみ、Ｑ９．１側の分岐
を流れる。また、ＡがローであってＡバーがトランジス
タＱ９．２をオンにし、かつＢもローであってＢバーが
トランジスタＱ９．５をオンにした場合にのみ、電流が
Ｑ９．２側の分岐を流れる。Ｘにおける出力は、電流が
いずれかの分岐を流れた場合に、すなわちＡおよびＢの
双方がハイであるか双方がローである場合に論理０とな
る。それ以外の場合には出力は論理１である。
【００２３】本発明の一実施例においては、本発明は、
図９に示された回路とは異なる、ＡおよびＢ入力に関し
て対称的なＸＯＲ回路である。このＸＯＲ回路（図１
０）には、電源と接地との間にスタック接続されたトラ
ンジスタが含まれていない。図１０においては、ＡとＢ
との排他的論理和出力信号は、抵抗Ｒ１０．１での電圧
降下として、ノードＸに現れる。この抵抗を流れる電流
は、トランジスタＱ１０．３および抵抗Ｒ１０．２、あ
るいはトランジスタＱ１０．４および抵抗Ｒ１０．３、
のいずれかを介して、接地とＶEEの間を流れる。トラン
ジスタＱ１０．１およびＱ１０．２はＱ１０．３分岐を
流れる電流を制御し、トランジスタＱ１０．５およびＱ
１０．６はＱ１０．４分岐を流れる電流を制御する。図
９に示された従来技術に係る回路とは異なり、制御トラ
ンジスタ（例えばトランジスタＱ１０．１およびＱ１
０．２）は制御されるトランジスタ（例えばＱ１０．
３）に対してエミッタ−エミッタ接続により接続されて
いる。参照電圧Ｖb1がトランジスタＱ１０．３およびＱ
１０．４のベースに印加されている。この電圧は、入力
ＡとＢおよびその相補入力のコモンモードレベルと等値
されている。
図９に示された回路とは異なる、ＡおよびＢ入力に関し
て対称的なＸＯＲ回路である。このＸＯＲ回路（図１
０）には、電源と接地との間にスタック接続されたトラ
ンジスタが含まれていない。図１０においては、ＡとＢ
との排他的論理和出力信号は、抵抗Ｒ１０．１での電圧
降下として、ノードＸに現れる。この抵抗を流れる電流
は、トランジスタＱ１０．３および抵抗Ｒ１０．２、あ
るいはトランジスタＱ１０．４および抵抗Ｒ１０．３、
のいずれかを介して、接地とＶEEの間を流れる。トラン
ジスタＱ１０．１およびＱ１０．２はＱ１０．３分岐を
流れる電流を制御し、トランジスタＱ１０．５およびＱ
１０．６はＱ１０．４分岐を流れる電流を制御する。図
９に示された従来技術に係る回路とは異なり、制御トラ
ンジスタ（例えばトランジスタＱ１０．１およびＱ１
０．２）は制御されるトランジスタ（例えばＱ１０．
３）に対してエミッタ−エミッタ接続により接続されて
いる。参照電圧Ｖb1がトランジスタＱ１０．３およびＱ
１０．４のベースに印加されている。この電圧は、入力
ＡとＢおよびその相補入力のコモンモードレベルと等値
されている。
【００２４】以下で図１０の回路の動作を説明する。ト
ランジスタＱ１０．３は、ＡおよびＢがローであり、従
ってトランジスタＱ１０．１およびＱ１０．２が双方と
もオフである場合にのみオンである。同様に、トランジ
スタＱ１０．４は、ＡおよびＢの双方がハイであり、Ａ
バーおよびＢバーが共にローであってトランジスタＱ１
０．５およびＱ１０．６が双方ともオフである場合にの
みオンである。よって、Ｑ１０．３のコレクタ電流はＡ
とＢとの論理積の値を表わしており、トランジスタＱ１
０．４のコレクタ電流はＡバーとＢバーの論理積の値を
表わしている。ノードＸにおけるこれらの双方の電流の
和（論理和関数と等価である）と抵抗Ｒ１０．１による
総和電流の接地電位より低い電圧への変換（論理反転と
等価である）により、ＸＯＲ関数を表す出力電圧が得ら
れる。この出力はタイプＩの信号である。タイプＩＩの
信号が必要な場合には、この回路は図１１に示されてい
るように容易に修正される。図１１においては、抵抗Ｒ
１１．４に抵抗Ｒ１１．２およびＲ１１．３を流れる電
流の総和にほぼ等しい電流が流れ、このために必要とさ
れるレベルシフトが出力において実現される。
ランジスタＱ１０．３は、ＡおよびＢがローであり、従
ってトランジスタＱ１０．１およびＱ１０．２が双方と
もオフである場合にのみオンである。同様に、トランジ
スタＱ１０．４は、ＡおよびＢの双方がハイであり、Ａ
バーおよびＢバーが共にローであってトランジスタＱ１
０．５およびＱ１０．６が双方ともオフである場合にの
みオンである。よって、Ｑ１０．３のコレクタ電流はＡ
とＢとの論理積の値を表わしており、トランジスタＱ１
０．４のコレクタ電流はＡバーとＢバーの論理積の値を
表わしている。ノードＸにおけるこれらの双方の電流の
和（論理和関数と等価である）と抵抗Ｒ１０．１による
総和電流の接地電位より低い電圧への変換（論理反転と
等価である）により、ＸＯＲ関数を表す出力電圧が得ら
れる。この出力はタイプＩの信号である。タイプＩＩの
信号が必要な場合には、この回路は図１１に示されてい
るように容易に修正される。図１１においては、抵抗Ｒ
１１．４に抵抗Ｒ１１．２およびＲ１１．３を流れる電
流の総和にほぼ等しい電流が流れ、このために必要とさ
れるレベルシフトが出力において実現される。
【００２５】図１０の回路の出力はシングルエンドであ
る。差動出力を有する回路は、例えば図１２に示されて
いるような排他的ＮＯＲ（ＸＮＯＲ）ゲートＧ１２．１
を追加することによって容易に実現されうる。ＸＮＯＲ
ゲートは、ＡおよびＡバー入力が互いに交換されている
点を除いてＸＯＲゲートと同一である。図１２に示され
た複合回路は、ＸＯＲゲートのトランジスタＱ１２．６
のベースとＸＮＯＲゲートのトランジスタＱ１２．１’
のベースとの双方に接続された単一のＡバー入力を有し
ている。ＸＯＲ出力はＸＯＲゲートのノードＸに、ＸＮ
ＯＲ出力（ＸＯＲ出力の補出力）はＸＮＯＲゲートのノ
ードＹに現れる。
る。差動出力を有する回路は、例えば図１２に示されて
いるような排他的ＮＯＲ（ＸＮＯＲ）ゲートＧ１２．１
を追加することによって容易に実現されうる。ＸＮＯＲ
ゲートは、ＡおよびＡバー入力が互いに交換されている
点を除いてＸＯＲゲートと同一である。図１２に示され
た複合回路は、ＸＯＲゲートのトランジスタＱ１２．６
のベースとＸＮＯＲゲートのトランジスタＱ１２．１’
のベースとの双方に接続された単一のＡバー入力を有し
ている。ＸＯＲ出力はＸＯＲゲートのノードＸに、ＸＮ
ＯＲ出力（ＸＯＲ出力の補出力）はＸＮＯＲゲートのノ
ードＹに現れる。
【００２６】図１３は、２つの相補的ゲートのそれぞれ
がファンアウト１および消費電力１．３ｍＷという条件
で動作している場合の、図１２に示された対称ＸＯＲゲ
ートのＡ入力波形およびＸおよびＹ入力波形のコンピュ
ータシミュレーション結果を示した図である。この図か
ら、このような条件下では１２０ｐｓの遅延を有するこ
とがわかる。
がファンアウト１および消費電力１．３ｍＷという条件
で動作している場合の、図１２に示された対称ＸＯＲゲ
ートのＡ入力波形およびＸおよびＹ入力波形のコンピュ
ータシミュレーション結果を示した図である。この図か
ら、このような条件下では１２０ｐｓの遅延を有するこ
とがわかる。
【００２７】集積回路の設計においては、基板に対して
著しく大きな容量を有する長距離のインターコネクト配
線を用いて大きなチップを横断するように信号を引き回
さなければならないことがしばしばある。このような場
合には、このような容量の大きい配線を駆動することが
可能でかつその出力端において適当なコモンモードレベ
ルを有する増幅された信号を伝達することが可能なバッ
ファ回路を用いることが望ましい。従来技術に係る、バ
ッファおよびレベルシフト機能を実現するＥＣＬ回路の
一例が図１４に示されたカスコード接続回路である。こ
の回路においては、入力信号およびその補信号が、それ
ぞれ入力トランジスタＱ１４．１およびＱ１４．２のベ
ースに供給される。入力トランジスタのコレクタは、一
般には、駆動さるべき容量の大きな配線を介して、出力
トランジスタＱ１４．３およびＱ１４．４のそれぞれ対
応するエミッタに接続されている。（図１４には、寄生
容量Ｃ１４．１が図示されている。）出力トランジスタ
は、これらのトランジスタのベースに印加された電圧Ｖ
bによってバイアスされている。出力トランジスタのコ
レクタは、抵抗Ｒ１４．１およびＲ１４．２を介して接
地電位に接続されており、これらの抵抗による電圧降下
の差がノードＸおよびＹにおいて出力信号として取り出
される。入力トランジスタのエミッタは、抵抗Ｒ１４．
３を介してＶEEに接続されている。それぞれの出力トラ
ンジスタのコレクタ電流は、対応する入力トランジスタ
がその入力がハイになったことによってオンされている
場合にのみ流れる。（図１４には、回路の動作速度を改
善するために追加されうる抵抗Ｒ１４．４が示されてい
る。）
著しく大きな容量を有する長距離のインターコネクト配
線を用いて大きなチップを横断するように信号を引き回
さなければならないことがしばしばある。このような場
合には、このような容量の大きい配線を駆動することが
可能でかつその出力端において適当なコモンモードレベ
ルを有する増幅された信号を伝達することが可能なバッ
ファ回路を用いることが望ましい。従来技術に係る、バ
ッファおよびレベルシフト機能を実現するＥＣＬ回路の
一例が図１４に示されたカスコード接続回路である。こ
の回路においては、入力信号およびその補信号が、それ
ぞれ入力トランジスタＱ１４．１およびＱ１４．２のベ
ースに供給される。入力トランジスタのコレクタは、一
般には、駆動さるべき容量の大きな配線を介して、出力
トランジスタＱ１４．３およびＱ１４．４のそれぞれ対
応するエミッタに接続されている。（図１４には、寄生
容量Ｃ１４．１が図示されている。）出力トランジスタ
は、これらのトランジスタのベースに印加された電圧Ｖ
bによってバイアスされている。出力トランジスタのコ
レクタは、抵抗Ｒ１４．１およびＲ１４．２を介して接
地電位に接続されており、これらの抵抗による電圧降下
の差がノードＸおよびＹにおいて出力信号として取り出
される。入力トランジスタのエミッタは、抵抗Ｒ１４．
３を介してＶEEに接続されている。それぞれの出力トラ
ンジスタのコレクタ電流は、対応する入力トランジスタ
がその入力がハイになったことによってオンされている
場合にのみ流れる。（図１４には、回路の動作速度を改
善するために追加されうる抵抗Ｒ１４．４が示されてい
る。）
【００２８】本発明は、その一実施例においては、バッ
ファおよびレベルシフト機能を有する回路である。本発
明に係る回路においては、接地電位とＶEEとの間にスタ
ック接続されたトランジスタを含む電流経路は存在せ
ず、入力トランジスタは出力トランジスタの電流をエミ
ッタ−エミッタ接続によって制御する。本発明に係るこ
の種の回路が図１５に示されている。（図１５には、寄
生容量Ｃ１５．１が図示されている。）図１４に示され
た回路と同様、相補入力信号ＡおよびＡバーがそれぞれ
対応する入力トランジスタＱ１５．１およびＱ１５．２
のベースに供給される。それぞれの入力トランジスタ
は、それぞれ対応する出力トランジスタＱ１５．３およ
びＱ１５．４のコレクタ電流を制御する。トランジスタ
Ｑ１５．１およびＱ１５．２のエミッタは、それぞれ抵
抗Ｒ１５．１およびＲ１５．２を介してＶEEに接続され
ている。トランジスタＱ１５．３のコレクタ電流は抵抗
Ｒ１５．６およびＲ１５．８を流れ、ノードＹにおいて
電圧降下を起こす。トランジスタＱ１５．４のコレクタ
電流は抵抗Ｒ１５．７およびＲ１５．８を流れ、ノード
Ｘにおいて電圧降下を起こす。これらの電圧降下の差が
出力信号として用いられる。
ファおよびレベルシフト機能を有する回路である。本発
明に係る回路においては、接地電位とＶEEとの間にスタ
ック接続されたトランジスタを含む電流経路は存在せ
ず、入力トランジスタは出力トランジスタの電流をエミ
ッタ−エミッタ接続によって制御する。本発明に係るこ
の種の回路が図１５に示されている。（図１５には、寄
生容量Ｃ１５．１が図示されている。）図１４に示され
た回路と同様、相補入力信号ＡおよびＡバーがそれぞれ
対応する入力トランジスタＱ１５．１およびＱ１５．２
のベースに供給される。それぞれの入力トランジスタ
は、それぞれ対応する出力トランジスタＱ１５．３およ
びＱ１５．４のコレクタ電流を制御する。トランジスタ
Ｑ１５．１およびＱ１５．２のエミッタは、それぞれ抵
抗Ｒ１５．１およびＲ１５．２を介してＶEEに接続され
ている。トランジスタＱ１５．３のコレクタ電流は抵抗
Ｒ１５．６およびＲ１５．８を流れ、ノードＹにおいて
電圧降下を起こす。トランジスタＱ１５．４のコレクタ
電流は抵抗Ｒ１５．７およびＲ１５．８を流れ、ノード
Ｘにおいて電圧降下を起こす。これらの電圧降下の差が
出力信号として用いられる。
【００２９】しかしながら、図１５の回路はいくつかの
重要な観点において図１４の回路とは異なっている。前
述されているように、入力トランジスタは出力トランジ
スタを直列接続ではなくエミッタ−エミッタ接続によっ
て制御する。例えば長距離のインターコネクトにおいて
生じうる望ましくない電圧降下に対する感度を低下させ
るために、インターコネクトから受信された信号のコモ
ンモードレベルは出力端において回復され、出力トラン
ジスタはそのレベルに従ってバイアスされる。この目的
で、通常同一の値を有する抵抗Ｒ１５．３およびＲ１
５．４が、トランジスタＱ１５．３とＱ１５．４との間
の電圧分割器として配置されている。コモンモードレベ
ルはノードＰ（すなわち電圧分割器のセンタータップ）
において確立され、そのエミッタがノードＰへ、コレク
タが抵抗Ｒ１５．５を介して接地電位へ、およびベース
が出力トランジスタのベースへそれぞれ接続されたトラ
ンジスタＱ１５．５によってシフトアップされる。コモ
ンモードレベルの回復およびシフトアップの結果、出力
トランジスタＱ１５．５のベース電圧は入力信号Ａおよ
びＡバーのコモンモードレベルと近くなり、出力トラン
ジスタに対して適切なバイアス電圧が供給される。入力
および出力トランジスタのコレクタ電流は、それらの物
理的なサイズをトランジスタＱ１５．５に関して変化さ
せ、抵抗Ｒ１５．１−Ｒ１５．５の値を適切な値に選択
することにより、所定のレベルの容易に設定されうる。
重要な観点において図１４の回路とは異なっている。前
述されているように、入力トランジスタは出力トランジ
スタを直列接続ではなくエミッタ−エミッタ接続によっ
て制御する。例えば長距離のインターコネクトにおいて
生じうる望ましくない電圧降下に対する感度を低下させ
るために、インターコネクトから受信された信号のコモ
ンモードレベルは出力端において回復され、出力トラン
ジスタはそのレベルに従ってバイアスされる。この目的
で、通常同一の値を有する抵抗Ｒ１５．３およびＲ１
５．４が、トランジスタＱ１５．３とＱ１５．４との間
の電圧分割器として配置されている。コモンモードレベ
ルはノードＰ（すなわち電圧分割器のセンタータップ）
において確立され、そのエミッタがノードＰへ、コレク
タが抵抗Ｒ１５．５を介して接地電位へ、およびベース
が出力トランジスタのベースへそれぞれ接続されたトラ
ンジスタＱ１５．５によってシフトアップされる。コモ
ンモードレベルの回復およびシフトアップの結果、出力
トランジスタＱ１５．５のベース電圧は入力信号Ａおよ
びＡバーのコモンモードレベルと近くなり、出力トラン
ジスタに対して適切なバイアス電圧が供給される。入力
および出力トランジスタのコレクタ電流は、それらの物
理的なサイズをトランジスタＱ１５．５に関して変化さ
せ、抵抗Ｒ１５．１−Ｒ１５．５の値を適切な値に選択
することにより、所定のレベルの容易に設定されうる。
【００３０】図１６は、ファンアウト１、消費電力１．
４ｍＷ、およびインターコネクト容量０．５ｐＦという
条件下で動作している図１５の回路のＡ入力波形とＸお
よびＹ出力波形とを示したコンピュータシミュレーショ
ン結果である。この図から、図１５の回路が１５０ｐｓ
という遅延時間を有して動作することが明らかである。
４ｍＷ、およびインターコネクト容量０．５ｐＦという
条件下で動作している図１５の回路のＡ入力波形とＸお
よびＹ出力波形とを示したコンピュータシミュレーショ
ン結果である。この図から、図１５の回路が１５０ｐｓ
という遅延時間を有して動作することが明らかである。
【００３１】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００３２】
【発明の効果】以上述べたごとく、本発明によれば、
１．５ボルト以下の電源電圧で１ＧＨｚ以上のスピード
で動作する種々のディジタルバイポーラ回路が提供され
る。
１．５ボルト以下の電源電圧で１ＧＨｚ以上のスピード
で動作する種々のディジタルバイポーラ回路が提供され
る。
【図１】論理和関数を実現するために用いられる公知の
回路を示した図である。
回路を示した図である。
【図２】マルチプレクサとして用いられる従来技術に係
る代表的なＥＣＬ回路を示した図である。
る代表的なＥＣＬ回路を示した図である。
【図３】本発明の一実施例に従うマルチプレクサ回路を
示した図である。
示した図である。
【図４】図３の回路の入力および出力動作波形のコンピ
ュータシミュレーション結果を示した図である。
ュータシミュレーション結果を示した図である。
【図５】本発明の一実施例に従うラッチ回路を示した図
である。この回路は図３のマルチプレクサ回路と関連し
ている。
である。この回路は図３のマルチプレクサ回路と関連し
ている。
【図６】周波数ディバイダを構成するように互いにマス
タ−スレーブ配置にされた、図５に示された回路と同様
の２つの回路のクロック信号および差動出力のコンピュ
ータシミュレーション結果を示した図である。
タ−スレーブ配置にされた、図５に示された回路と同様
の２つの回路のクロック信号および差動出力のコンピュ
ータシミュレーション結果を示した図である。
【図７】本発明の一実施例に従う排他的論理和（ＸＯ
Ｒ）回路を示した図である。この回路は図３のマルチプ
レクサ回路と関連している。
Ｒ）回路を示した図である。この回路は図３のマルチプ
レクサ回路と関連している。
【図８】図７の回路のＢ入力波形、ＸおよびＹ出力波形
のコンピュータシミュレーション結果を示す図である。
のコンピュータシミュレーション結果を示す図である。
【図９】従来技術に係るＥＣＬＸＯＲゲートを示した図
である。このゲート回路はＡおよびＢ入力に関して対称
ではない。
である。このゲート回路はＡおよびＢ入力に関して対称
ではない。
【図１０】本発明の一実施例に従うＸＯＲ回路を示した
図である。このゲート回路はＡおよびＢ入力に関して対
称である。
図である。このゲート回路はＡおよびＢ入力に関して対
称である。
【図１１】電圧シフトされた、タイプＩＩ出力を生成す
るように修正された、図１０の回路と同様のＸＯＲ回路
を示した図である。
るように修正された、図１０の回路と同様のＸＯＲ回路
を示した図である。
【図１２】 排他的ＮＯＲ（ＸＮＯＲ）回路を含ませる
ことによって差動出力を生成するように修正された、図
１０の回路と同様のＸＯＲ回路を示した図である。
ことによって差動出力を生成するように修正された、図
１０の回路と同様のＸＯＲ回路を示した図である。
【図１３】図１２の対称ＸＯＲゲートのＡ入力波形、Ｘ
およびＹ出力波形のコンピュータシミュレーション結果
を示す図である。
およびＹ出力波形のコンピュータシミュレーション結果
を示す図である。
【図１４】従来技術に係る、バッファおよびレベルシフ
タとして機能するＥＣＬ回路を示した図である。
タとして機能するＥＣＬ回路を示した図である。
【図１５】本発明の一実施例に従ってバッファおよびレ
ベルシフタとして機能するＥＣＬ回路を示した図であ
る。
ベルシフタとして機能するＥＣＬ回路を示した図であ
る。
【図１６】図１５の回路のＡ入力波形、ＸおよびＹ出力
波形のシミュレーション結果を示した図である。
波形のシミュレーション結果を示した図である。
Claims (8)
- 【請求項１】 入力信号Ａ、Ｂ、およびＣおよびその補
信号Ａバー、Ｂバー、およびＣバーに応答して出力電圧
を生成するディジタル回路において、 それぞれベース、エミッタおよびコレクタを有し、それ
ぞれのエミッタ端子が第１の共通ノードに電気的に接続
された第１の差動対を構成する第１および第２のバイポ
ーラトランジスタと、 第１バイポーラトランジスタのベースにＡ信号を入力す
る手段および第２バイポーラトランジスタのベースにＡ
バー信号を入力する手段と、 それぞれベース、エミッタおよびコレクタを有し、それ
ぞれのエミッタ端子が第２の共通ノードに電気的に接続
された第２の差動対を構成する第３および第４のバイポ
ーラトランジスタと、 第３バイポーラトランジスタのベースにＢ信号を入力す
る手段および第４バイポーラトランジスタのベースにＢ
バー信号を入力する手段と、 電源電圧に保たれた端子と第１および第２の共通ノード
を少なくとも前記回路が動作している時間の一部におい
て電気的に接続する抵抗手段と、 第１、第２、第３、および第４のバイポーラトランジス
タのコレクタを、接地電位に保たれた端子または端子群
に電気的に接続する抵抗手段と、 Ｃ信号に応答して、第１共通ノードが第１の電位にある
場合には第１および第２のバイポーラトランジスタがデ
ィセーブルされ、第１共通ノードが第２の電位にある場
合には第１および第２のバイポーラトランジスタがイネ
ーブルされるように、第１共通ノードの電位を第１電位
と第２電位の間で切り換える第１切換手段と、 Ｃバー信号に応答して、第２共通ノードが第３の電位に
ある場合には第３および第４のバイポーラトランジスタ
がディセーブルされ、第２共通ノードの電圧が第４の電
位にある場合には第３および第４のバイポーラトランジ
スタがイネーブルされるように、第２共通ノードの電位
を第３電位と第４電位の間で切り換える第２切換手段
と、 第１および第３のバイポーラトランジスタのコレクタに
電気的に接続された第１の出力電圧端子および第２およ
び第４のバイポーラトランジスタのコレクタに電気的に
接続された第２の出力電圧端子とからなり、 第１および第２の切換手段は、それぞれベース、エミッ
タ、および、接地電位に保持された端子に電気的に接続
されたコレクタを有する第５および第６のバイポーラト
ランジスタを有し、 第５バイポーラトランジスタのエミッタが第１共通ノー
ドに電気的に接続され、かつ、第６バイポーラトランジ
スタのエミッタが第２共通ノードに電気的に接続され、 第１および第２の切換手段は、さらに、第１共通ノード
と第２共通ノードの電位がＣ信号の変化に応答して互い
に相補的になされるように、Ｃ信号を第５バイポーラト
ランジスタのベースに電気的に入力し、かつ、Ｃバー信
号を第６バイポーラトランジスタのベースに電気的に入
力する手段を有し、 電源電圧端子と接地電位に保たれている端子との間の第
１、第２、第３、および第４のバイポーラトランジスタ
を介した、スタック接続されたトランジスタ対を含む電
流経路が存在しないことを特徴とするディジタル回路。 - 【請求項２】 前記Ｃ信号がクロック信号であり、前記
出力電圧が、前記クロック信号の変化に従って前記Ａ信
号および前記Ｂ信号に対応し、多重化された出力が生成
されることを特徴とする請求項１のディジタル回路。 - 【請求項３】 前記Ｂ信号が論理的に前記Ａバー信号と
等価であり、前記出力電圧がＡとＣとの排他的論理和に
対応することを特徴とする請求項１のディジタル回路。 - 【請求項４】 クロック信号の電圧状態を変化させるこ
とによって選択される時刻における入力信号の電圧状態
に対応する出力電圧を生成するディジタルラッチ回路に
おいて、 それぞれベース、エミッタおよびコレクタを有し、それ
ぞれのエミッタ端子が第１の共通ノードに電気的に接続
された差動対を構成する第１および第２のバイポーラト
ランジスタと、 第１バイポーラトランジスタのベースに入力信号を入力
する手段および第２バイポーラトランジスタのベースに
前記入力信号の補信号を入力する手段と、 それぞれベース、エミッタおよびコレクタを有し、それ
ぞれのベースが電気的に他方のコレクタに電気的に接続
されたラッチ対を構成し、それぞれのエミッタ端子が第
２の共通ノードに電気的に接続された、第３および第４
のバイポーラトランジスタと、 電源電圧に保たれた端子と第１および第２の共通ノード
を少なくとも前記回路が動作している時間の一部におい
て電気的に接続する抵抗手段と、 第１、第２、第３、および第４のバイポーラトランジス
タのコレクタを、接地電位に保たれた端子または端子群
に電気的に接続する抵抗手段と、 クロック信号に応答して、第１共通ノードが第１の電位
にある場合には第１および第２のバイポーラトランジス
タがディセーブルされ、第１共通ノードが第２の電位に
ある場合には第１および第２のバイポーラトランジスタ
がイネーブルされるように、第１共通ノードの電位を第
１電位と第２電位の間で切り換える第１切換手段と、 前記クロック信号の補信号に応答して、第２共通ノード
が第３の電位にある場合には第３および第４のバイポー
ラトランジスタがディセーブルされ、第２共通ノードの
電圧が第４の電位にある場合には第３および第４のバイ
ポーラトランジスタがイネーブルされるように、第２共
通ノードの電位を第３電位と第４電位の間で切り換える
第２切換手段と、 第１および第３のバイポーラトランジスタのコレクタに
電気的に接続された第１の出力電圧端子および第２およ
び第４のバイポーラトランジスタのコレクタに電気的に
接続された第２の出力電圧端子とからなり、 第１および第２の切換手段は、それぞれベース、エミッ
タ、および、接地電位に保持された端子に電気的に接続
されたコレクタを有する第５および第６のバイポーラト
ランジスタを有し、 第５バイポーラトランジスタのエミッタが第１共通ノー
ドに電気的に接続され、かつ、第６バイポーラトランジ
スタのエミッタが第２共通ノードに電気的に接続され、 第１および第２の切換手段は、さらに、第１共通ノード
と第２共通ノードの電位がクロック信号の変化に応答し
て互いに相補的になされるように、クロック信号を第５
バイポーラトランジスタのベースに電気的に入力し、か
つ、前記クロック信号の補信号を第６バイポーラトラン
ジスタのベースに電気的に入力する手段を有し、 電源電圧端子と接地電位に保たれている端子との間の第
１、第２、第３、および第４のバイポーラトランジスタ
を介した、スタック接続されたトランジスタ対を含む電
流経路が存在しないことを特徴とするディジタル回路。 - 【請求項５】 Ａ信号、Ｂ信号およびこれら各信号の補
信号であるＡバー信号およびＢバー信号の入力に応答し
て、Ａ信号とＢ信号の排他的論理和を表す出力電圧を第
１のノードに生成するディジタル回路において、 接地電位に保持された少なくとも１つの端子および電源
電圧に保持された少なくとも１つの端子と、 前記電源電圧端子と前記接地電位端子との間の２つの電
流経路を形成し、それぞれエミッタ、ベース、およびコ
レクタを有し、コレクタは第１ノードに電気的に接続さ
れた２つのバイポーラトランジスタ（以下、第１および
第２のゲートトランジスタという）と、 前記２つの電流経路のうちの一方を通る電流が、出力電
圧として測定可能な電圧降下を両端に生成するように、
前記接地電位端子と第１ノードに電気的に接続された抵
抗手段と、 Ａ信号およびＢ信号に応答して、Ａ信号およびＢ信号の
両方が高電圧状態にある場合にのみ第１ゲートトランジ
スタを通る電流が実質的に流れるように第１ゲートトラ
ンジスタを通る電流を制御する第１の制御手段と、 Ａバー信号およびＢバー信号に応答して、Ａバー信号お
よびＢバー信号の両方が高電圧状態にある場合にのみ第
２バイポーラトランジスタを通る電流が実質的に流れる
ように第２ゲートトランジスタを通る電流を制御する第
２の制御手段とからなり、 第１制御手段は、接地端子に電気的に接続されたコレク
タと、第１ゲートトランジスタのエミッタに電気的に接
続されたエミッタと、ベースとをそれぞれ有する２つの
バイポーラトランジスタ（以下、第１および第２の制御
トランジスタという）からなり、 第２制御手段は、接地端子に電気的に接続されたコレク
タと、第２ゲートトランジスタのエミッタに電気的に接
続されたエミッタと、ベースとをそれぞれ有する２つの
バイポーラトランジスタ（以下、第３および第４の制御
トランジスタという）からなり、さらに前記回路は、 Ａ信号を第１制御トランジスタのベースに入力し、Ｂ信
号を第２制御トランジスタのベースに入力し、Ｂバー信
号を第３制御トランジスタのベースに入力し、Ａバー信
号を第４制御トランジスタのベースに入力する手段と、 第１および第２のゲートトランジスタのベースに、Ａ信
号およびＢ信号に関連したコモンモード電圧にほぼ等し
いバイアス電圧を加える手段とを有し、 前記２つの電流経路はいずれもスタック接続されたトラ
ンジスタ対を含まないことを特徴とするディジタル回
路。 - 【請求項６】 入力信号に応答する出力電圧を生成する
ディジタル回路において、 接地電位に保持された少なくとも１つの端子、および、
電源電圧レベルに保持された少なくとも１つの端子と、 それぞれベース、エミッタ、およびコレクタを有する２
つのバイポーラトランジスタ（以下、第１および第２の
入力トランジスタいう）と、 第１入力トランジスタのベースに前記入力信号を供給す
る手段と、 第２入力トランジスタのベースに前記入力信号の補信号
を供給する手段と、 それぞれベース、エミッタ、およびコレクタを有する２
つのバイポーラトランジスタ（以下、第１および第２の
出力トランジスタという）と、 各出力トランジスタのコレクタへ流れ込む電流が電圧降
下を生じ、この電圧降下の一方または両方が出力電圧を
規定するように、前記接地電位端子と第１および第２の
出力トランジスタのコレクタとを接続する第１の抵抗手
段と、 出力トランジスタのベースにバイアス電圧を供給するバ
イアス手段と、 入力トランジスタのエミッタを前記電源電圧に保持され
た端子に電気的に接続する第２の抵抗手段と、 各出力トランジスタのコレクタに流れ込む電流が対応す
る入力トランジスタのベースに加えられた前記入力信号
または前記入力信号の補信号によって変調されるよう
に、第１および第２の入力トランジスタをそれぞれ第１
および第２の出力トランジスタに電気的に接続する手段
とを有し、 各入力トランジスタのエミッタは、対応する出力トラン
ジスタのエミッタに電気的に接続され、 バイアス手段は、 第１端が第１出力トランジスタのエミッタに電気的に接
続され、第２端が第２出力トランジスタのエミッタに電
気的に接続され、第１端と第２端の間にタップを有する
電圧分割器と、 エミッタ、ベース、および、自己バイアスされるように
このベースに電気的に接続されたコレクタを有するバイ
ポーラトランジスタ（以下、バイアストランジスタとい
う）とを有し、 バイアストランジスタのエミッタは前記タップに電気的
に接続され、バイアストランジスタのベースは第１およ
び第２の出力トランジスタのベースに電気的に接続さ
れ、バイアストランジスタのコレクタは第３の抵抗手段
を介して接地端子に電気的に接続され、 入力トランジスタまたは出力トランジスタを介しての電
源電圧端子と接地端子との間の電流経路のいずれにおい
てもスタック接続されたトランジスタ対が含まれないこ
とを特徴とするディジタル回路。 - 【請求項７】 前記ディジタル回路がさらにレベルシフ
ト用抵抗を有し、 第１抵抗手段および前記４つのバイポーラトランジスタ
のコレクタは、レベルシフト用抵抗を介して接地端子に
電気的に接続され、 レベルシフト用抵抗の抵抗値は、前記出力電圧のコモン
モードのレベルが、抵抗値ゼロのレベルシフト用抵抗を
有する等価回路の出力電圧のコモンモードのレベルと比
べて所定量だけシフトされるように選択されることを特
徴とする請求項５のディジタル回路。 - 【請求項８】 前記ディジタル回路がさらに、Ａ信号お
よびＢ信号ならびにＡバー信号およびＢバー信号に応答
するＸＮＯＲ回路を有し、このＸＮＯＲ回路は、第１ノ
ードにおける前記出力電圧の論理的補信号を表すＸＮＯ
Ｒ出力を第２のノードにおいて生成するように適合さ
れ、第１ノードと第２ノードの間の電位差が差動出力信
号を構成するようにされ、ＸＮＯＲ回路が、 第２ノードに電気的に接続されたコネクタを有し、電源
端子と接地端子の間の２つの電流経路を形成する２つの
バイポーラトランジスタ（以下、第３および第４のゲー
トトランジスタという）と、 前記２つの電流経路のうちのいずれかを流れる電流が、
ＸＮＯＲ出力電圧として測定可能な電圧降下を生ずるよ
うに前記接地端子と第２ノードとに電気的に接続された
抵抗手段と、 Ａ信号が低電圧状態にありＢ信号が高電圧状態にある場
合にのみ実質的に電流が流れうる状態になるように第３
ゲートトランジスタを流れる電流を制御する２つのバイ
ポーラトランジスタと、 Ａ信号が高電圧状態にありＢ信号が低電圧状態にある場
合にのみ実質的に電流が流れうる状態になるように第４
ゲートトランジスタを流れる電流を制御する２つのバイ
ポーラトランジスタとを有することを特徴とする請求項
５のディジタル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/977,342 US5289055A (en) | 1992-11-17 | 1992-11-17 | Digital ECL bipolar logic gates suitable for low-voltage operation |
| US977342 | 1992-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224738A true JPH06224738A (ja) | 1994-08-12 |
Family
ID=25525053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308558A Pending JPH06224738A (ja) | 1992-11-17 | 1993-11-16 | ディジタル回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5289055A (ja) |
| EP (1) | EP0599517A3 (ja) |
| JP (1) | JPH06224738A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041942A (ja) * | 2004-07-27 | 2006-02-09 | Kawasaki Microelectronics Kk | 差動型論理回路 |
| JPWO2004112247A1 (ja) * | 2003-06-16 | 2006-07-20 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| JP2007520967A (ja) * | 2004-02-05 | 2007-07-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ラッチ回路 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396125A (en) * | 1993-09-09 | 1995-03-07 | Northern Telecom Limited | Current injection logic |
| CA2102721C (en) * | 1993-11-09 | 1999-05-04 | Stephen Paul Webster | Differential gain stage for use in a standard bipolar ecl process |
| US5751169A (en) * | 1996-05-02 | 1998-05-12 | Motorola, Inc. | Emitter coupled logic (ECL) gate which generates intermediate signals of four different voltages |
| US5828237A (en) * | 1996-05-31 | 1998-10-27 | Motorola, Inc. | Emitter coupled logic (ECL) gate and method of forming same |
| US5831454A (en) * | 1996-07-01 | 1998-11-03 | Motorola, Inc. | Emitter coupled logic (ECL) gate |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6211722B1 (en) | 1999-03-19 | 2001-04-03 | Lucent Technologies Inc. | Low voltage high speed multiplexer and latch |
| US6911855B2 (en) * | 1999-06-28 | 2005-06-28 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
| US6897697B2 (en) * | 1999-06-28 | 2005-05-24 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
| US6424194B1 (en) * | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| US6340899B1 (en) | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
| US6677784B2 (en) * | 2000-12-28 | 2004-01-13 | International Business Machines Corporation | Low voltage bipolar logic and gate device |
| US7212534B2 (en) | 2001-07-23 | 2007-05-01 | Broadcom Corporation | Flow based congestion control |
| US7295555B2 (en) * | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7934021B2 (en) * | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7346701B2 (en) * | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7313623B2 (en) * | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| EP1554842A4 (en) * | 2002-08-30 | 2010-01-27 | Corporation Broadcom | SYSTEM AND METHOD FOR TREATING FRAMES OUTSIDE THE ORDER |
| DE10319089B4 (de) | 2003-04-28 | 2008-05-29 | Austriamicrosystems Ag | Flip-Flop-Schaltungsanordnung |
| US7215170B1 (en) | 2003-09-16 | 2007-05-08 | Cypress Semiconductor Corp. | Low voltage logic circuit with set and/or reset functionality |
| US8155018B2 (en) * | 2004-03-03 | 2012-04-10 | Qualcomm Atheros, Inc. | Implementing location awareness in WLAN devices |
| US7046072B2 (en) * | 2004-03-03 | 2006-05-16 | Atheros Communications, Inc. | Commutating phase selector |
| US7098697B2 (en) | 2004-05-28 | 2006-08-29 | Cornell Research Foundation Inc. | Low voltage high-speed differential logic devices and method of use thereof |
| US7362174B2 (en) * | 2005-07-29 | 2008-04-22 | Broadcom Corporation | Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection |
| US7598811B2 (en) * | 2005-07-29 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated wideband amplifier/equalizer with adjustable gain and frequency response without additional power or loading |
| US7598788B2 (en) * | 2005-09-06 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated delay cell with variable delay and high bandwidth |
| US20080007365A1 (en) * | 2006-06-15 | 2008-01-10 | Jeff Venuti | Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer |
| US7629817B2 (en) * | 2007-02-09 | 2009-12-08 | Fujitsu Limited | System and apparatus for aperture time improvement |
| US11144316B1 (en) | 2018-04-17 | 2021-10-12 | Ali Tasdighi Far | Current-mode mixed-signal SRAM based compute-in-memory for low power machine learning |
| US10915298B1 (en) | 2019-10-08 | 2021-02-09 | Ali Tasdighi Far | Current mode multiply-accumulate for compute in memory binarized neural networks |
| US11615256B1 (en) | 2019-12-30 | 2023-03-28 | Ali Tasdighi Far | Hybrid accumulation method in multiply-accumulate for machine learning |
| US11610104B1 (en) | 2019-12-30 | 2023-03-21 | Ali Tasdighi Far | Asynchronous analog accelerator for fully connected artificial neural networks |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0312731A2 (en) * | 1987-10-19 | 1989-04-26 | International Business Machines Corporation | Signal selection circuit |
| EP0505063A1 (en) * | 1991-03-07 | 1992-09-23 | Nec Corporation | Differential circuit implemented by bipolar transistors free from excess base-emitter reverse bias voltage |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3404285A (en) * | 1965-05-03 | 1968-10-01 | Control Data Corp | Bias supply and line termination system for differential logic |
| DE2727139C2 (de) * | 1977-06-16 | 1983-01-05 | Siemens AG, 1000 Berlin und 8000 München | Exklusiv-Oder-Verknüpfungsglied für hohe Schaltgeschwindigkeiten |
| US4311925A (en) * | 1979-09-17 | 1982-01-19 | International Business Machines Corporation | Current switch emitter follower latch having output signals with reduced noise |
| US4675553A (en) * | 1984-03-12 | 1987-06-23 | Amdahl Corporation | Sequential logic circuits implemented with inverter function logic |
| US4700087A (en) * | 1986-12-23 | 1987-10-13 | Tektronix, Inc. | Logic signal level conversion circuit |
| DE3719747A1 (de) * | 1987-06-12 | 1988-12-29 | Siemens Ag | Integrierte multiplexeranordnung fuer hohe schaltgeschwindigkeiten |
| US4962341A (en) * | 1988-02-02 | 1990-10-09 | Schoeff John A | Low voltage non-saturating logic circuit technology |
| US4970417A (en) * | 1988-07-07 | 1990-11-13 | Fujitsu Limited | Emitter coupled logic latch circuit |
| JPH0221717A (ja) * | 1988-07-11 | 1990-01-24 | Toshiba Corp | 低電圧駆動形論理回路 |
| US5043602A (en) * | 1990-03-26 | 1991-08-27 | Motorola, Inc. | High speed logic circuit with reduced quiescent current |
| US5079452A (en) * | 1990-06-29 | 1992-01-07 | Digital Equipment Corporation | High speed ECL latch with clock enable |
| US5001370A (en) * | 1990-07-02 | 1991-03-19 | Xerox Corporation | High speed ECL to TTL translator having a non-Schottky clamp for the output stage transistor |
| DE4030631A1 (de) * | 1990-09-27 | 1992-04-09 | Siemens Ag | Ecl-multiplexeranordnung |
| EP0511524B1 (de) * | 1991-04-30 | 1996-11-13 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Schalten von Analogsignalen auf eine Ausgangsklemme |
| US5220212A (en) * | 1991-10-10 | 1993-06-15 | National Semiconductor Corp. | Single level bipolar ECL flip flop |
-
1992
- 1992-11-17 US US07/977,342 patent/US5289055A/en not_active Expired - Lifetime
-
1993
- 1993-11-11 EP EP9393309003A patent/EP0599517A3/en not_active Withdrawn
- 1993-11-16 JP JP5308558A patent/JPH06224738A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0312731A2 (en) * | 1987-10-19 | 1989-04-26 | International Business Machines Corporation | Signal selection circuit |
| EP0505063A1 (en) * | 1991-03-07 | 1992-09-23 | Nec Corporation | Differential circuit implemented by bipolar transistors free from excess base-emitter reverse bias voltage |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004112247A1 (ja) * | 2003-06-16 | 2006-07-20 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| US7375568B2 (en) | 2003-06-16 | 2008-05-20 | Nec Corporation | Logic circuit with restrained leak current to differential circuit |
| JP2010178382A (ja) * | 2003-06-16 | 2010-08-12 | Nec Corp | 差動回路への漏洩電流が抑制された論理回路 |
| JP4539863B2 (ja) * | 2003-06-16 | 2010-09-08 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| JP2007520967A (ja) * | 2004-02-05 | 2007-07-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ラッチ回路 |
| JP2006041942A (ja) * | 2004-07-27 | 2006-02-09 | Kawasaki Microelectronics Kk | 差動型論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5289055A (en) | 1994-02-22 |
| EP0599517A3 (en) | 1994-09-14 |
| EP0599517A2 (en) | 1994-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06224738A (ja) | ディジタル回路 | |
| KR100693825B1 (ko) | 차동 전류 모드 위상 주파수 검출기 회로 | |
| US6462590B2 (en) | High bandwidth clock buffer | |
| JPH06507281A (ja) | ｎ−チャネル−ロジックブロック及び該ロジックに対して逆方向のｐチャネル−ロジックブロックを有する非同期回路用ロジック回路装置 | |
| US6222386B1 (en) | Method and apparatus for providing a low voltage level shift | |
| JPH0653807A (ja) | ラッチを組込んだｃｍｏｓ−ｅｃｌ変換器 | |
| JPS62193410A (ja) | カスタムメ−ド回路用のゲ−トの前拡散アレイを有する半導体デバイス | |
| US7236011B2 (en) | High-speed differential logic buffer | |
| JPH0368477B2 (ja) | ||
| JPH03157014A (ja) | Ｔｔｌからｅｃｌ／ｃｍｌへの変換回路 | |
| US4210830A (en) | High speed switching circuit | |
| EP0183464B1 (en) | Emitter-coupled logic (ecl) circuits | |
| US7388406B2 (en) | CML circuit devices having improved headroom | |
| US5059827A (en) | ECL circuit with low voltage/fast pull-down | |
| US5281871A (en) | Majority logic circuit | |
| US6255857B1 (en) | Signal level shifting circuits | |
| US6529036B1 (en) | Low noise, reduced swing differential output buffer design | |
| US6211722B1 (en) | Low voltage high speed multiplexer and latch | |
| US7626433B2 (en) | Flip-flop circuit assembly | |
| JPH0738414A (ja) | シングルエンド入力論理ゲートを有する集積論理回路 | |
| US6489811B2 (en) | Logic gate with symmetrical propagation delay from any input to any output and a controlled output pulse width | |
| US5463332A (en) | Multiple differential input ECL or/nor gate | |
| JPH08251007A (ja) | ＢｉＣＭＯＳ論理ゲート回路 | |
| JP2001024504A (ja) | 差動ダイオード・トランジスタ論理（ｄｄｔｌ）回路の改良 | |
| US6265901B1 (en) | Fully differential logic or circuit for multiple non-overlapping inputs |