JPH06224741A - ロジックネットワーク - Google Patents
ロジックネットワークInfo
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- JPH06224741A JPH06224741A JP5278368A JP27836893A JPH06224741A JP H06224741 A JPH06224741 A JP H06224741A JP 5278368 A JP5278368 A JP 5278368A JP 27836893 A JP27836893 A JP 27836893A JP H06224741 A JPH06224741 A JP H06224741A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】
【構成】 複数のＰＬＤは、所定の入力を有し積ターム
のアウトプットを生成するＡＮＤロジックアレイと、所
定の入力を有し和タームのアウトプットを生成するＯＲ
ロジックアレイとからなり、ロジックアレイの少なくと
も一つはプログラマブルである。ロジックアレイは、一
つのＡＮＤおよびＯＲロジックアレイからのアウトプッ
トが他の一つのＡＮＤおよびＯＲロジックアレイへのイ
ンプットとなるように相互接続され、他の一つのＡＮＤ
およびＯＲロジックアレイはＰＬＤのアウトプットを供
給する。ロジックコンビネーション手段（ＬＣＮ）は、
異なった複数のＰＬＤからアウトプットシグナルを受け
て、ロジックネットワークから少なくとも一つのアウト
プットロジックシグナルを生成する。 【効果】 ＰＬＤを関連するプログラマブルコントロー
ルメモリとともに単一の半導体チップやウエハにコスト
的に有利に集積化することが容易になる。
のアウトプットを生成するＡＮＤロジックアレイと、所
定の入力を有し和タームのアウトプットを生成するＯＲ
ロジックアレイとからなり、ロジックアレイの少なくと
も一つはプログラマブルである。ロジックアレイは、一
つのＡＮＤおよびＯＲロジックアレイからのアウトプッ
トが他の一つのＡＮＤおよびＯＲロジックアレイへのイ
ンプットとなるように相互接続され、他の一つのＡＮＤ
およびＯＲロジックアレイはＰＬＤのアウトプットを供
給する。ロジックコンビネーション手段（ＬＣＮ）は、
異なった複数のＰＬＤからアウトプットシグナルを受け
て、ロジックネットワークから少なくとも一つのアウト
プットロジックシグナルを生成する。 【効果】 ＰＬＤを関連するプログラマブルコントロー
ルメモリとともに単一の半導体チップやウエハにコスト
的に有利に集積化することが容易になる。
Description
【０００１】
【発明の概要】本発明におけるコンフィギュラブル（co
nfigurable）ロジックネットワークは、複数のプログラ
マブルロジックデバイス（ＰＬＤ）を有し、異なった複
数のＰＬＤからのＰＬＤアウトプットシグナルをロジッ
クコンビネーション手段に供給して、コンフィギュラブ
ルロジックネットワークから少なくとも一つのアウトプ
ットロジックシグナルを生成する。各プログラマブルロ
ジックデバイスは、シグナルを受けるための入力を有し
積タームのアウトプットシグナルを生成するＡＮＤロジ
ックアレイと、シグナルを受けるための入力を有し和タ
ームのアウトプットシグナルを生成するＯＲロジックア
レイとからなり、上記ロジックアレイの少なくとも一つ
はプログラマブルである。ＡＮＤおよびＯＲロジックロ
ジックアレイのいずれか一方からのアウトプットシグナ
ルは、ＡＮＤおよびＯＲロジックロジックアレイの他方
へのインプットシグナルとして供給され、当該ＡＮＤお
よびＯＲロジックロジックアレイの他方はＰＬＤアウト
プットシグナルを供給する。したがって、ＰＬＤアウト
プットは積タームの和あるいは和タームの積を形成す
る。ＡＮＤおよびＯＲロジックロジックアレイの一方ま
たは双方はプログラマブルである。どちらかといえば、
ＰＬＤアウトプットは和の積を形成する。
nfigurable）ロジックネットワークは、複数のプログラ
マブルロジックデバイス（ＰＬＤ）を有し、異なった複
数のＰＬＤからのＰＬＤアウトプットシグナルをロジッ
クコンビネーション手段に供給して、コンフィギュラブ
ルロジックネットワークから少なくとも一つのアウトプ
ットロジックシグナルを生成する。各プログラマブルロ
ジックデバイスは、シグナルを受けるための入力を有し
積タームのアウトプットシグナルを生成するＡＮＤロジ
ックアレイと、シグナルを受けるための入力を有し和タ
ームのアウトプットシグナルを生成するＯＲロジックア
レイとからなり、上記ロジックアレイの少なくとも一つ
はプログラマブルである。ＡＮＤおよびＯＲロジックロ
ジックアレイのいずれか一方からのアウトプットシグナ
ルは、ＡＮＤおよびＯＲロジックロジックアレイの他方
へのインプットシグナルとして供給され、当該ＡＮＤお
よびＯＲロジックロジックアレイの他方はＰＬＤアウト
プットシグナルを供給する。したがって、ＰＬＤアウト
プットは積タームの和あるいは和タームの積を形成す
る。ＡＮＤおよびＯＲロジックロジックアレイの一方ま
たは双方はプログラマブルである。どちらかといえば、
ＰＬＤアウトプットは和の積を形成する。
【０００２】ロジックコンビネーション手段は上記コン
フィギュラブルロジックネットワーク（ＬＣＮ）から複
数のアウトプットロジックシグナルを生成し、これはプ
ログラマブルなシグナルのコントロール下においてアウ
トプットロジックシグナルの選択されたグループからロ
ジックファンクションシグナルを引き出す手段を含むこ
とが好ましい。
フィギュラブルロジックネットワーク（ＬＣＮ）から複
数のアウトプットロジックシグナルを生成し、これはプ
ログラマブルなシグナルのコントロール下においてアウ
トプットロジックシグナルの選択されたグループからロ
ジックファンクションシグナルを引き出す手段を含むこ
とが好ましい。
【０００３】ロジックコンビネーション手段の基本的な
実施例では二つのＰＬＤからアウトプットシグナルを受
けるが、３またはそれ以上のＰＬＤからのアウトプット
シグナルをロジックコンビネーション手段に対するイン
プットとして用いることもできる。２またはそれ以上の
ＰＬＤの異なったグループからのアウトプットシグナル
のセットを異なったロジックコンビネーションネットワ
ークへのインプットとして用い、コンフィギュラブルロ
ジックネットワークから多数の異なったアウトプットシ
グナルを生成するようにしてもよい。
実施例では二つのＰＬＤからアウトプットシグナルを受
けるが、３またはそれ以上のＰＬＤからのアウトプット
シグナルをロジックコンビネーション手段に対するイン
プットとして用いることもできる。２またはそれ以上の
ＰＬＤの異なったグループからのアウトプットシグナル
のセットを異なったロジックコンビネーションネットワ
ークへのインプットとして用い、コンフィギュラブルロ
ジックネットワークから多数の異なったアウトプットシ
グナルを生成するようにしてもよい。
【０００４】実施例においては種々のタイプのＰＬＤを
用いているが（例えばコンベンショナルなＰＬＡ）、Ａ
ＮＤロジックファンクションゲートの複数のグループ…
…各グループは当該ＡＮＤロジックファンクションゲー
トグループに対するＯＲロジックファンクションのイン
プットに接続されるそれぞれのアウトプットを有する…
…からなるプログラマブルロジックデバイスを用いるこ
とが好ましい。各ＡＮＤロジックファンクションゲート
グループは１またはそれ以上の個別のアウトプットＡＮ
Ｄロジックファンクションゲートを有し、当該ＡＮＤゲ
ートグループに機能的に関連する個別のプログラマブル
ロジックファンクションジェネレータ（ＰＬＦＧ）によ
ってプログラマブルなインプットを有する。各ＰＬＦＧ
は複数のロジックインプットセットを有し、各ＰＬＦＧ
は同一のロジックインプットセットを受ける。各ＰＬＦ
Ｇはロジックシグナルの第１および第２のセット（ＡＢ
ミンターム；Ｅ００……Ｅ０１）を受けるように接続さ
れたロジックゲートのグループ（ＣＡ０……ＣＡ３）を
有し、ロジックシグナルの第１のセット（ＡＢミンター
ム）はプログラマブルロジックデバイスに対するロジッ
クインプットからなる。ロジックシグナルの第２のセッ
ト（Ｅ００……Ｅ０１）はプログラマブル、好ましくは
ユーザープログラマブルである。ロジックゲートは上記
ロジックシグナルの第１および第２のセットによって決
定されるＰＬＦＧのアウトプットゲート（ＣＯ）にイン
プットを供給するように接続されている。ＰＬＦＧのア
ウトプットゲート（ＣＯ）は当該ＰＬＦＧのセットに対
する上記コモンアウトプットゲート（ＬＣ）へインプッ
トを供給するように接続されている。各第１のセットに
おけるロジックインプットの数は全てのＡＮＤロジック
ファンクションゲートグループで同一でもよいが、異な
ったロジックシグナルの第１のセットにおいては異なっ
た数のロジックインプットとなるようなＰＬＤの構成を
用いることが好ましい。
用いているが（例えばコンベンショナルなＰＬＡ）、Ａ
ＮＤロジックファンクションゲートの複数のグループ…
…各グループは当該ＡＮＤロジックファンクションゲー
トグループに対するＯＲロジックファンクションのイン
プットに接続されるそれぞれのアウトプットを有する…
…からなるプログラマブルロジックデバイスを用いるこ
とが好ましい。各ＡＮＤロジックファンクションゲート
グループは１またはそれ以上の個別のアウトプットＡＮ
Ｄロジックファンクションゲートを有し、当該ＡＮＤゲ
ートグループに機能的に関連する個別のプログラマブル
ロジックファンクションジェネレータ（ＰＬＦＧ）によ
ってプログラマブルなインプットを有する。各ＰＬＦＧ
は複数のロジックインプットセットを有し、各ＰＬＦＧ
は同一のロジックインプットセットを受ける。各ＰＬＦ
Ｇはロジックシグナルの第１および第２のセット（ＡＢ
ミンターム；Ｅ００……Ｅ０１）を受けるように接続さ
れたロジックゲートのグループ（ＣＡ０……ＣＡ３）を
有し、ロジックシグナルの第１のセット（ＡＢミンター
ム）はプログラマブルロジックデバイスに対するロジッ
クインプットからなる。ロジックシグナルの第２のセッ
ト（Ｅ００……Ｅ０１）はプログラマブル、好ましくは
ユーザープログラマブルである。ロジックゲートは上記
ロジックシグナルの第１および第２のセットによって決
定されるＰＬＦＧのアウトプットゲート（ＣＯ）にイン
プットを供給するように接続されている。ＰＬＦＧのア
ウトプットゲート（ＣＯ）は当該ＰＬＦＧのセットに対
する上記コモンアウトプットゲート（ＬＣ）へインプッ
トを供給するように接続されている。各第１のセットに
おけるロジックインプットの数は全てのＡＮＤロジック
ファンクションゲートグループで同一でもよいが、異な
ったロジックシグナルの第１のセットにおいては異なっ
た数のロジックインプットとなるようなＰＬＤの構成を
用いることが好ましい。
【０００５】ロジックコンビネーション手段は複数のロ
ジックファンクションジェネレータ（ＰＬＦＧ）……各
ＰＬＦＧは上記複数のＰＬＤからのアウトプットシグナ
ルからなる第１のインプットおよびユーザープログラマ
ブルシグナルの各セットからなる第２のインプットを受
けるように接続されたロジックゲートのグループを有す
る……を含むことが好ましい。ロジックゲートのグルー
プは上記第１および第２のインプットによって決定され
るＰＬＦＧのアウトプットゲートへインプットを供給す
るように接続され、上記複数のＰＬＦＧのアウトプット
ゲートはコンフィギュラブルロジックネットワークから
の各アウトプットロジックシグナル（Ｏ、Ｐ）を供給す
る。
ジックファンクションジェネレータ（ＰＬＦＧ）……各
ＰＬＦＧは上記複数のＰＬＤからのアウトプットシグナ
ルからなる第１のインプットおよびユーザープログラマ
ブルシグナルの各セットからなる第２のインプットを受
けるように接続されたロジックゲートのグループを有す
る……を含むことが好ましい。ロジックゲートのグルー
プは上記第１および第２のインプットによって決定され
るＰＬＦＧのアウトプットゲートへインプットを供給す
るように接続され、上記複数のＰＬＦＧのアウトプット
ゲートはコンフィギュラブルロジックネットワークから
の各アウトプットロジックシグナル（Ｏ、Ｐ）を供給す
る。
【０００６】実施例におけるＰＬＤは、ハイスピードの
組合わ（combinatorial ）ロジック、システムコントロ
ーラおよびコンプレックスステートマシーン等のアプリ
ケーションに有用である。したがって、これらは例えば
異なったクロックを有するハイスピードのエレクトロニ
ックシステム間のコミュニケーションコントローラ等の
ステートマシーンコントローラに効果的に採用すること
が可能である。例えば、コンピュータシステムにおい
て、１またはそれ以上のコンベンショナルなＰＬＤを、
ＣＰＵとのコミュニケーションをコントロールするため
に、ビデオ、ＲＡＭ、コミュニケーションおよびペリフ
ェラルインターフェースサブシステム等の種々のシステ
ムとともに、採用することが可能である。実施例のＰＬ
Ｄを採用することにより、必要なＰＬＤを関連するプロ
グラマブルコントロールメモリとともに単一の半導体チ
ップやウエハにコスト的に有利に集積化することが容易
になる。ＰＬＤによって実行される複雑なロジックファ
ンクションのプログラムがユーザーによって容易に変更
することができるため（特にユーザープログラマブルメ
モリをコントロールインプット値を記憶するために用い
る場合）、オペレーションのフレキシビリティも増大す
る。
組合わ（combinatorial ）ロジック、システムコントロ
ーラおよびコンプレックスステートマシーン等のアプリ
ケーションに有用である。したがって、これらは例えば
異なったクロックを有するハイスピードのエレクトロニ
ックシステム間のコミュニケーションコントローラ等の
ステートマシーンコントローラに効果的に採用すること
が可能である。例えば、コンピュータシステムにおい
て、１またはそれ以上のコンベンショナルなＰＬＤを、
ＣＰＵとのコミュニケーションをコントロールするため
に、ビデオ、ＲＡＭ、コミュニケーションおよびペリフ
ェラルインターフェースサブシステム等の種々のシステ
ムとともに、採用することが可能である。実施例のＰＬ
Ｄを採用することにより、必要なＰＬＤを関連するプロ
グラマブルコントロールメモリとともに単一の半導体チ
ップやウエハにコスト的に有利に集積化することが容易
になる。ＰＬＤによって実行される複雑なロジックファ
ンクションのプログラムがユーザーによって容易に変更
することができるため（特にユーザープログラマブルメ
モリをコントロールインプット値を記憶するために用い
る場合）、オペレーションのフレキシビリティも増大す
る。
【０００７】
【実施例】以下、本発明の実施に適したＰＬＤデザイン
の基本的な構成の特徴を、１またはそれ以上のＰＬＤか
らの論理出力を利用して、ロジックネットワークにおけ
る広範かつ複雑な論理動作を実現することが可能な種々
の回路構成とともに説明する。しかしながら、本発明は
従来のプログラマブルデバイスを用いても具現化するこ
とは可能である。例えば、ＰＬＡを用いる場合には、Ａ
ＮＤゲートアレイによって論理入力信号の積を選択的に
形成し、この積をＯＲゲートアレイの入力とし、このＯ
Ｒゲートアレイによって上記積の和を形成してこれをＰ
ＬＡからの出力とする。あるいは、ＯＲゲートアレイに
よって論理入力信号の和を選択的に形成し、この和の積
をＰＬＡの出力としてもよい。上記ＡＮＤゲートアレイ
およびＯＲゲートアレイがプログラム可能であることは
従来より知られているであろう。また、ＡＮＤゲートア
レイおよびＯＲゲートアレイには従来より知られている
技術を採用できるであろう。和を積算することは、ＡＮ
ＤゲートとＯＲゲートの役割が逆になるという点でまた
別のテクニックである。
の基本的な構成の特徴を、１またはそれ以上のＰＬＤか
らの論理出力を利用して、ロジックネットワークにおけ
る広範かつ複雑な論理動作を実現することが可能な種々
の回路構成とともに説明する。しかしながら、本発明は
従来のプログラマブルデバイスを用いても具現化するこ
とは可能である。例えば、ＰＬＡを用いる場合には、Ａ
ＮＤゲートアレイによって論理入力信号の積を選択的に
形成し、この積をＯＲゲートアレイの入力とし、このＯ
Ｒゲートアレイによって上記積の和を形成してこれをＰ
ＬＡからの出力とする。あるいは、ＯＲゲートアレイに
よって論理入力信号の和を選択的に形成し、この和の積
をＰＬＡの出力としてもよい。上記ＡＮＤゲートアレイ
およびＯＲゲートアレイがプログラム可能であることは
従来より知られているであろう。また、ＡＮＤゲートア
レイおよびＯＲゲートアレイには従来より知られている
技術を採用できるであろう。和を積算することは、ＡＮ
ＤゲートとＯＲゲートの役割が逆になるという点でまた
別のテクニックである。
【０００８】種々の論理動作は、１またはそれ以上のプ
ログラマブルメモリに記憶されているプログラム可能な
信号に基いてコントロールされる。メモリは揮発性でも
不揮発性でもよく、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、ＲＡＭ等が適している。メモリのタイプに
よって、工場におけるマスクプログラミングによるもの
やユーザープログラミングによるもの等、その許容範囲
は広い。以下、説明を単純化するために、ＡＮＤゲート
およびＯＲゲートを用いた正論理の場合について説明す
るが、他の構成も可能であり、特にＣＭＯＳ技術によっ
てＰＬＤを形成するような場合には、ＮＯＲゲート、Ｎ
ＡＮＤゲートおよびインバータゲート等で構成すること
も可能である。したがって、ＡＮＤロジックおよびＯＲ
ロジックとも正論理および負論理で実施することは可能
である。
ログラマブルメモリに記憶されているプログラム可能な
信号に基いてコントロールされる。メモリは揮発性でも
不揮発性でもよく、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、ＲＡＭ等が適している。メモリのタイプに
よって、工場におけるマスクプログラミングによるもの
やユーザープログラミングによるもの等、その許容範囲
は広い。以下、説明を単純化するために、ＡＮＤゲート
およびＯＲゲートを用いた正論理の場合について説明す
るが、他の構成も可能であり、特にＣＭＯＳ技術によっ
てＰＬＤを形成するような場合には、ＮＯＲゲート、Ｎ
ＡＮＤゲートおよびインバータゲート等で構成すること
も可能である。したがって、ＡＮＤロジックおよびＯＲ
ロジックとも正論理および負論理で実施することは可能
である。
【０００９】図１〜１５において、図１および図２は好
適なＰＬＤデバイスのアウトラインを示したものであ
り、ＯＲゲートＯＧ１２〜ＯＧ１にはそれぞれ対応する
ＡＮＤゲートのサブグループＳＧＡ１２〜ＳＧＡ１から
の論理積が入力される。各サブグループは４個のアンド
ゲートＡＧで構成される（図２参照）。各サブグループ
において、全ＡＮＤゲートは最大１２の論理入力ペアＡ
０Ｂ０〜Ａ１１Ｂ１１に基くユーザープログラマブルイ
ンプットを受ける。ＡＮＤゲートのサブグループＳＧＡ
１２〜ＳＧＡ１のためのプログラマブルインプットは、
対応するプログラマブルロジックファンクションジェネ
レータ（ＰＬＦＧ）ＦＡＮＤ２４、ＦＡＮＤ２２、ＦＡ
ＮＤ２０、……、ＦＡＮＤ４、ＦＡＮＤ２のセットによ
って供給される。各セットは４個のＰＬＦＧからなり、
関連するサブグループＳＧＡにおける４個の対応するＡ
ＮＤゲートＡＧに入力を供給する。
適なＰＬＤデバイスのアウトラインを示したものであ
り、ＯＲゲートＯＧ１２〜ＯＧ１にはそれぞれ対応する
ＡＮＤゲートのサブグループＳＧＡ１２〜ＳＧＡ１から
の論理積が入力される。各サブグループは４個のアンド
ゲートＡＧで構成される（図２参照）。各サブグループ
において、全ＡＮＤゲートは最大１２の論理入力ペアＡ
０Ｂ０〜Ａ１１Ｂ１１に基くユーザープログラマブルイ
ンプットを受ける。ＡＮＤゲートのサブグループＳＧＡ
１２〜ＳＧＡ１のためのプログラマブルインプットは、
対応するプログラマブルロジックファンクションジェネ
レータ（ＰＬＦＧ）ＦＡＮＤ２４、ＦＡＮＤ２２、ＦＡ
ＮＤ２０、……、ＦＡＮＤ４、ＦＡＮＤ２のセットによ
って供給される。各セットは４個のＰＬＦＧからなり、
関連するサブグループＳＧＡにおける４個の対応するＡ
ＮＤゲートＡＧに入力を供給する。
【００１０】各ＰＬＦＧ ＦＡＮＤ２４は、１２の論理
入力ペアＡ０Ｂ０〜Ａ１１Ｂ１１に基いて、ＡＮＤゲ―
トサブグル―プＳＧＡ１２内のＡＮＤゲ―トＡＧにロジ
ックファンクションインプットを供給する。ＰＬＦＧ
ＦＡＮＤ２２は、１１の論理入力ペアＡ１Ｂ１〜Ａ１１
Ｂ１１に基いて、ＡＮＤゲ―トサブグル―プＳＧＡ１１
にロジックファンクションインプットを供給する。ＰＬ
ＦＧ ＦＡＮＤ２０は、論理入力ペアＡ２Ｂ２〜Ａ１１
Ｂ１１に基いて、ＡＮＤゲ―トサブグル―プＳＧＡ１１
にロジックファンクションインプットを供給する。以下
同様にして、その他のＡＮＤゲ―トサブグル―プにロジ
ックファンクションインプットを供給するための論理入
力ペアの個数は順次減少する。したがって、ＰＬＦＧ
ＦＡＮＤ４およびＦＡＮＤ２は、それぞれ２個の論理入
力ペアＡ１０Ｂ１０およびＡ１１Ｂ１１並びに１個の論
理入力ペアＡ１１Ｂ１１に基いて、それぞれＡＮＤゲ―
トサブグル―プＳＧＡ２およびＳＧＡ１にロジックファ
ンクションインプットを供給する。
入力ペアＡ０Ｂ０〜Ａ１１Ｂ１１に基いて、ＡＮＤゲ―
トサブグル―プＳＧＡ１２内のＡＮＤゲ―トＡＧにロジ
ックファンクションインプットを供給する。ＰＬＦＧ
ＦＡＮＤ２２は、１１の論理入力ペアＡ１Ｂ１〜Ａ１１
Ｂ１１に基いて、ＡＮＤゲ―トサブグル―プＳＧＡ１１
にロジックファンクションインプットを供給する。ＰＬ
ＦＧ ＦＡＮＤ２０は、論理入力ペアＡ２Ｂ２〜Ａ１１
Ｂ１１に基いて、ＡＮＤゲ―トサブグル―プＳＧＡ１１
にロジックファンクションインプットを供給する。以下
同様にして、その他のＡＮＤゲ―トサブグル―プにロジ
ックファンクションインプットを供給するための論理入
力ペアの個数は順次減少する。したがって、ＰＬＦＧ
ＦＡＮＤ４およびＦＡＮＤ２は、それぞれ２個の論理入
力ペアＡ１０Ｂ１０およびＡ１１Ｂ１１並びに１個の論
理入力ペアＡ１１Ｂ１１に基いて、それぞれＡＮＤゲ―
トサブグル―プＳＧＡ２およびＳＧＡ１にロジックファ
ンクションインプットを供給する。
【００１１】このように、ＰＬＦＧ ＦＡＮＤ２からＦ
ＡＮＤ２４に向かってインプット数（概念的にはインプ
ット幅）が増加してゆく。なお、説明上の便宜から、Ｐ
ＬＦＧ ＦＡＮＤは、時と場合に応じて、同一幅あるい
は異なった幅（より狭いあるいはより広い）を有するも
のとする。
ＡＮＤ２４に向かってインプット数（概念的にはインプ
ット幅）が増加してゆく。なお、説明上の便宜から、Ｐ
ＬＦＧ ＦＡＮＤは、時と場合に応じて、同一幅あるい
は異なった幅（より狭いあるいはより広い）を有するも
のとする。
【００１２】図１に示されるように、ＰＬＤアレイは、
半導体チップ上で近似的に直角三角形の形状にレイアウ
トすることができる。ＯＲゲートＯＧ１〜ＯＧ１２は直
角の一辺のうちＡＮＤゲートサブグループＳＧＡ１〜Ｓ
ＧＡ１２側に位置させることができ、ＰＬＤアレイが占
める領域は直角三角形の他の二辺で仕切ることができ
る。あるいは、ＯＲゲートはＡＮＤゲートサブグループ
における任意の位置に配置することができる。後述する
ように、このような三角形配置により、ＰＬＤをチップ
内で効率的に配置することができる。
半導体チップ上で近似的に直角三角形の形状にレイアウ
トすることができる。ＯＲゲートＯＧ１〜ＯＧ１２は直
角の一辺のうちＡＮＤゲートサブグループＳＧＡ１〜Ｓ
ＧＡ１２側に位置させることができ、ＰＬＤアレイが占
める領域は直角三角形の他の二辺で仕切ることができ
る。あるいは、ＯＲゲートはＡＮＤゲートサブグループ
における任意の位置に配置することができる。後述する
ように、このような三角形配置により、ＰＬＤをチップ
内で効率的に配置することができる。
【００１３】各セットにおける４個のＰＬＦＧをサブグ
ル―プＳＧＡの４個のＡＮＤゲ―トＳＧに入力を供給す
るために用いることは本質的なことではなく、デザイン
上の便宜によるものである。また、各セットにおいてＰ
ＬＦＧの数を同一にする必要はなく、１、２、３、４個
あるいはそれ以上でもよい。さらに、ＰＬＦＧを三角形
状に配置することは、有利な場合が多いが、本質的なこ
とではなく、他の方法や手法で構成してもよい。さら
に、いくつかのＰＬＦＧセットでグル―プを構成し、各
グル―プ内のＰＬＦＧセットがすべて同一の論理入力ペ
アを受け入れるようにしてもよい。
ル―プＳＧＡの４個のＡＮＤゲ―トＳＧに入力を供給す
るために用いることは本質的なことではなく、デザイン
上の便宜によるものである。また、各セットにおいてＰ
ＬＦＧの数を同一にする必要はなく、１、２、３、４個
あるいはそれ以上でもよい。さらに、ＰＬＦＧを三角形
状に配置することは、有利な場合が多いが、本質的なこ
とではなく、他の方法や手法で構成してもよい。さら
に、いくつかのＰＬＦＧセットでグル―プを構成し、各
グル―プ内のＰＬＦＧセットがすべて同一の論理入力ペ
アを受け入れるようにしてもよい。
【００１４】図４〜１５はＰＬＦＧ ＦＡＮＤ２４……
ＦＡＮＤ２の構成および機能を示した例であり、それぞ
れ１またはそれ以上のプログラマブルセルからなり、そ
のデザインは図３に示されている。プログラマブルセル
ＰＣ２は４個のＡＮＤゲ―トＣＡ０〜ＣＡ３を有し、そ
の出力はＯＲゲ―トＣ０の入力に接続されており、この
ＯＲゲ―トはセルのロジックファンクションアウトプッ
トＦ（Ａ、Ｂ）となっている。セルは、ＡＮＤゲ―トＣ
Ａ０〜ＣＡ３の一方の入力に接続される４個のコラムラ
インＣＬ０〜ＣＬ３および、ＡＮＤゲ―トＣＡ０〜ＣＡ
３の他方の入力に接続される４個のロウラインＲＬ０〜
ＲＬ３を有している。インプットジェネレ―タＩＧは、
論理信号入力ペアＡおよびＢを入力し、Ａ＆Ｂ、Ａ* ＆
Ｂ、Ａ*&B* 、Ａ＆Ｂ* を生成する。これらの論理信号
はそれぞれコラムラインＣＬ０〜ＣＬ３に加えられ、入
力信号Ｅ００、Ｅ１０、Ｅ１１、Ｅ０１はそれぞれロウ
ラインＲＬ０〜ＲＬ３に加えられる。好ましくは、ロウ
ラインは信号Ｅ００〜Ｅ１０が記憶されているユ―ザ―
プログラマブルな揮発性または不揮発性メモリＭＥＭの
出力に接続される。このように、信号Ｅ００〜Ｅ０１に
基くプログラマブルセルのＯＲゲ―トから生成される信
号Ｆ（Ａ、Ｂ）は、論理入力の組み合せＡ、Ｂに対する
応答Ｆ（Ａ、Ｂ）を決定するものである。これは可変の
論理入力Ａ、Ｂの１６通りのロジックファンクションを
達成するものである。説明を容易にするため、このプロ
グラマブルセルを以後ＰＣ２とし、このＰＣ２の出力は
完全にデコードされた論理入力ペアによって決定される
ものとする。プログラマブルセルＰＣ２とインプットジ
ェネレータＩＧの組合わせをユニバーサルブーリアンフ
ァンクションジェネレータまたは“ＵＢＦＧ”とする。
メモリイＭＥＭはＰＬＤのすべてのＰＬＦＧにおけるプ
ログラマブルセルに対する入力Ｅ００〜Ｅ１１へ供給す
る信号を記憶するのに十分な容量を有している。ＭＥＭ
はシグナルＥ００……Ｅ１１の２以上のコレクションか
らなり、これらは外部で生成されるシェアドコントロー
ル（割当制御）によって選択可能である。
ＦＡＮＤ２の構成および機能を示した例であり、それぞ
れ１またはそれ以上のプログラマブルセルからなり、そ
のデザインは図３に示されている。プログラマブルセル
ＰＣ２は４個のＡＮＤゲ―トＣＡ０〜ＣＡ３を有し、そ
の出力はＯＲゲ―トＣ０の入力に接続されており、この
ＯＲゲ―トはセルのロジックファンクションアウトプッ
トＦ（Ａ、Ｂ）となっている。セルは、ＡＮＤゲ―トＣ
Ａ０〜ＣＡ３の一方の入力に接続される４個のコラムラ
インＣＬ０〜ＣＬ３および、ＡＮＤゲ―トＣＡ０〜ＣＡ
３の他方の入力に接続される４個のロウラインＲＬ０〜
ＲＬ３を有している。インプットジェネレ―タＩＧは、
論理信号入力ペアＡおよびＢを入力し、Ａ＆Ｂ、Ａ* ＆
Ｂ、Ａ*&B* 、Ａ＆Ｂ* を生成する。これらの論理信号
はそれぞれコラムラインＣＬ０〜ＣＬ３に加えられ、入
力信号Ｅ００、Ｅ１０、Ｅ１１、Ｅ０１はそれぞれロウ
ラインＲＬ０〜ＲＬ３に加えられる。好ましくは、ロウ
ラインは信号Ｅ００〜Ｅ１０が記憶されているユ―ザ―
プログラマブルな揮発性または不揮発性メモリＭＥＭの
出力に接続される。このように、信号Ｅ００〜Ｅ０１に
基くプログラマブルセルのＯＲゲ―トから生成される信
号Ｆ（Ａ、Ｂ）は、論理入力の組み合せＡ、Ｂに対する
応答Ｆ（Ａ、Ｂ）を決定するものである。これは可変の
論理入力Ａ、Ｂの１６通りのロジックファンクションを
達成するものである。説明を容易にするため、このプロ
グラマブルセルを以後ＰＣ２とし、このＰＣ２の出力は
完全にデコードされた論理入力ペアによって決定される
ものとする。プログラマブルセルＰＣ２とインプットジ
ェネレータＩＧの組合わせをユニバーサルブーリアンフ
ァンクションジェネレータまたは“ＵＢＦＧ”とする。
メモリイＭＥＭはＰＬＤのすべてのＰＬＦＧにおけるプ
ログラマブルセルに対する入力Ｅ００〜Ｅ１１へ供給す
る信号を記憶するのに十分な容量を有している。ＭＥＭ
はシグナルＥ００……Ｅ１１の２以上のコレクションか
らなり、これらは外部で生成されるシェアドコントロー
ル（割当制御）によって選択可能である。
【００１５】図４〜１５は、ロジックファンクションア
ウトプットＦ２〜Ｆ２４を生じさせるためのプログラマ
ブルセルＰＣ２の種々の組み合せによるＰＬＦＧ ＦＡ
ＮＤ２〜ＦＡＮＤ２４を示したものである。ＰＣ２の数
ＰＬＦＧに供給される論理入力ペアＡ０Ｂ０〜Ａ１１Ｂ
１１（便宜上ＡＢ０〜ＡＢ１１とする。）の数にしたが
って増加している。したがって、図４に示したＰＬＦＧ
ＦＡＮＤ２では１個の論理入力ペアＡＢ１１により出
力が生じ、ＰＬＦＧ ＦＡＮＤ２４では１２個の論理入
力ペアＡＢ０〜ＡＢ１１により出力が生じる。
ウトプットＦ２〜Ｆ２４を生じさせるためのプログラマ
ブルセルＰＣ２の種々の組み合せによるＰＬＦＧ ＦＡ
ＮＤ２〜ＦＡＮＤ２４を示したものである。ＰＣ２の数
ＰＬＦＧに供給される論理入力ペアＡ０Ｂ０〜Ａ１１Ｂ
１１（便宜上ＡＢ０〜ＡＢ１１とする。）の数にしたが
って増加している。したがって、図４に示したＰＬＦＧ
ＦＡＮＤ２では１個の論理入力ペアＡＢ１１により出
力が生じ、ＰＬＦＧ ＦＡＮＤ２４では１２個の論理入
力ペアＡＢ０〜ＡＢ１１により出力が生じる。
【００１６】図４〜７は、ＰＬＦＧ ＦＡＮＤ２〜ＦＡ
ＮＤ８を示したものであり、これらはそれぞれ１、２、
３および４個のプログラマブルセルＰＣ２からの出力を
入力するＡＮＤゲ―トＬＣを有し、それぞれアウトプッ
トロジックファンクションＦ２、Ｆ４、Ｆ６およびＦ８
を生じる。各ＡＮＤゲ―トＬＣは４入力を有し、プログ
ラマブルセルＰＣ２に接続されていない入力は論理レベ
ル“１”に固定されている。ＰＬＦＧ ＦＡＮＤ２〜Ｆ
ＡＮＤ８のプログラマブルセルＰＣ２は、それぞれのイ
ンプットジェネレ―タＩＧから、 ＦＡＮＤ２ １ １ １ ＡＢ１１ ＦＡＮＤ４ １ １ ＡＢ１０ ＡＢ１１ ＦＡＮＤ６ １ ＡＢ９ ＡＢ１０ ＡＢ１１ ＦＡＮＤ８ ＡＢ８ ＡＢ９ ＡＢ１０ ＡＢ１１ とういように論理ペア入力を入力する。
ＮＤ８を示したものであり、これらはそれぞれ１、２、
３および４個のプログラマブルセルＰＣ２からの出力を
入力するＡＮＤゲ―トＬＣを有し、それぞれアウトプッ
トロジックファンクションＦ２、Ｆ４、Ｆ６およびＦ８
を生じる。各ＡＮＤゲ―トＬＣは４入力を有し、プログ
ラマブルセルＰＣ２に接続されていない入力は論理レベ
ル“１”に固定されている。ＰＬＦＧ ＦＡＮＤ２〜Ｆ
ＡＮＤ８のプログラマブルセルＰＣ２は、それぞれのイ
ンプットジェネレ―タＩＧから、 ＦＡＮＤ２ １ １ １ ＡＢ１１ ＦＡＮＤ４ １ １ ＡＢ１０ ＡＢ１１ ＦＡＮＤ６ １ ＡＢ９ ＡＢ１０ ＡＢ１１ ＦＡＮＤ８ ＡＢ８ ＡＢ９ ＡＢ１０ ＡＢ１１ とういように論理ペア入力を入力する。
【００１７】各プログラマブルセルの出力が直接アウト
プットゲ―トＬＣに入力されていると、ＰＬＦＧの論理
入力ペアの数の増加に伴いゲ―トＬＣが構造的に複雑に
なることがわかる。例えば、ＰＬＦＧ ＦＡＮＤ２４で
はアウトプットＡＮＤゲ―トに１２の入力が必要とな
る。ＰＬＦＧ ＦＡＮＤ１０〜ＦＡＮＤ２４のアウトプ
ットＡＮＤゲ―トＬＣが必要とする入力数を制限するた
め、いくつかまたはすべてのインプットは、ロジックイ
ンプットペアを適当に変更して、ＦＡＮＤ２〜ＦＡＮＤ
８にしたがって構成される選択されたＰＬＦＧから得ら
れる。このようにすれば、図８〜１５に示すように、Ｐ
ＬＦＧ ＦＡＮＤ１０〜ＦＡＮＤ２４のアウトプットＡ
ＮＤゲ―トＬＣを３入力にすることができる。例えば、
ＰＬＦＧＦＡＮＤ２０では、図１３に示すように、ＦＡ
ＮＤ８の構造（図７参照）を有する２個のＰＬＦＧにそ
れぞれ論理入力ペアＡＢ８〜１１およびＡＢ４〜７を入
力させるとともに、ＦＡＮＤ４の構造（図５参照）を有
するＰＬＦＧに論理入力ペアＡＢ２〜３を入力させる。
このようにすることは、ロジック上必要というよりは、
むしろＣＭＯＳ等の半導体テックノロジ―を容易にする
ことになる。
プットゲ―トＬＣに入力されていると、ＰＬＦＧの論理
入力ペアの数の増加に伴いゲ―トＬＣが構造的に複雑に
なることがわかる。例えば、ＰＬＦＧ ＦＡＮＤ２４で
はアウトプットＡＮＤゲ―トに１２の入力が必要とな
る。ＰＬＦＧ ＦＡＮＤ１０〜ＦＡＮＤ２４のアウトプ
ットＡＮＤゲ―トＬＣが必要とする入力数を制限するた
め、いくつかまたはすべてのインプットは、ロジックイ
ンプットペアを適当に変更して、ＦＡＮＤ２〜ＦＡＮＤ
８にしたがって構成される選択されたＰＬＦＧから得ら
れる。このようにすれば、図８〜１５に示すように、Ｐ
ＬＦＧ ＦＡＮＤ１０〜ＦＡＮＤ２４のアウトプットＡ
ＮＤゲ―トＬＣを３入力にすることができる。例えば、
ＰＬＦＧＦＡＮＤ２０では、図１３に示すように、ＦＡ
ＮＤ８の構造（図７参照）を有する２個のＰＬＦＧにそ
れぞれ論理入力ペアＡＢ８〜１１およびＡＢ４〜７を入
力させるとともに、ＦＡＮＤ４の構造（図５参照）を有
するＰＬＦＧに論理入力ペアＡＢ２〜３を入力させる。
このようにすることは、ロジック上必要というよりは、
むしろＣＭＯＳ等の半導体テックノロジ―を容易にする
ことになる。
【００１８】上記プログラマブルロジックデバイスの構
成は模範的なものを示したものである。ＰＬＦＧの行
（ｒｏｗ）数および論理入力ペア数は上記のものよりも
多くても少なくてもよい。また、各行（ｒｏｗ）内のＰ
ＬＦＧの数も４よりも多くても少なくてもよい。ＰＬＦ
Ｇ ＦＡＮＤ１０〜ＦＡＮＤ２４をＦＡＮＤ２〜ＦＡＮ
Ｄ８で構成する場合、上記のものに限るものではなく、
その他の組み合せも用いてもよい。また、アウトプット
ＡＮＤゲ―トＬＣの入力数も設計上の問題である。さら
に、各ＡＮＤゲ―トサブグル―プＳＧＡ１２〜ＳＧＡ１
におけるＡＮＤゲ―トは便宜上４入力としたが、入力数
をこれよりも多くしても少なくしてもよい。また、ＰＣ
２のように２入力のファンクションジェネレ―タを用い
る代りに、１、２、３入力あるいはそれ以上のものを用
いてもよい。
成は模範的なものを示したものである。ＰＬＦＧの行
（ｒｏｗ）数および論理入力ペア数は上記のものよりも
多くても少なくてもよい。また、各行（ｒｏｗ）内のＰ
ＬＦＧの数も４よりも多くても少なくてもよい。ＰＬＦ
Ｇ ＦＡＮＤ１０〜ＦＡＮＤ２４をＦＡＮＤ２〜ＦＡＮ
Ｄ８で構成する場合、上記のものに限るものではなく、
その他の組み合せも用いてもよい。また、アウトプット
ＡＮＤゲ―トＬＣの入力数も設計上の問題である。さら
に、各ＡＮＤゲ―トサブグル―プＳＧＡ１２〜ＳＧＡ１
におけるＡＮＤゲ―トは便宜上４入力としたが、入力数
をこれよりも多くしても少なくしてもよい。また、ＰＣ
２のように２入力のファンクションジェネレ―タを用い
る代りに、１、２、３入力あるいはそれ以上のものを用
いてもよい。
【００１９】上述のＰＬＤは複雑なロジックファンクシ
ョンにおいて非常に有用である。なぜならば、各あるい
はすべてのプログラマブルセルＰＣ２によって達成する
ことのできる基本的な論理入力ペアは、各プログラマブ
ルセルのコントロ―ル入力Ｅ００、Ｅ１０、Ｅ１１、Ｅ
０１によって各々独立にユ―ザ―プログラム可能だから
である。すでに述べたように、すべてのＰＬＦＧのプロ
グラマブルセルに対するこれらのコントロ―ル入力は、
共通のユ―ザ―プログラマブルな揮発性あるいは不揮発
性メモリに記憶することが可能である。記憶は比較的少
ない数の信号によって制御できるため、半導体チップ上
の非常に狭い領域でよい。コントロール入力Ｅ'sの多数
のコレクションは各ＰＣ２毎に記憶される。ＰＣ２を制
御するコレクションンの選択は少数のグロ―バル信号に
よって行なわれる。
ョンにおいて非常に有用である。なぜならば、各あるい
はすべてのプログラマブルセルＰＣ２によって達成する
ことのできる基本的な論理入力ペアは、各プログラマブ
ルセルのコントロ―ル入力Ｅ００、Ｅ１０、Ｅ１１、Ｅ
０１によって各々独立にユ―ザ―プログラム可能だから
である。すでに述べたように、すべてのＰＬＦＧのプロ
グラマブルセルに対するこれらのコントロ―ル入力は、
共通のユ―ザ―プログラマブルな揮発性あるいは不揮発
性メモリに記憶することが可能である。記憶は比較的少
ない数の信号によって制御できるため、半導体チップ上
の非常に狭い領域でよい。コントロール入力Ｅ'sの多数
のコレクションは各ＰＣ２毎に記憶される。ＰＣ２を制
御するコレクションンの選択は少数のグロ―バル信号に
よって行なわれる。
【００２０】上記２入力のプログラマブルセルＰＣ２を
プログラマブルＡＮＤロジックゲ―トにおけるプログラ
マブルロジックファンクションジェネレ―タとして用い
ることは、従来用いられていたプログラマブルロジック
デバイスにおけるＡＮＤゲ―トアレイと比較して非常に
有利である。例えば、従来のプログラマブルロジックデ
バイスは、２入力Ａ、Ｂのロジックファンクションとし
て、０、１、Ａ、Ｂ、Ａ* 、Ｂ* 、Ａ＆Ｂ、Ａ* ＆Ｂ、
Ａ＆Ｂ* 、Ａ* ＆Ｂ* をサポ―トしていた。しかし、Ｐ
ＬＤにおけるプログラマブルセルＰＣ２のＯＧを採用す
ることにより、これらに加えて、Ａ＆Ｂ* or Ａ* ＆Ｂ
（ＸＯＲ）、Ａ＆Ｂ or Ａ* ＆Ｂ* （ＸＮＯＲ）、Ａ o
r Ｂ、Ａor Ｂ* 、Ａ* or Ｂ、Ａ* or Ｂ* をサポ―
トすることが可能である。
プログラマブルＡＮＤロジックゲ―トにおけるプログラ
マブルロジックファンクションジェネレ―タとして用い
ることは、従来用いられていたプログラマブルロジック
デバイスにおけるＡＮＤゲ―トアレイと比較して非常に
有利である。例えば、従来のプログラマブルロジックデ
バイスは、２入力Ａ、Ｂのロジックファンクションとし
て、０、１、Ａ、Ｂ、Ａ* 、Ｂ* 、Ａ＆Ｂ、Ａ* ＆Ｂ、
Ａ＆Ｂ* 、Ａ* ＆Ｂ* をサポ―トしていた。しかし、Ｐ
ＬＤにおけるプログラマブルセルＰＣ２のＯＧを採用す
ることにより、これらに加えて、Ａ＆Ｂ* or Ａ* ＆Ｂ
（ＸＯＲ）、Ａ＆Ｂ or Ａ* ＆Ｂ* （ＸＮＯＲ）、Ａ o
r Ｂ、Ａor Ｂ* 、Ａ* or Ｂ、Ａ* or Ｂ* をサポ―
トすることが可能である。
【００２１】２個の３ビット論理値に対して、本発明を
具現化したＰＬＤおよび上記ＰＣ２セルを採用した場合
と従来のＰＬＤを採用した場合とを比較することによ
り、本発明の優位性が認識される。従来のデバイスで
は、比較される値どうしの同一性を決定するために、８
通りの異なった比較を行なう必要がある。これに対し
て、本発明の実施例におけるＰＣ２セルを用いた場合に
は、 Ｅｑ＝（Ａ３ XNOR Ｂ３）＆（Ａ２ XNOR Ｂ２）＆（Ａ
１ XNOR Ｂ１） として、１個のＰＬＦＧにおいて３個のＰＣ２セルを用
いて同一性を決定することができる。
具現化したＰＬＤおよび上記ＰＣ２セルを採用した場合
と従来のＰＬＤを採用した場合とを比較することによ
り、本発明の優位性が認識される。従来のデバイスで
は、比較される値どうしの同一性を決定するために、８
通りの異なった比較を行なう必要がある。これに対し
て、本発明の実施例におけるＰＣ２セルを用いた場合に
は、 Ｅｑ＝（Ａ３ XNOR Ｂ３）＆（Ａ２ XNOR Ｂ２）＆（Ａ
１ XNOR Ｂ１） として、１個のＰＬＦＧにおいて３個のＰＣ２セルを用
いて同一性を決定することができる。
【００２２】このように本発明では、従来のプログラマ
ブルロジックデバイスに比べて、ＡＮＤゲ―トアレイの
ＡＮＤゲ―ト数をより少なくして、ＰＬＤを構成するこ
とができる。また、このことにより、複雑なファンクシ
ョンの実行を高速で行なうことが可能となる。
ブルロジックデバイスに比べて、ＡＮＤゲ―トアレイの
ＡＮＤゲ―ト数をより少なくして、ＰＬＤを構成するこ
とができる。また、このことにより、複雑なファンクシ
ョンの実行を高速で行なうことが可能となる。
【００２３】前述したＰＬＤアレイの三角形状配置によ
り、多数のアレイブロックをチップ領域の有効利用を向
上させるように半導体チップ上に配置および集積化する
ことが可能となり、多数の従来のＰＬＤを必要とするア
プリケーションに対してコスト的に有利なシングルチッ
プによる解決が可能となる。例えば、図１６に示すよう
に、三角形状のＰＬＤアレイ対ＰＬＤＡおよびＰＬＤＢ
を長方形ブロックに配置することができる。また、図１
６に示すように、ＰＬＦＧの差込み構造を有するＰＬＤ
Ａ、ＰＬＤＢおよびＰＬＤＣを用いて長方形アレイを構
成することことも可能である。さらに、図１７に示すよ
うに、三角形アレイのレイアウトにより、六角形あるい
は台形（半六角形）ブロックを構成することもできる。
図１７には、本発明におけるその他種々の角形アレイ配
置の例を示している。このように、本発明の実施例によ
れば、すべてのＰＬＤにおけるＰＬＦＧのユ―ザ―プロ
グラマブルインプットＥ００〜Ｅ１１を適当に同一半導
体チップ上の揮発性または不揮発性メモリに記憶するこ
とにより、多くのＰＬＤアレイをウエハスケ―ルで集積
化することが可能となる。したがって、システムレベル
のチップインテグレ―ションを容易にするばかりか、い
くつかまたはすべてのＰＬＤによってなされるロジック
ファンクションの修正が、ＰＬＦＧのコントロ―ルイン
プットをユ―ザ―プログラムすることにより容易に実現
できる。このようなユ―ザ―プログラムは、コントロ―
ルインプット値をオンチップのプログラマブルメモリに
記憶することにより、特に容易なものとなる。
り、多数のアレイブロックをチップ領域の有効利用を向
上させるように半導体チップ上に配置および集積化する
ことが可能となり、多数の従来のＰＬＤを必要とするア
プリケーションに対してコスト的に有利なシングルチッ
プによる解決が可能となる。例えば、図１６に示すよう
に、三角形状のＰＬＤアレイ対ＰＬＤＡおよびＰＬＤＢ
を長方形ブロックに配置することができる。また、図１
６に示すように、ＰＬＦＧの差込み構造を有するＰＬＤ
Ａ、ＰＬＤＢおよびＰＬＤＣを用いて長方形アレイを構
成することことも可能である。さらに、図１７に示すよ
うに、三角形アレイのレイアウトにより、六角形あるい
は台形（半六角形）ブロックを構成することもできる。
図１７には、本発明におけるその他種々の角形アレイ配
置の例を示している。このように、本発明の実施例によ
れば、すべてのＰＬＤにおけるＰＬＦＧのユ―ザ―プロ
グラマブルインプットＥ００〜Ｅ１１を適当に同一半導
体チップ上の揮発性または不揮発性メモリに記憶するこ
とにより、多くのＰＬＤアレイをウエハスケ―ルで集積
化することが可能となる。したがって、システムレベル
のチップインテグレ―ションを容易にするばかりか、い
くつかまたはすべてのＰＬＤによってなされるロジック
ファンクションの修正が、ＰＬＦＧのコントロ―ルイン
プットをユ―ザ―プログラムすることにより容易に実現
できる。このようなユ―ザ―プログラムは、コントロ―
ルインプット値をオンチップのプログラマブルメモリに
記憶することにより、特に容易なものとなる。
【００２４】図１〜１５を参照して説明したＰＬＤアレ
イ対の相互接続について、より複雑な機能を得るための
例を図１８〜２３を参照して説明する。
イ対の相互接続について、より複雑な機能を得るための
例を図１８〜２３を参照して説明する。
【００２５】図１８は二つのプログラマブルロジックデ
バイスＰＬＤ１およびＰＬＤ２の相互接続を示したもの
である。各プログラマブルロジックデバイスＰＬＤ１お
よびＰＬＤ２はそれぞれ、７セットのプログラマブルロ
ジックファンクションジェネレ―タＦＡＮＤ１２〜ＦＡ
ＮＤ２４を有しており、図１〜１５に示したような三角
形状アレイとなっているが、図形上の便宜からＯＲゲ―
トＯＧ６〜ＯＧ１２は直角三角形の斜辺に沿って配置さ
れている。論理入力対Ａ０、Ｂ０、……、Ａ１１、Ｂ１
１はプログラマブルロジックデバイスＰＬＤ１に供給さ
れ、論理入力対Ｃ０、Ｄ０、……、Ｃ１１、Ｄ１１はプ
ログラマブルロジックデバイスＰＬＤ１に供給されてい
る。二つの三角形の一方は斜辺を反転させて他の三角形
の斜辺と間隔をあけて向かい合っている。ロジックコン
ビネ―ションネットワ―クＬＣＮは、全体として長方形
状が得られるように、両者にはさまれた位置に置かれて
いる。ロジックコンビネ―ションネットワ―クＬＣＮ１
００、ＬＣＮ２００、ＬＣＮ４００およびＬＣＮ５００
は、ＰＬＤ１およびＰＬＤ２双方から１またはそれ以上
の入力を受けているが、ロジックコンビネ―ションネッ
トワ―クＬＣＮ３００はＰＬＤ１またはＰＬＤ２のいず
れか一方から入力を受けている。ネットワ―クＬＣＮへ
の入力は、選択されたＯＲゲ―トＯＧＸの出力やＰＬＤ
１およびＰＬＤ２におけるＡＮＤゲ―トグル―プＳＧＸ
からＯＲゲ―トＯＧＸへの入力の他、ＡＮＤゲ―トグル
―プＳＧＡからのものでもよい。ロジックコンビネ―シ
ョンネットワ―クＬＣＮへはＯＲゲ―トＯＧやＡＮＤゲ
―トグル―プＳＧから入力がされるが、ＰＬＤ１とＰＬ
Ｄ２のＦＡＮＤグル―プは異なった長さでもよいし（例
えば、ＬＣＮ１００がＰＬＤ１およびＰＬＤ２それぞれ
のＯＲゲ―トＯＧ１２から入力を受ける。）同一の長さ
でもよい（例えば、ＬＣＮ４００がＰＬＤ１およびＰＬ
Ｄ２それぞれのＰＬＦＧ ＦＡＮＤ１８のＡＮＤゲ―ト
ＬＣから入力を受ける。）。
バイスＰＬＤ１およびＰＬＤ２の相互接続を示したもの
である。各プログラマブルロジックデバイスＰＬＤ１お
よびＰＬＤ２はそれぞれ、７セットのプログラマブルロ
ジックファンクションジェネレ―タＦＡＮＤ１２〜ＦＡ
ＮＤ２４を有しており、図１〜１５に示したような三角
形状アレイとなっているが、図形上の便宜からＯＲゲ―
トＯＧ６〜ＯＧ１２は直角三角形の斜辺に沿って配置さ
れている。論理入力対Ａ０、Ｂ０、……、Ａ１１、Ｂ１
１はプログラマブルロジックデバイスＰＬＤ１に供給さ
れ、論理入力対Ｃ０、Ｄ０、……、Ｃ１１、Ｄ１１はプ
ログラマブルロジックデバイスＰＬＤ１に供給されてい
る。二つの三角形の一方は斜辺を反転させて他の三角形
の斜辺と間隔をあけて向かい合っている。ロジックコン
ビネ―ションネットワ―クＬＣＮは、全体として長方形
状が得られるように、両者にはさまれた位置に置かれて
いる。ロジックコンビネ―ションネットワ―クＬＣＮ１
００、ＬＣＮ２００、ＬＣＮ４００およびＬＣＮ５００
は、ＰＬＤ１およびＰＬＤ２双方から１またはそれ以上
の入力を受けているが、ロジックコンビネ―ションネッ
トワ―クＬＣＮ３００はＰＬＤ１またはＰＬＤ２のいず
れか一方から入力を受けている。ネットワ―クＬＣＮへ
の入力は、選択されたＯＲゲ―トＯＧＸの出力やＰＬＤ
１およびＰＬＤ２におけるＡＮＤゲ―トグル―プＳＧＸ
からＯＲゲ―トＯＧＸへの入力の他、ＡＮＤゲ―トグル
―プＳＧＡからのものでもよい。ロジックコンビネ―シ
ョンネットワ―クＬＣＮへはＯＲゲ―トＯＧやＡＮＤゲ
―トグル―プＳＧから入力がされるが、ＰＬＤ１とＰＬ
Ｄ２のＦＡＮＤグル―プは異なった長さでもよいし（例
えば、ＬＣＮ１００がＰＬＤ１およびＰＬＤ２それぞれ
のＯＲゲ―トＯＧ１２から入力を受ける。）同一の長さ
でもよい（例えば、ＬＣＮ４００がＰＬＤ１およびＰＬ
Ｄ２それぞれのＰＬＦＧ ＦＡＮＤ１８のＡＮＤゲ―ト
ＬＣから入力を受ける。）。
【００２６】ネットワ―クＬＣＮ３００はＰＬＤ１また
はＰＬＤ２における２またはそれ以上のＯＲゲ―トＯＧ
から入力を受けてもよく（例えば、一のＬＣＮ３００が
ＰＬＤ１のＯＲゲ―トＯＧ１０およびＯＧ１１からの入
力を受け、他のＬＣＮがＰＬＤ２のＯＲゲ―トＯＧ８お
よびＯＧ９からの入力を受ける。）、これらの入力は２
以外の多数のグル―プにしてもよい。これらのことは、
プログラマブルロジックデバイスＰＬＤ１およびＰＬＤ
２の個々のＯＲゲ―トからの出力ＭおよびＮに限らず、
ＰＬＤ１およびＰＬＤ２のいずれか一方または双方から
のロジック信号に基く各ロジックコンビネ―ションネッ
トワ―クＬＣＮからの１またはそれ以上の出力Ｏおよび
／またはＰに適用してもよい。ロジックコンビネ―ショ
ンネットワ―クＬＣＮからの出力Ｏ、Ｐは、外部に対し
て用いられる他、ＰＬＤ１およびＰＬＤ２の一方または
双方への入力に対するフィ―ドバックとしても用いるこ
とが可能である（例えば、ロジックＡ、Ｂおよび／また
はＣ、Ｄの入力セットの構成要素として）。
はＰＬＤ２における２またはそれ以上のＯＲゲ―トＯＧ
から入力を受けてもよく（例えば、一のＬＣＮ３００が
ＰＬＤ１のＯＲゲ―トＯＧ１０およびＯＧ１１からの入
力を受け、他のＬＣＮがＰＬＤ２のＯＲゲ―トＯＧ８お
よびＯＧ９からの入力を受ける。）、これらの入力は２
以外の多数のグル―プにしてもよい。これらのことは、
プログラマブルロジックデバイスＰＬＤ１およびＰＬＤ
２の個々のＯＲゲ―トからの出力ＭおよびＮに限らず、
ＰＬＤ１およびＰＬＤ２のいずれか一方または双方から
のロジック信号に基く各ロジックコンビネ―ションネッ
トワ―クＬＣＮからの１またはそれ以上の出力Ｏおよび
／またはＰに適用してもよい。ロジックコンビネ―ショ
ンネットワ―クＬＣＮからの出力Ｏ、Ｐは、外部に対し
て用いられる他、ＰＬＤ１およびＰＬＤ２の一方または
双方への入力に対するフィ―ドバックとしても用いるこ
とが可能である（例えば、ロジックＡ、Ｂおよび／また
はＣ、Ｄの入力セットの構成要素として）。
【００２７】図１９〜２３は、種々のロジックコントロ
―ルネットワ―クＬＣＮおよびそれらのプログラマブル
ロジックデバイスＰＬＤ１およびＰＬＤ２に対する接続
を示したものである。図２０〜２３における各コントロ
―ルネットワ―クＬＣＮのユ―ザ―プログラマブルな入
力信号ＣＮ１……、ＤＮ１……は、プログラマブルロジ
ックデバイスＰＬＤ１およびＰＬＤ２のＰＬＦＧにプロ
グラマブルコントロ―ルインプットを供給するためのメ
モリと同一のユ―ザ―プログラマブルな揮発性または不
揮発性メモリに記憶されている値に基いている。このこ
とにより、多用性が増大するとともに複雑なロジックフ
ァンクションに対するユ―ザ―マネジメントが可能とな
る。
―ルネットワ―クＬＣＮおよびそれらのプログラマブル
ロジックデバイスＰＬＤ１およびＰＬＤ２に対する接続
を示したものである。図２０〜２３における各コントロ
―ルネットワ―クＬＣＮのユ―ザ―プログラマブルな入
力信号ＣＮ１……、ＤＮ１……は、プログラマブルロジ
ックデバイスＰＬＤ１およびＰＬＤ２のＰＬＦＧにプロ
グラマブルコントロ―ルインプットを供給するためのメ
モリと同一のユ―ザ―プログラマブルな揮発性または不
揮発性メモリに記憶されている値に基いている。このこ
とにより、多用性が増大するとともに複雑なロジックフ
ァンクションに対するユ―ザ―マネジメントが可能とな
る。
【００２８】図１９はロジックコントロ―ルネットワ―
クＬＣＮ１００の一例を示したものであり、ＡＮＤゲ―
トＡＣ１〜ＡＣ４の出力は、出力ＯおよびＰを生成する
共通のＯＲゲ―トの入力に接続されている。ＡＮＤゲ―
トＡＣ１〜ＡＣ４は、ＰＬＤ１のサブグル―プＳＧＡ６
（ＦＡＮＤ１２）のアンドゲ―トから一方の入力を受
け、ＰＬＤ２のサブグル―プＳＧＡ１２（ＦＡＮＤ２
４）のアンドゲ―トから他方の入力を受ける。ＡＮＤゲ
―トＡＣ１〜ＡＣ４は、必要であれば、同一幅のＦＡＮ
Ｄのサブグル―プＳＧのＡＮＤゲ―トから入力を受ける
ことができる（例えば、ＰＬＤ１およびＰＬＤ２双方の
ＦＡＮＤ６）。ロジックファンクションアウトプット
Ｍ、Ｎおよび／またはＯ（Ｐ）は、ロジックアレイの外
部相互接続やＰＬＤ１およびＰＬＤ２の選択されたＰＬ
ＦＧのロジックインプットとしてのフィ―ドバックとし
て用いることができる。通常の状態では出力ＭおよびＯ
（Ｐ）の両者あるいは出力ＮおよびＯ（Ｐ）の両者が用
いられることはほとんどなく、このような場合には、マ
ルチプレクサ対は、図１９に示すように、両サイドの出
力Ｏ（Ｐ）または、一方のサイドの出力Ｍおよび他方の
サイドの出力Ｎのいずれか一方を選択するであろう。
クＬＣＮ１００の一例を示したものであり、ＡＮＤゲ―
トＡＣ１〜ＡＣ４の出力は、出力ＯおよびＰを生成する
共通のＯＲゲ―トの入力に接続されている。ＡＮＤゲ―
トＡＣ１〜ＡＣ４は、ＰＬＤ１のサブグル―プＳＧＡ６
（ＦＡＮＤ１２）のアンドゲ―トから一方の入力を受
け、ＰＬＤ２のサブグル―プＳＧＡ１２（ＦＡＮＤ２
４）のアンドゲ―トから他方の入力を受ける。ＡＮＤゲ
―トＡＣ１〜ＡＣ４は、必要であれば、同一幅のＦＡＮ
Ｄのサブグル―プＳＧのＡＮＤゲ―トから入力を受ける
ことができる（例えば、ＰＬＤ１およびＰＬＤ２双方の
ＦＡＮＤ６）。ロジックファンクションアウトプット
Ｍ、Ｎおよび／またはＯ（Ｐ）は、ロジックアレイの外
部相互接続やＰＬＤ１およびＰＬＤ２の選択されたＰＬ
ＦＧのロジックインプットとしてのフィ―ドバックとし
て用いることができる。通常の状態では出力ＭおよびＯ
（Ｐ）の両者あるいは出力ＮおよびＯ（Ｐ）の両者が用
いられることはほとんどなく、このような場合には、マ
ルチプレクサ対は、図１９に示すように、両サイドの出
力Ｏ（Ｐ）または、一方のサイドの出力Ｍおよび他方の
サイドの出力Ｎのいずれか一方を選択するであろう。
【００２９】ネットワ―クＬＣＮ１００のＡＮＤゲ―ト
への入力は、ＰＬＤ１およびＰＬＤ２の同一幅のＦＡＮ
Ｄアレイから二者択一的に得ることができる。図１９に
示したＡＮＤ／ＯＲゲ―トの構成の代りに、ネットワ―
クＬＣＮは所望のロジックネットワ―クを得るためにロ
ジックゲ―ト（ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲおよび
／またはインバ―タ）の他の構成を採用することができ
る。また、図１９に示した１またはそれ以上のＡＮＤゲ
―トおよびＯＲゲ―トのロジックネットワ―クＬＣＮの
代りに、ユニバ―サルブ―レンファンクションジェネレ
―タ（例えば、図３に示したものと同様のもの）を用い
ることができる。さらに、ＰＬＦＧのアウトプットＡＮ
Ｄゲ―トＡＧからの入力の代りに、ＰＬＤ１およびＰＬ
Ｄ２のＯＲゲ―トＯＧのペアからの出力を用いることも
できる。
への入力は、ＰＬＤ１およびＰＬＤ２の同一幅のＦＡＮ
Ｄアレイから二者択一的に得ることができる。図１９に
示したＡＮＤ／ＯＲゲ―トの構成の代りに、ネットワ―
クＬＣＮは所望のロジックネットワ―クを得るためにロ
ジックゲ―ト（ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲおよび
／またはインバ―タ）の他の構成を採用することができ
る。また、図１９に示した１またはそれ以上のＡＮＤゲ
―トおよびＯＲゲ―トのロジックネットワ―クＬＣＮの
代りに、ユニバ―サルブ―レンファンクションジェネレ
―タ（例えば、図３に示したものと同様のもの）を用い
ることができる。さらに、ＰＬＦＧのアウトプットＡＮ
Ｄゲ―トＡＧからの入力の代りに、ＰＬＤ１およびＰＬ
Ｄ２のＯＲゲ―トＯＧのペアからの出力を用いることも
できる。
【００３０】図１９に示したロジックアレイの相互接続
によれば、和（ＬＣＮにおけるＯＲゲ―ト出力）に用い
られる非常に広範な積（ＬＣＮにおけるＡＮＤゲ―ト出
力）を得ることが可能である。このことは、ＰＬＤ１ま
たはＰＬＤ２のいずれかによってサポ―トすることので
きる以上の入力を必要とする論理信号の低減をはかるこ
とを可能にする。
によれば、和（ＬＣＮにおけるＯＲゲ―ト出力）に用い
られる非常に広範な積（ＬＣＮにおけるＡＮＤゲ―ト出
力）を得ることが可能である。このことは、ＰＬＤ１ま
たはＰＬＤ２のいずれかによってサポ―トすることので
きる以上の入力を必要とする論理信号の低減をはかるこ
とを可能にする。
【００３１】図２０はロジックコンビネ―ションネット
ワ―クＬＣＮ２００の一例を示したものである。図３に
示したようなプログラマブルなユニバ―サルブ―レンフ
ァンクションジェネレ―タＵＢＦＧ２ＯおよびＵＢＦＧ
２Ｐは、ＰＬＤ１およびＰＬＤ２における同一幅のＦＡ
ＮＤアレイのＯＲゲ―トＯＧｘから論理入力Ｍｘおよび
Ｎｘを受ける。ＦＡＮＤアレイは同一の幅でも異なった
幅でもよい。ジェネレ―タＵＢＦＧ２ＯおよびＵＢＦＧ
２Ｐは、コントロ―ル入力ＣＮ１〜４およびＤＮ１〜４
へのプログラマブルな論理信号によって独立的に決定さ
れるそれぞれの出力ＯおよびＰを生成する。
ワ―クＬＣＮ２００の一例を示したものである。図３に
示したようなプログラマブルなユニバ―サルブ―レンフ
ァンクションジェネレ―タＵＢＦＧ２ＯおよびＵＢＦＧ
２Ｐは、ＰＬＤ１およびＰＬＤ２における同一幅のＦＡ
ＮＤアレイのＯＲゲ―トＯＧｘから論理入力Ｍｘおよび
Ｎｘを受ける。ＦＡＮＤアレイは同一の幅でも異なった
幅でもよい。ジェネレ―タＵＢＦＧ２ＯおよびＵＢＦＧ
２Ｐは、コントロ―ル入力ＣＮ１〜４およびＤＮ１〜４
へのプログラマブルな論理信号によって独立的に決定さ
れるそれぞれの出力ＯおよびＰを生成する。
【００３２】図２１はロジックコントロ―ルネットワ―
クＬＣＮ３００の一例を示したものであり、これは二つ
のプログラマブルなユニバ―サルブ―レンファンクショ
ンジェネレ―タＵＢＦＧ２ＯおよびＵＢＦＧ２Ｐによっ
て構成される。ファンクションジェネレ―タＵＢＦＧ２
Ｏは、ＰＬＤ１における二つの異なったプログラマブル
ロジックファンクションジェネレ―タＦＡＮＤのＯＲゲ
―トＯＧｘおよびＯＧｙからの論理入力対ＭｘおよびＭ
ｙを受ける。ファンクションジェネレ―タＵＢＦＧ２Ｐ
は、ＰＬＤ２における二つの異なったプログラマブルロ
ジックファンクションジェネレ―タＦＡＮＤのＯＲゲ―
トＯＧｘおよびＯＧｙからの論理入力対ＮｘおよびＮｙ
を受ける。それぞれのロジックファンクションジェネレ
―タＦＡＮＤは、それぞれのＰＬＤ１およびＰＬＤ２に
おいて同一幅である必要はなく、また互いに隣接してい
る必要もない。各ジェネレ―タＵＢＦＧ２ＯおよびＵＢ
ＦＧ２Ｐは、コントロ―ル入力ＣＮ１〜４およびＤＮ１
〜４へのそれぞれの論理信号のセットによって独立的に
ユ―ザ―プログラマブルとなっている。
クＬＣＮ３００の一例を示したものであり、これは二つ
のプログラマブルなユニバ―サルブ―レンファンクショ
ンジェネレ―タＵＢＦＧ２ＯおよびＵＢＦＧ２Ｐによっ
て構成される。ファンクションジェネレ―タＵＢＦＧ２
Ｏは、ＰＬＤ１における二つの異なったプログラマブル
ロジックファンクションジェネレ―タＦＡＮＤのＯＲゲ
―トＯＧｘおよびＯＧｙからの論理入力対ＭｘおよびＭ
ｙを受ける。ファンクションジェネレ―タＵＢＦＧ２Ｐ
は、ＰＬＤ２における二つの異なったプログラマブルロ
ジックファンクションジェネレ―タＦＡＮＤのＯＲゲ―
トＯＧｘおよびＯＧｙからの論理入力対ＮｘおよびＮｙ
を受ける。それぞれのロジックファンクションジェネレ
―タＦＡＮＤは、それぞれのＰＬＤ１およびＰＬＤ２に
おいて同一幅である必要はなく、また互いに隣接してい
る必要もない。各ジェネレ―タＵＢＦＧ２ＯおよびＵＢ
ＦＧ２Ｐは、コントロ―ル入力ＣＮ１〜４およびＤＮ１
〜４へのそれぞれの論理信号のセットによって独立的に
ユ―ザ―プログラマブルとなっている。
【００３３】図２０および図２１に示したネットワ―ク
ＬＣＮに基くＰＬＤ１およびＰＬＤ２内およびこれらの
間の接続により、ＰＬＤ１およびＰＬＤ２の一方または
双方によって生成されるより複雑な論理信号の処理等を
可能にしている。例えば、図２０について考えた場合、 Ｍｘ＝ＭＰ１ or ＭＰ２ or ＭＰ３ or ＭＰ４ Ｎｘ＝ＮＰ１ or ＮＰ２ or ＮＰ３ or ＮＰ４ と仮定すると、 Ｐ＝Ｍｘ＆Ｎｘ＝ ＭＰ１＆ＮＰ１ or ………ＭＰ４＆ＮＰ１ or ＭＰ１＆ＮＰ２ or ………ＭＰ４＆ＮＰ２ … … … … or ＭＰ１＆ＮＰ４ or ………ＭＰ４＆ＮＰ４ となる。ここで、Ｐは図２０のＵＢＦＧ２Ｐからの出力
である。
ＬＣＮに基くＰＬＤ１およびＰＬＤ２内およびこれらの
間の接続により、ＰＬＤ１およびＰＬＤ２の一方または
双方によって生成されるより複雑な論理信号の処理等を
可能にしている。例えば、図２０について考えた場合、 Ｍｘ＝ＭＰ１ or ＭＰ２ or ＭＰ３ or ＭＰ４ Ｎｘ＝ＮＰ１ or ＮＰ２ or ＮＰ３ or ＮＰ４ と仮定すると、 Ｐ＝Ｍｘ＆Ｎｘ＝ ＭＰ１＆ＮＰ１ or ………ＭＰ４＆ＮＰ１ or ＭＰ１＆ＮＰ２ or ………ＭＰ４＆ＮＰ２ … … … … or ＭＰ１＆ＮＰ４ or ………ＭＰ４＆ＮＰ４ となる。ここで、Ｐは図２０のＵＢＦＧ２Ｐからの出力
である。
【００３４】図２２は、ロジックコンビネ―ションネッ
トワ―クＬＣＮ３００の他の例を示したものであり、３
入力のユニバ―サルブ―レンロジックファンクションジ
ェネレ―タＵＢＦＧ３ＯおよびＵＢＦＧ３Ｐを用いた場
合について示している。ファンクションジェネレ―タＵ
ＢＦＧ３Ｏは、ＰＬＤ１のＯＲゲ―トＯＧｘおよびＯＧ
ｙからの出力Ｍｘ、Ｍｙ並びにＰＬＤ２のＯＲゲ―トＯ
Ｇｙからの出力Ｎｙからなる３個の論理入力を受けてい
る。ファンクションジェネレ―タＵＢＦＧ３Ｐは、ＰＬ
Ｄ２のＯＲゲ―トＯＧｘおよびＯＧｙからの出力Ｎｘ、
Ｎｙ並びにＰＬＤ１のＯＲゲ―トＯＧｘからの出力Ｍｙ
からなる３個の論理入力を受けている。ＯＲゲ―トＯＧ
ｘおよびＯＧｙはそれぞれのＰＬＤ１およびＰＬＤ２に
おける同一幅のＦＡＮＤアレイに基くものである必要は
なく、またＯＲゲ―トＯＧｘおよびＯＧｙはＰＬＤ１お
よびＰＬＤ２における互いに隣接したＦＡＮＤアレイに
基いている必要もない。ＵＢＦＧ３ＯおよびＵＢＦＧ３
Ｐの構成は図３の構成を適用することにより容易に達成
することができる。すなわち、論理入力を２入力から３
入力に変更し、ユ―ザ―プログラマブルコントロ―ルイ
ンプットを４から８に変更してＣＮ１〜ＣＮ８およびＤ
Ｎ１〜ＤＮ８（ロウラインＲＬ０〜ＲＬ７に接続）と
し、これに対応して８個のデコ―ドゲ―トを設ければよ
い。
トワ―クＬＣＮ３００の他の例を示したものであり、３
入力のユニバ―サルブ―レンロジックファンクションジ
ェネレ―タＵＢＦＧ３ＯおよびＵＢＦＧ３Ｐを用いた場
合について示している。ファンクションジェネレ―タＵ
ＢＦＧ３Ｏは、ＰＬＤ１のＯＲゲ―トＯＧｘおよびＯＧ
ｙからの出力Ｍｘ、Ｍｙ並びにＰＬＤ２のＯＲゲ―トＯ
Ｇｙからの出力Ｎｙからなる３個の論理入力を受けてい
る。ファンクションジェネレ―タＵＢＦＧ３Ｐは、ＰＬ
Ｄ２のＯＲゲ―トＯＧｘおよびＯＧｙからの出力Ｎｘ、
Ｎｙ並びにＰＬＤ１のＯＲゲ―トＯＧｘからの出力Ｍｙ
からなる３個の論理入力を受けている。ＯＲゲ―トＯＧ
ｘおよびＯＧｙはそれぞれのＰＬＤ１およびＰＬＤ２に
おける同一幅のＦＡＮＤアレイに基くものである必要は
なく、またＯＲゲ―トＯＧｘおよびＯＧｙはＰＬＤ１お
よびＰＬＤ２における互いに隣接したＦＡＮＤアレイに
基いている必要もない。ＵＢＦＧ３ＯおよびＵＢＦＧ３
Ｐの構成は図３の構成を適用することにより容易に達成
することができる。すなわち、論理入力を２入力から３
入力に変更し、ユ―ザ―プログラマブルコントロ―ルイ
ンプットを４から８に変更してＣＮ１〜ＣＮ８およびＤ
Ｎ１〜ＤＮ８（ロウラインＲＬ０〜ＲＬ７に接続）と
し、これに対応して８個のデコ―ドゲ―トを設ければよ
い。
【００３５】図２３は、ロジックコントロ―ルネットワ
―クＬＣＮ４００のさらに他の例を示したものであり、
４入力のブ―レンロジックファンクションジェネレ―タ
ＵＢＦＧ４ＯおよびＵＢＦＧ４Ｐを用いた場合について
示している。ファンクションジェネレ―タＵＢＦＧ４Ｏ
およびＵＢＦＧ４Ｐは、ＰＬＤ１のＯＲゲ―トＯＧｘお
よびＯＧｙからの出力Ｍｘ、Ｍｙ並びにＰＬＤ２のＯＲ
ゲ―トＯＧｘおよびＯＧｙからの出力Ｎｘ、Ｎｙからな
る４個の論理入力を受けている。ＯＲゲ―トＯＧｘおよ
びＯＧｙはそれぞれのＰＬＤ１およびＰＬＤ２における
同一幅のＦＡＮＤアレイに基くものである必要はなく、
またＯＲゲ―トＯＧｘおよびＯＧｙはＰＬＤ１および／
またはＰＬＤ２における互いに近接したＦＡＮＤアレイ
に基いている必要もない。ＵＢＦＧ４ＯおよびＵＢＦＧ
４Ｐの構成は図３の構成を適用することにより容易に達
成することができる。すなわち、論理入力を２入力から
４入力に変更し、ユ―ザ―プログラマブルコントロ―ル
インプットを４から１６に変更してＣＮ１〜ＣＮ１６お
よびＤＮ１〜ＤＮ１６（ロウラインＲＬ０〜ＲＬ１５に
接続）とし、これに対応して１６個のデコ―ドゲ―トを
設ければよい。
―クＬＣＮ４００のさらに他の例を示したものであり、
４入力のブ―レンロジックファンクションジェネレ―タ
ＵＢＦＧ４ＯおよびＵＢＦＧ４Ｐを用いた場合について
示している。ファンクションジェネレ―タＵＢＦＧ４Ｏ
およびＵＢＦＧ４Ｐは、ＰＬＤ１のＯＲゲ―トＯＧｘお
よびＯＧｙからの出力Ｍｘ、Ｍｙ並びにＰＬＤ２のＯＲ
ゲ―トＯＧｘおよびＯＧｙからの出力Ｎｘ、Ｎｙからな
る４個の論理入力を受けている。ＯＲゲ―トＯＧｘおよ
びＯＧｙはそれぞれのＰＬＤ１およびＰＬＤ２における
同一幅のＦＡＮＤアレイに基くものである必要はなく、
またＯＲゲ―トＯＧｘおよびＯＧｙはＰＬＤ１および／
またはＰＬＤ２における互いに近接したＦＡＮＤアレイ
に基いている必要もない。ＵＢＦＧ４ＯおよびＵＢＦＧ
４Ｐの構成は図３の構成を適用することにより容易に達
成することができる。すなわち、論理入力を２入力から
４入力に変更し、ユ―ザ―プログラマブルコントロ―ル
インプットを４から１６に変更してＣＮ１〜ＣＮ１６お
よびＤＮ１〜ＤＮ１６（ロウラインＲＬ０〜ＲＬ１５に
接続）とし、これに対応して１６個のデコ―ドゲ―トを
設ければよい。
【００３６】図２２および図２３に示したプログラマブ
ルロジックデバイスＰＬＤ１およびＰＬＤ２内およびこ
れらの間の相互接続は、より複雑な論理信号の生成を可
能にすることができることが認識される。図１９〜２３
に示したようなロジックコンビネ―ションネットワ―ク
は、プログラマブルロジックデバイスＰＬＤ１およびＰ
ＬＤ２における種々のＦＡＮＤアレイの接続に用いるこ
とが可能であり、ロジックコンビネ―ションネットワ―
クＬＣＮと同様にＰＬＤ１およびＰＬＤ２におけるユ―
ザ―プログラム可能なロジックネットワ―クの構成が可
能となる。したがって、少なくともいくつかが非常に複
雑なロジックファンクションの広範な実行が可能とな
る。
ルロジックデバイスＰＬＤ１およびＰＬＤ２内およびこ
れらの間の相互接続は、より複雑な論理信号の生成を可
能にすることができることが認識される。図１９〜２３
に示したようなロジックコンビネ―ションネットワ―ク
は、プログラマブルロジックデバイスＰＬＤ１およびＰ
ＬＤ２における種々のＦＡＮＤアレイの接続に用いるこ
とが可能であり、ロジックコンビネ―ションネットワ―
クＬＣＮと同様にＰＬＤ１およびＰＬＤ２におけるユ―
ザ―プログラム可能なロジックネットワ―クの構成が可
能となる。したがって、少なくともいくつかが非常に複
雑なロジックファンクションの広範な実行が可能とな
る。
【００３７】２個のＰＬＤのＯＲゲ―トＯＧｘ間の相互
接続を得るための上述のロジックコンビネ―ションネッ
トワ―クＬＣＮについてはさらに広範な利用が可能であ
る。例えば、ロジックコンビネ―ションネットワ―クＬ
ＣＮ４００は、３個の異なったＰＬＤ（これらが近接し
ているか否かにかかわらず）のＯＲゲ―トＯＧｘからの
入力を受けるように接続することができる。同様に、ロ
ジックコンビネ―ションネットワ―クＬＣＮ５００は、
３または４個の異なったＰＬＤのＯＲゲ―トＯＧｘから
の入力を受けるように接続することができる。このよう
な接続の典型的な利用例としては、図１６および図１７
をあげることができる。図１６に示した３個のＰＬＤの
配置においては、ロジックコンビネ―ションネットワ―
クＬＣＮ４００やＬＣＮ５００は３個のＰＬＤすべてか
らの入力を受けるように用いることができる。図１７に
おいては、３入力のロジックコンビネ―ションネットワ
―クＬＣＮ４００を互いに隣接した３個のＰＬＤに対し
て用い、各ＰＬＤのＯＲゲ―トＯＧからの入力を受ける
ようにすることが可能である。また、ロジックコンビネ
―ションネットワ―クＬＣＮ５００を互いに隣接した４
個のＰＬＤに対して用い、各ＰＬＤのＯＲゲ―トＯＧか
らの入力を受けるようにすることも可能である。しかし
ながら、すでに述べたように、ロジックコンビネ―ショ
ンネットワ―クへの論理入力は、種々のＰＬＤにおける
位置的に離間したＯＲゲ―トＯＧから得ることも可能で
ある。
接続を得るための上述のロジックコンビネ―ションネッ
トワ―クＬＣＮについてはさらに広範な利用が可能であ
る。例えば、ロジックコンビネ―ションネットワ―クＬ
ＣＮ４００は、３個の異なったＰＬＤ（これらが近接し
ているか否かにかかわらず）のＯＲゲ―トＯＧｘからの
入力を受けるように接続することができる。同様に、ロ
ジックコンビネ―ションネットワ―クＬＣＮ５００は、
３または４個の異なったＰＬＤのＯＲゲ―トＯＧｘから
の入力を受けるように接続することができる。このよう
な接続の典型的な利用例としては、図１６および図１７
をあげることができる。図１６に示した３個のＰＬＤの
配置においては、ロジックコンビネ―ションネットワ―
クＬＣＮ４００やＬＣＮ５００は３個のＰＬＤすべてか
らの入力を受けるように用いることができる。図１７に
おいては、３入力のロジックコンビネ―ションネットワ
―クＬＣＮ４００を互いに隣接した３個のＰＬＤに対し
て用い、各ＰＬＤのＯＲゲ―トＯＧからの入力を受ける
ようにすることが可能である。また、ロジックコンビネ
―ションネットワ―クＬＣＮ５００を互いに隣接した４
個のＰＬＤに対して用い、各ＰＬＤのＯＲゲ―トＯＧか
らの入力を受けるようにすることも可能である。しかし
ながら、すでに述べたように、ロジックコンビネ―ショ
ンネットワ―クへの論理入力は、種々のＰＬＤにおける
位置的に離間したＯＲゲ―トＯＧから得ることも可能で
ある。
【００３８】三角形状のＰＬＤアレイを用いることは有
利であるが、他の形状を用いることも可能であり、これ
らのいくつかは図１６および図１７に示されている。ま
た、図１８〜２３によって示された例についても、ＰＬ
Ｄ１およびＰＬＤ２に対して長方形状を採用することに
より達成することができる。このようなモディファイさ
れた例では、ＰＬＦＧのすべてのＦＡＮＤは同一数の入
力論理ペアＡ、ＢまたはＣ、Ｄによって関連ずけられ
る。例えば、ＰＬＤ１およびＰＬＤ２がそれぞれ直列の
同一幅のＰＬＦＧ（例えば、ＦＡＮＤ２４）を有しても
よいし、ＰＬＤ１が一の幅のＰＬＦＧ（例えば、ＦＡＮ
Ｄ１０）を有し、ＰＬＤ２が異なったランクのＰＬＦＧ
（例えば、ＦＡＮＤ１６）を有してもよい。
利であるが、他の形状を用いることも可能であり、これ
らのいくつかは図１６および図１７に示されている。ま
た、図１８〜２３によって示された例についても、ＰＬ
Ｄ１およびＰＬＤ２に対して長方形状を採用することに
より達成することができる。このようなモディファイさ
れた例では、ＰＬＦＧのすべてのＦＡＮＤは同一数の入
力論理ペアＡ、ＢまたはＣ、Ｄによって関連ずけられ
る。例えば、ＰＬＤ１およびＰＬＤ２がそれぞれ直列の
同一幅のＰＬＦＧ（例えば、ＦＡＮＤ２４）を有しても
よいし、ＰＬＤ１が一の幅のＰＬＦＧ（例えば、ＦＡＮ
Ｄ１０）を有し、ＰＬＤ２が異なったランクのＰＬＦＧ
（例えば、ＦＡＮＤ１６）を有してもよい。
【００３９】さらに、本発明においては、従来のプログ
ラマブルサ―キットを用いてＬＣＮネットワ―クに論理
入力信号を供給してもよい。従来のプログラマブルサ―
キットとしては、プログラマブルロジックアレイ（ＰＬ
Ａ）、プログラマブルゲ―トアレイ（ＰＧＡ）およびプ
ログラマブルメモリアレイ（ＰＭＡ）が含まれる。ＰＬ
Ａにはロジックファンクションにおける積の和および和
の積をロジックネットワ―クの組み合せによって実現す
るものが含まれる。ＰＧＡはファクトリまたはフィール
ドプログラマブルである。ＰＧＡは、ファクトリプログ
ラマブルなロジックゲ―トに基いて、所望のロジックフ
ァンクションのコレクションを供給するものである。Ｐ
ＭＡは、ｎ入力のロジックファンクションを実現するた
めにｎ入力に対してメモリの２ビットを必要とするビル
ディングブロックに基くものである。
ラマブルサ―キットを用いてＬＣＮネットワ―クに論理
入力信号を供給してもよい。従来のプログラマブルサ―
キットとしては、プログラマブルロジックアレイ（ＰＬ
Ａ）、プログラマブルゲ―トアレイ（ＰＧＡ）およびプ
ログラマブルメモリアレイ（ＰＭＡ）が含まれる。ＰＬ
Ａにはロジックファンクションにおける積の和および和
の積をロジックネットワ―クの組み合せによって実現す
るものが含まれる。ＰＧＡはファクトリまたはフィール
ドプログラマブルである。ＰＧＡは、ファクトリプログ
ラマブルなロジックゲ―トに基いて、所望のロジックフ
ァンクションのコレクションを供給するものである。Ｐ
ＭＡは、ｎ入力のロジックファンクションを実現するた
めにｎ入力に対してメモリの２ビットを必要とするビル
ディングブロックに基くものである。
【００４０】ロジックコンビネ―ションネットワ―クＬ
ＣＮに対するコントロ―ルインプットＣＮ１……、ＤＮ
１……はプログラマブルであり、メモリに記憶されてい
る値を適宜引き出して得られる。このメモリは、ユ―ザ
―プログラマブルな揮発性または不揮発性メモリでもよ
いし、ファクトリプログラマブルなメモリ例えばプログ
ラマブルロジックデバイスＰＬＤ１およびＰＬＤ２のプ
ログラマブルセルＰＣ２にプログラマブルコントロ―ル
インプットを供給するために用いるメモリと同一メモリ
でもよい。指定されたメモリセルから信号を受取るよう
に接続する代りに、いずれかまたはすべてのＬＣＮ２０
０、ＬＣＮ３００、ＬＣＮ４００およびＬＣＮ５００に
対する少なくともいくつかのコントロ―ルインプットＣ
Ｎ１〜ＣＮ４および／またはＤＮ１〜ＤＮ４を、いくつ
かのプログラマブルメモリセルのなかから一つのセルを
選択可能にしてその入力を受取るように接続することが
できる。このプログラマブルメモリセルはシステム全体
として同一の半導体チップに集積化することができ、Ｌ
ＣＮネットワ―クの配置に便宜をはかることによりこれ
らはコントロ―ルインプットを供給することができる。
ＣＮに対するコントロ―ルインプットＣＮ１……、ＤＮ
１……はプログラマブルであり、メモリに記憶されてい
る値を適宜引き出して得られる。このメモリは、ユ―ザ
―プログラマブルな揮発性または不揮発性メモリでもよ
いし、ファクトリプログラマブルなメモリ例えばプログ
ラマブルロジックデバイスＰＬＤ１およびＰＬＤ２のプ
ログラマブルセルＰＣ２にプログラマブルコントロ―ル
インプットを供給するために用いるメモリと同一メモリ
でもよい。指定されたメモリセルから信号を受取るよう
に接続する代りに、いずれかまたはすべてのＬＣＮ２０
０、ＬＣＮ３００、ＬＣＮ４００およびＬＣＮ５００に
対する少なくともいくつかのコントロ―ルインプットＣ
Ｎ１〜ＣＮ４および／またはＤＮ１〜ＤＮ４を、いくつ
かのプログラマブルメモリセルのなかから一つのセルを
選択可能にしてその入力を受取るように接続することが
できる。このプログラマブルメモリセルはシステム全体
として同一の半導体チップに集積化することができ、Ｌ
ＣＮネットワ―クの配置に便宜をはかることによりこれ
らはコントロ―ルインプットを供給することができる。
【００４１】また、本発明においては、上記のＡＮＤゲ
―トアレイにおけるＰＬＦＧを採用した長方形状のユ―
ザ―プログラマブルなＰＬＤを用いる必要はない。ＬＣ
Ｎ１００〜ＬＣＮ５００等のロジックネットワ―クが、
Ｍｘ、Ｎｘ、Ｍｙ、Ｎｙに対応した入力として、ＰＡＬ
やＰＬＡ等の従来のプログラマブルロジックデバイスか
らの論理出力を受けるように接続することもできる。こ
のＰＡＬやＰＬＡ等のプログラマブルロジックデバイス
では、アレイ状のＡＮＤロジックゲ―ト（ＯＲロジック
ゲ―ト）が論理入力を受けて積タ―ム（和タ―ム）を生
成し、これをアレイ状のＯＲロジックゲ―ト（ＡＮＤロ
ジックゲ―ト）に入力として供給して積タ―ムの和を生
成する。ＡＮＤおよびＯＲロジックゲ―トアレイの一方
または双方はプログラマブルである。
―トアレイにおけるＰＬＦＧを採用した長方形状のユ―
ザ―プログラマブルなＰＬＤを用いる必要はない。ＬＣ
Ｎ１００〜ＬＣＮ５００等のロジックネットワ―クが、
Ｍｘ、Ｎｘ、Ｍｙ、Ｎｙに対応した入力として、ＰＡＬ
やＰＬＡ等の従来のプログラマブルロジックデバイスか
らの論理出力を受けるように接続することもできる。こ
のＰＡＬやＰＬＡ等のプログラマブルロジックデバイス
では、アレイ状のＡＮＤロジックゲ―ト（ＯＲロジック
ゲ―ト）が論理入力を受けて積タ―ム（和タ―ム）を生
成し、これをアレイ状のＯＲロジックゲ―ト（ＡＮＤロ
ジックゲ―ト）に入力として供給して積タ―ムの和を生
成する。ＡＮＤおよびＯＲロジックゲ―トアレイの一方
または双方はプログラマブルである。
【００４２】出力Ｏ、Ｐを付加的なプログラマブルブ―
レンファンクションジェネレ―タへの入力として用いる
ことにより、より複雑なユ―ザ―プログラマブルな多様
な構成を得ることができる。これらの例は図２４〜２９
に示されている。これらの各図には、ロジックアウトプ
ットＯｋ、Ｏｌ、Ｐｍ、Ｐｎを供給する４個のロジック
コンビネ―ションネットワ―クＬＣＮＡ〜ＬＣＮＤが描
かれている。ＬＣＮＡ〜ＬＣＮＤはそれぞれ、図１８〜
２３に示したような２またはそれ以上のＰＬＤからロジ
ックインプットを受ける。
レンファンクションジェネレ―タへの入力として用いる
ことにより、より複雑なユ―ザ―プログラマブルな多様
な構成を得ることができる。これらの例は図２４〜２９
に示されている。これらの各図には、ロジックアウトプ
ットＯｋ、Ｏｌ、Ｐｍ、Ｐｎを供給する４個のロジック
コンビネ―ションネットワ―クＬＣＮＡ〜ＬＣＮＤが描
かれている。ＬＣＮＡ〜ＬＣＮＤはそれぞれ、図１８〜
２３に示したような２またはそれ以上のＰＬＤからロジ
ックインプットを受ける。
【００４３】図２４には異なったユ―ザ―プログラマブ
ルコントロ―ルロジックサ―キットＵＣＬ１、ＵＣＬ
２、ＵＣＬ３およびＵＣＬ４が示されており、これらに
は、より複雑なロジックアウトプットを生成するため
に、ロジックコンビネ―ションネットワ―クＬＣＮから
のアウトプットＯｋ、Ｏｌ、ＰｍおよびＰｎが接続され
ている。ＵＣＬ１〜ＵＣＬ４は、説明上の便宜から、同
一のＬＣＮのアウトプットに接続されている。実際に
は、コントロ―ルロジックサ―キットには異なったＬＣ
Ｎからのアウトプットを入力することもできる。
ルコントロ―ルロジックサ―キットＵＣＬ１、ＵＣＬ
２、ＵＣＬ３およびＵＣＬ４が示されており、これらに
は、より複雑なロジックアウトプットを生成するため
に、ロジックコンビネ―ションネットワ―クＬＣＮから
のアウトプットＯｋ、Ｏｌ、ＰｍおよびＰｎが接続され
ている。ＵＣＬ１〜ＵＣＬ４は、説明上の便宜から、同
一のＬＣＮのアウトプットに接続されている。実際に
は、コントロ―ルロジックサ―キットには異なったＬＣ
Ｎからのアウトプットを入力することもできる。
【００４４】コントロ―ルロジックサ―キットＵＣＬ１
は、Ｏｋ、Ｏｌ、ＰｍおよびＰｎを入力するように接続
された４個のＡＮＤゲ―トＧＡ１、およびＡＮＤゲ―ト
ＧＡ１によって入力を受けるＯＲゲ―トＧＯ１を有する
プログラマブルインプットＯＲゲートサーキットＰＯＲ
で構成される。ＡＮＤゲ―トＧＡ１にはそれぞれ、プロ
グラマブルな選択されたコントロ―ルインプットシグナ
ルＯＣ１〜ＯＣ４も入力されている。このようにしてＯ
Ｒゲ―トＧＯ１からは、アウトプットシグナルＵ＝Ｏｋ
＆ＯＣ１ or Ｏｌ＆ＯＣ２ or Ｐｍ＆ＯＣ３ or Ｐｎ＆
ＯＣ４が出力される。
は、Ｏｋ、Ｏｌ、ＰｍおよびＰｎを入力するように接続
された４個のＡＮＤゲ―トＧＡ１、およびＡＮＤゲ―ト
ＧＡ１によって入力を受けるＯＲゲ―トＧＯ１を有する
プログラマブルインプットＯＲゲートサーキットＰＯＲ
で構成される。ＡＮＤゲ―トＧＡ１にはそれぞれ、プロ
グラマブルな選択されたコントロ―ルインプットシグナ
ルＯＣ１〜ＯＣ４も入力されている。このようにしてＯ
Ｒゲ―トＧＯ１からは、アウトプットシグナルＵ＝Ｏｋ
＆ＯＣ１ or Ｏｌ＆ＯＣ２ or Ｐｍ＆ＯＣ３ or Ｐｎ＆
ＯＣ４が出力される。
【００４５】コントロ―ルロジックサ―キットＵＣＬ
２、ＵＣＬ３およびＵＣＬ４は、それぞれ２またはそれ
以上のプログラマブルインプットＯＲゲ―トサ―キット
ＰＯＲを有している。これらのＰＯＲは、コントロ―ル
インプットＯＣ１〜ＯＣ４がそれぞれのＰＯＲに対して
独立に選択される点を除いて、コントロ―ルロジックサ
―キットＵＣＬ１の構成と同様である。
２、ＵＣＬ３およびＵＣＬ４は、それぞれ２またはそれ
以上のプログラマブルインプットＯＲゲ―トサ―キット
ＰＯＲを有している。これらのＰＯＲは、コントロ―ル
インプットＯＣ１〜ＯＣ４がそれぞれのＰＯＲに対して
独立に選択される点を除いて、コントロ―ルロジックサ
―キットＵＣＬ１の構成と同様である。
【００４６】コントロ―ルロジックサ―キットＵＣＬ２
は二つのプログラマブルインプットＯＲサ―キットを有
し、その出力Ｕ１およびＵ２はユニバ―サルブ―レンフ
ァンクションジェネレ―タ（ＵＢＦＧ２／１）に対して
ロジックインプットペアを供給する。ＵＢＦＧ２／１は
図３に示したプログラマブルセルＰＣ２およびインプッ
トジェネレ―レ―タＩＧによって構成することができ
る。インプットペアＵ１、Ｕ２は図３のロジックインプ
ットペアＡ、Ｂに対応する。ＵＢＦＧ２は図３のＥ００
〜Ｅ０１に対応したプログラマブルインプットシグナル
をインプットＣＮ０〜ＣＮ３に受け、そのプログラムに
よりアウトプットＶ１＝ＦCN0--CN3（Ｕ１、Ｕ２）が決
定される。Ｕ１およびＵ２はコントロ―ルロジックサ―
キットＵＣＬ１からの出力Ｕと同様である。
は二つのプログラマブルインプットＯＲサ―キットを有
し、その出力Ｕ１およびＵ２はユニバ―サルブ―レンフ
ァンクションジェネレ―タ（ＵＢＦＧ２／１）に対して
ロジックインプットペアを供給する。ＵＢＦＧ２／１は
図３に示したプログラマブルセルＰＣ２およびインプッ
トジェネレ―レ―タＩＧによって構成することができ
る。インプットペアＵ１、Ｕ２は図３のロジックインプ
ットペアＡ、Ｂに対応する。ＵＢＦＧ２は図３のＥ００
〜Ｅ０１に対応したプログラマブルインプットシグナル
をインプットＣＮ０〜ＣＮ３に受け、そのプログラムに
よりアウトプットＶ１＝ＦCN0--CN3（Ｕ１、Ｕ２）が決
定される。Ｕ１およびＵ２はコントロ―ルロジックサ―
キットＵＣＬ１からの出力Ｕと同様である。
【００４７】コントロ―ルロジックサ―キットＵＣＬ３
において、コントロ―ルサ―キットＵＣＬ１からのアウ
トプットＵ０およびコントロ―ルサ―キットＵＣＬ２の
ＵＢＦＧ２／２からのアウトプットＶ１は、ＡＮＤゲ―
トＧＡ２のインプットに供給され、アウトプットＷ１＝
Ｕ０＆Ｖ１を生成する。
において、コントロ―ルサ―キットＵＣＬ１からのアウ
トプットＵ０およびコントロ―ルサ―キットＵＣＬ２の
ＵＢＦＧ２／２からのアウトプットＶ１は、ＡＮＤゲ―
トＧＡ２のインプットに供給され、アウトプットＷ１＝
Ｕ０＆Ｖ１を生成する。
【００４８】コントロ―ルロジックサ―キットＵＣＬ４
において、二つのコントロ―ルロジックサ―キットＵＣ
Ｌ２のＵＢＦＧ２／３およびＵＢＦＧ２／４からのアウ
トプットＶ２およびＶ３は、それぞれのＡＮＤゲ―トＧ
Ａ３およびＧＡ４のインプットとして供給される。ＥＸ
ＯＲゲ―トＧＸは、コントロ―ルロジックサ―キットＵ
ＣＬ１からのインプットＵ０およびインプットロジック
シグナルＲ１（外部のコントロ―ルシグナル等）を受
け、そのアウトプットを各ＡＮＤゲ―トＧＡ３およびＧ
Ａ４のインプットへ接続する。このようにして、コント
ロ―ルロジックサ―キットＵＣＬ４は、Ｖ０＝Ｒ１ xor
Ｕ０として、アウトプットＷ２＝Ｖ０＆Ｖ１Ａおよび
Ｗ３＝Ｖ０＆Ｖ１Ｂを生成する。Ｖ０は特にアウトプッ
ト値Ｗ２およびＷ３のために用いることができる。Ｒ１
＝１の場合にはＵ０を反転させるのに効果的に用いら
れ、これは特に有用である。このような場合には、ＥＸ
ＯＲゲ―トＧＸの代りに１個のインバ―タを用いてもよ
い。
において、二つのコントロ―ルロジックサ―キットＵＣ
Ｌ２のＵＢＦＧ２／３およびＵＢＦＧ２／４からのアウ
トプットＶ２およびＶ３は、それぞれのＡＮＤゲ―トＧ
Ａ３およびＧＡ４のインプットとして供給される。ＥＸ
ＯＲゲ―トＧＸは、コントロ―ルロジックサ―キットＵ
ＣＬ１からのインプットＵ０およびインプットロジック
シグナルＲ１（外部のコントロ―ルシグナル等）を受
け、そのアウトプットを各ＡＮＤゲ―トＧＡ３およびＧ
Ａ４のインプットへ接続する。このようにして、コント
ロ―ルロジックサ―キットＵＣＬ４は、Ｖ０＝Ｒ１ xor
Ｕ０として、アウトプットＷ２＝Ｖ０＆Ｖ１Ａおよび
Ｗ３＝Ｖ０＆Ｖ１Ｂを生成する。Ｖ０は特にアウトプッ
ト値Ｗ２およびＷ３のために用いることができる。Ｒ１
＝１の場合にはＵ０を反転させるのに効果的に用いら
れ、これは特に有用である。このような場合には、ＥＸ
ＯＲゲ―トＧＸの代りに１個のインバ―タを用いてもよ
い。
【００４９】ＵＢＦＧ２／１〜ＵＢＦＧ２／４に対する
インプットＣＮ０〜ＣＮ１５は、独立してプログラムさ
れるものでもプログラマブルな様式で生成されるもので
もよく、必要であれば、プログラマブルなメモリに記憶
されたシグナルから引き出すようにすることも可能であ
る。
インプットＣＮ０〜ＣＮ１５は、独立してプログラムさ
れるものでもプログラマブルな様式で生成されるもので
もよく、必要であれば、プログラマブルなメモリに記憶
されたシグナルから引き出すようにすることも可能であ
る。
【００５０】図２５は、ＰＬＤを相互接続するＬＣＮか
らのアウトプットＯ、Ｐを利用したさらに他の方法につ
いて、図２４に示したコントロ―ルロジックサ―キット
ＵＣＬと関連させて示したものである。コントロ―ルロ
ジックサ―キットＵＣＬ２のＵＢＦＧ２／１からのアウ
トプットＶ１は、ＤフリップフロップＤＦＦ１として示
したテンポラリストレ―ジメモリのインプットに接続さ
れる。フリップフロップのインプットは、クロックライ
ンＣＬＯＣＫ上の次のクロックパルスでＱアウトプット
に送られる。二つのコントロ―ルロジックサ―キットＵ
ＣＬ３ＡおよびＵＣＬ３ＢはＡＮＤゲ―トを有し、この
ＡＮＤゲ―トはコントロ―ルロジックサ―キットＵＣＬ
３ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵＢＦＧ
２／３からの各アウトプットＶ１ＡおよびＶ１Ｂ並びに
コモンプログラマブルＯＲゲ―トサ―キットＵＣＬ１Ｃ
からの入力Ｕ３を受ける。コントロ―ルロジックサ―キ
ットＵＣＬ３ＡおよびＵＣＬ３Ｂからのロジックアウト
プットＷ１ＡおよびＷ１Ｂは、クロックラインＣＬＯＣ
Ｋのクロックにより、ＤフリップフロップＤＦＦ２およ
びＤＦＦ３の各インプットに供給される。
らのアウトプットＯ、Ｐを利用したさらに他の方法につ
いて、図２４に示したコントロ―ルロジックサ―キット
ＵＣＬと関連させて示したものである。コントロ―ルロ
ジックサ―キットＵＣＬ２のＵＢＦＧ２／１からのアウ
トプットＶ１は、ＤフリップフロップＤＦＦ１として示
したテンポラリストレ―ジメモリのインプットに接続さ
れる。フリップフロップのインプットは、クロックライ
ンＣＬＯＣＫ上の次のクロックパルスでＱアウトプット
に送られる。二つのコントロ―ルロジックサ―キットＵ
ＣＬ３ＡおよびＵＣＬ３ＢはＡＮＤゲ―トを有し、この
ＡＮＤゲ―トはコントロ―ルロジックサ―キットＵＣＬ
３ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵＢＦＧ
２／３からの各アウトプットＶ１ＡおよびＶ１Ｂ並びに
コモンプログラマブルＯＲゲ―トサ―キットＵＣＬ１Ｃ
からの入力Ｕ３を受ける。コントロ―ルロジックサ―キ
ットＵＣＬ３ＡおよびＵＣＬ３Ｂからのロジックアウト
プットＷ１ＡおよびＷ１Ｂは、クロックラインＣＬＯＣ
Ｋのクロックにより、ＤフリップフロップＤＦＦ２およ
びＤＦＦ３の各インプットに供給される。
【００５１】フリップフロップＤＦＦ１、ＤＦＦ２およ
びＤＦＦ３からのＱアウトプットＱ１、Ｑ２およびＱ３
は、外部へのロジックシグナルとして用いることができ
る。これらのＱアウトプットＱ１、Ｑ２およびＱ３は、
フリップフロップＤＦＦ１、ＤＦＦ２およびＤＦＦ３か
らプログラマブリコントロ―ルドロジックシグナルジェ
ネレ―タセルＫＣ０〜ＫＣ３、ＫＣ４〜ＫＣ７およびＫ
Ｃ８〜ＫＣ１１へ送ることができ、これらはＵＢＦＧ２
／１〜ＵＢＦＧ２／３のインプットＣＮ０〜ＣＮ３に対
するシグナルＫ０〜Ｋ３、Ｋ４〜Ｋ７およびＫ８〜Ｋ１
１をそれぞれ生成している。
びＤＦＦ３からのＱアウトプットＱ１、Ｑ２およびＱ３
は、外部へのロジックシグナルとして用いることができ
る。これらのＱアウトプットＱ１、Ｑ２およびＱ３は、
フリップフロップＤＦＦ１、ＤＦＦ２およびＤＦＦ３か
らプログラマブリコントロ―ルドロジックシグナルジェ
ネレ―タセルＫＣ０〜ＫＣ３、ＫＣ４〜ＫＣ７およびＫ
Ｃ８〜ＫＣ１１へ送ることができ、これらはＵＢＦＧ２
／１〜ＵＢＦＧ２／３のインプットＣＮ０〜ＣＮ３に対
するシグナルＫ０〜Ｋ３、Ｋ４〜Ｋ７およびＫ８〜Ｋ１
１をそれぞれ生成している。
【００５２】ＫＣ０〜ＫＣ３におけるプログラマブリコ
ントロ―ルドロジックシグナルジェネレ―タセルＫの例
を図２６に示す。ＥＸＯＲゲ―トの一方のインプットは
プログラマブルメモリセルからのロジックシグナル値Ｍ
１を入力する。ＮＡＮＤゲ―トは二つのインプットを有
し、一方のインプットはプログラマブルメモリセルから
のロジックシグナル値Ｍ０を入力し、他方のインプット
はフリップフロップＤＦＦ１からのＱアウトプットを入
力する。したがって、セルＫからのアウトプットＫ０
は、 となる。
ントロ―ルドロジックシグナルジェネレ―タセルＫの例
を図２６に示す。ＥＸＯＲゲ―トの一方のインプットは
プログラマブルメモリセルからのロジックシグナル値Ｍ
１を入力する。ＮＡＮＤゲ―トは二つのインプットを有
し、一方のインプットはプログラマブルメモリセルから
のロジックシグナル値Ｍ０を入力し、他方のインプット
はフリップフロップＤＦＦ１からのＱアウトプットを入
力する。したがって、セルＫからのアウトプットＫ０
は、 となる。
【００５３】すでに述べたように、ＵＢＦＧ２／１に対
するセルＫＣ０〜ＫＣ３からのコントロ―ルインプット
Ｋ０〜Ｋ３は、各セルＫＣ０〜ＫＣ３に供給される選択
信号としてプログラマブルメモリセルに記憶されている
ロジックシグナル値Ｍ０およびＭ１を用いた Ｋ０〜Ｋ
３ ε ｛０、１、Ｑ１、Ｑ１* ｝ から、それぞれ選
択される。
するセルＫＣ０〜ＫＣ３からのコントロ―ルインプット
Ｋ０〜Ｋ３は、各セルＫＣ０〜ＫＣ３に供給される選択
信号としてプログラマブルメモリセルに記憶されている
ロジックシグナル値Ｍ０およびＭ１を用いた Ｋ０〜Ｋ
３ ε ｛０、１、Ｑ１、Ｑ１* ｝ から、それぞれ選
択される。
【００５４】外部からのロジックシグナルは、ポ―トＰ
１（例えば、ＰＬＤおよびコントロ―ルロジックサ―キ
ットが集積されている半導体チップにおけるタ―ミナル
ピン）から供給することができ、ＵＢＦＧ２／１に対し
てコントロ―ルインプットＫ０〜Ｋ３を供給するために
プログラマブリコントロ―ルドロジックシグナルジェネ
レ―タセルＫＣ０〜ＫＣ３へのインプットシグナルとし
て用いることができる。コントロ―ルロジックサ―キッ
トＵＣＬ２のＵＢＦＧ２／１に対するコントロ―ルイン
プットＫ０〜Ｋ３は、プログラマブルメモリセルに記憶
されている値Ｍ０、Ｍ１およびＭ２を選択信号として用
いた Ｋ０〜Ｋ３ ε ｛０、１、Ｑ１、Ｑ１* 、Ｐ
１｝ から選択される。これらのプログラマブリコント
ロ―ルドロジックシグナルジェネレ―タセルは、従来の
デザイン手順を用いてデザインすることができ、 Ｍ０ Ｍ１ Ｍ２ Ｋ０ ０ ０ ０ ０ ０ ０ １ １ ０ １ ０ Ｑ１* ０ １ １ Ｑ１ １ ０ ０ Ｐ１ という真理値表になる。
１（例えば、ＰＬＤおよびコントロ―ルロジックサ―キ
ットが集積されている半導体チップにおけるタ―ミナル
ピン）から供給することができ、ＵＢＦＧ２／１に対し
てコントロ―ルインプットＫ０〜Ｋ３を供給するために
プログラマブリコントロ―ルドロジックシグナルジェネ
レ―タセルＫＣ０〜ＫＣ３へのインプットシグナルとし
て用いることができる。コントロ―ルロジックサ―キッ
トＵＣＬ２のＵＢＦＧ２／１に対するコントロ―ルイン
プットＫ０〜Ｋ３は、プログラマブルメモリセルに記憶
されている値Ｍ０、Ｍ１およびＭ２を選択信号として用
いた Ｋ０〜Ｋ３ ε ｛０、１、Ｑ１、Ｑ１* 、Ｐ
１｝ から選択される。これらのプログラマブリコント
ロ―ルドロジックシグナルジェネレ―タセルは、従来の
デザイン手順を用いてデザインすることができ、 Ｍ０ Ｍ１ Ｍ２ Ｋ０ ０ ０ ０ ０ ０ ０ １ １ ０ １ ０ Ｑ１* ０ １ １ Ｑ１ １ ０ ０ Ｐ１ という真理値表になる。
【００５５】コントロ―ルロジックサ―キットＵＣＬ３
ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵＢＦＧ２
／３は、その入力ＣＮ０〜ＣＮ３に、プログラマブリコ
ントロ―ルドロジックジェネレ―タセルＫＣ４〜ＫＣ７
およびＫＣ８〜ＫＣ１１からのシグナルＫ４〜Ｋ７およ
びＫ８〜Ｋ１１を受ける。セルＫＣ６、ＫＣ７、ＫＣ１
０およびＫＣ１１は、上述したセルＫＣ０〜ＫＣ３に対
するのと同様にして、デザインおよびコントロ―ルされ
る。セルＫＣ６およびＫＣ７はフリップフロップＤＦＦ
２のＱ２およびイクスタ―ナルピンＰ２から入力を受
け、セルＫＣ１０およびＫＣ１１はフリップフロップＤ
ＦＦ３のＱ３およびイクスタ―ナルピンＰ３から入力を
受ける。
ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵＢＦＧ２
／３は、その入力ＣＮ０〜ＣＮ３に、プログラマブリコ
ントロ―ルドロジックジェネレ―タセルＫＣ４〜ＫＣ７
およびＫＣ８〜ＫＣ１１からのシグナルＫ４〜Ｋ７およ
びＫ８〜Ｋ１１を受ける。セルＫＣ６、ＫＣ７、ＫＣ１
０およびＫＣ１１は、上述したセルＫＣ０〜ＫＣ３に対
するのと同様にして、デザインおよびコントロ―ルされ
る。セルＫＣ６およびＫＣ７はフリップフロップＤＦＦ
２のＱ２およびイクスタ―ナルピンＰ２から入力を受
け、セルＫＣ１０およびＫＣ１１はフリップフロップＤ
ＦＦ３のＱ３およびイクスタ―ナルピンＰ３から入力を
受ける。
【００５６】ロジックジェネレ―タセルＫＣ４およびＫ
Ｃ８は、フリップフロップＤＦＦ１からＱ１をフリップ
フロップＤＦＦ２からＱ２を、ＳＨＩＦＴインプットと
してそれぞれ受ける。Ｑ１はまたＣＯＵＮＴＥＲプロパ
ゲ―ションインプットとしてファンクションセルＫＣ５
に供給され、ＡＮＤＥＤシグナルＱ１＆Ｑ２はＣＯＵＮ
ＴＥＲプロパゲ―ションインプットとしてセルＫＣ９に
供給される。
Ｃ８は、フリップフロップＤＦＦ１からＱ１をフリップ
フロップＤＦＦ２からＱ２を、ＳＨＩＦＴインプットと
してそれぞれ受ける。Ｑ１はまたＣＯＵＮＴＥＲプロパ
ゲ―ションインプットとしてファンクションセルＫＣ５
に供給され、ＡＮＤＥＤシグナルＱ１＆Ｑ２はＣＯＵＮ
ＴＥＲプロパゲ―ションインプットとしてセルＫＣ９に
供給される。
【００５７】コントロ―ルロジックサ―キットＵＣＬ３
ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵＢＦＧ２
／３に対するロジックシグナルジェネレ―タセルＫＣ４
およびＫＣ８によって生成されるインプットＫ４および
Ｋ８は、プログラマブルメモリセルに記憶されている値
Ｍ０、Ｍ１およびＭ２を選択信号として用いた Ｋ４ε
｛０、１、Ｑ２、Ｑ２* 、ＳＨＩＦＴ、Ｐ２｝ およ
び Ｋ８ ε ｛０、１、Ｑ３、Ｑ３* 、ＳＨＩＦＴ、
Ｐ３｝ から選択される。プログラマブリコントロ―ル
ドロジックシグナルジェネレ―タセルＫＣ４およびＫＣ
８は、従来のデザイン手順を用いてデザインすることが
でき、 Ｍ０ Ｍ１ Ｍ２ Ｋ０ ０ ０ ０ ０ ０ ０ １ １ ０ １ ０ Ｑ２* ０ １ １ Ｑ２ １ ０ １ Ｐ １ １ ０ ＳＨＩＦＴ という真理値表になる。
ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵＢＦＧ２
／３に対するロジックシグナルジェネレ―タセルＫＣ４
およびＫＣ８によって生成されるインプットＫ４および
Ｋ８は、プログラマブルメモリセルに記憶されている値
Ｍ０、Ｍ１およびＭ２を選択信号として用いた Ｋ４ε
｛０、１、Ｑ２、Ｑ２* 、ＳＨＩＦＴ、Ｐ２｝ およ
び Ｋ８ ε ｛０、１、Ｑ３、Ｑ３* 、ＳＨＩＦＴ、
Ｐ３｝ から選択される。プログラマブリコントロ―ル
ドロジックシグナルジェネレ―タセルＫＣ４およびＫＣ
８は、従来のデザイン手順を用いてデザインすることが
でき、 Ｍ０ Ｍ１ Ｍ２ Ｋ０ ０ ０ ０ ０ ０ ０ １ １ ０ １ ０ Ｑ２* ０ １ １ Ｑ２ １ ０ １ Ｐ １ １ ０ ＳＨＩＦＴ という真理値表になる。
【００５８】上述したＫＣ４／ＫＣ８タイプのロジック
ジェネレ―タセルを用いて行なわれるシフト動作は、連
続したクロック動作によりピンＰｘからロ―ドされる信
号を一時的にＤＦＦ１、ＤＦＦ２およびＤＦＦＤ３に記
憶することを可能とする。これにより、パラレルイン−
シリアルアウトおよびシリアルイン−パラレルアウトの
シフトレジスタを機能的に一つのサ―キットに集積化す
ることが可能となる。このサ―キットは、多項式のブ―
ル演算等のファンクションに対してこれらのシグナルを
処理ことに用いることができ、エラ―探知およびコーデ
ィング修正の実行に対して広範に利用することができ
る。
ジェネレ―タセルを用いて行なわれるシフト動作は、連
続したクロック動作によりピンＰｘからロ―ドされる信
号を一時的にＤＦＦ１、ＤＦＦ２およびＤＦＦＤ３に記
憶することを可能とする。これにより、パラレルイン−
シリアルアウトおよびシリアルイン−パラレルアウトの
シフトレジスタを機能的に一つのサ―キットに集積化す
ることが可能となる。このサ―キットは、多項式のブ―
ル演算等のファンクションに対してこれらのシグナルを
処理ことに用いることができ、エラ―探知およびコーデ
ィング修正の実行に対して広範に利用することができ
る。
【００５９】同様に、コントロ―ルロジックサ―キット
ＵＣＬ３ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵ
ＢＦＧ２／３に対するセルＫＣ５およびＫＣ９によって
生成されるインプットＫ５およびＫ９は、プログラマブ
ルメモリセルに記憶されている値Ｍ０、Ｍ１およびＭ２
を選択信号として用いた Ｋ５ ε ｛０、１、Ｑ２、
Ｑ２* 、ＣＯＵＮＴ xor Ｑ２、Ｐ２｝ および Ｋ９
ε ｛０、１、Ｑ３、Ｑ３* 、ＣＯＵＮＴ xor Ｑ
３、Ｐ３｝ から選択される。プログラマブリコントロ
―ルドロジックシグナルジェネレ―タセルＫＣ５および
ＫＣ９は、従来のデザイン手順を用いてデザインするこ
とができ、 Ｍ０ Ｍ１ Ｍ２ Ｋ０ ０ ０ ０ ０ ０ ０ １ １ ０ １ ０ Ｑ* ０ １ １ Ｑ １ ０ ０ Ｐ １ ０ １ ＣＯＵＮＴ xor Ｑ という真理値表になる。
ＵＣＬ３ＡおよびＵＣＬ３ＢのＵＢＦＧ２／２およびＵ
ＢＦＧ２／３に対するセルＫＣ５およびＫＣ９によって
生成されるインプットＫ５およびＫ９は、プログラマブ
ルメモリセルに記憶されている値Ｍ０、Ｍ１およびＭ２
を選択信号として用いた Ｋ５ ε ｛０、１、Ｑ２、
Ｑ２* 、ＣＯＵＮＴ xor Ｑ２、Ｐ２｝ および Ｋ９
ε ｛０、１、Ｑ３、Ｑ３* 、ＣＯＵＮＴ xor Ｑ
３、Ｐ３｝ から選択される。プログラマブリコントロ
―ルドロジックシグナルジェネレ―タセルＫＣ５および
ＫＣ９は、従来のデザイン手順を用いてデザインするこ
とができ、 Ｍ０ Ｍ１ Ｍ２ Ｋ０ ０ ０ ０ ０ ０ ０ １ １ ０ １ ０ Ｑ* ０ １ １ Ｑ １ ０ ０ Ｐ １ ０ １ ＣＯＵＮＴ xor Ｑ という真理値表になる。
【００６０】カウンタとしての機能は、ＵＣＬ３タイプ
ステ―ジとこれに対応したＤフリップフロップとＫＣ８
〜ＫＣ１１に対応したファンクションセルとを接続する
ことにより得られる。ＫＣ９タイプのプログラマブルフ
ァンクションセルは、図２５に示すように、そのステ―
ジのＤフリップフロップおよびその前のステ―ジのＤフ
リップフロップからのインプットを受け、アップカウン
タとして機能する。ダウンカウンタおよびアップ／ダウ
ンカウンタとしての機能は、ＤフリップフロップのＱお
よびＱ* アウトプットの接続を隣接するステ―ジのＫＣ
９タイプのプログラマブルロジックジェネレ―タセルに
対して適当に変更することにより得られる。カウンタの
機能は、ｎビットカウンタ（Ｑ１、……、Ｑｎ）を想定
した場合には、 カウントアップ： Ｑｉ（next）＝Ｑｉ（now ） XOR CountUpi CountUpi＝ １ ｉｆ ｉ＝１ ＝Ｑ１＆Ｑ２＆……Ｑi-1 ｉｆ ｉ＞１ カウントダウン： Ｑｉ（next）＝Ｑｉ（now ） XOR CountDowni CountDowni＝ １ ｉｆ ｉ＝１ ＝Ｑ１* ＆Ｑ２* ＆……Ｑi-1* ｉｆ ｉ＞１ カウントアップ／ダウン（アップダウンコントロ―ル
ド）： Ｑｉ（next）＝Ｑｉ（now ） XOR CountUpDowni CountUpDowni＝CountUpi ＆ UpDown OR CountDowni
＆ UpDown* と表すことができる。
ステ―ジとこれに対応したＤフリップフロップとＫＣ８
〜ＫＣ１１に対応したファンクションセルとを接続する
ことにより得られる。ＫＣ９タイプのプログラマブルフ
ァンクションセルは、図２５に示すように、そのステ―
ジのＤフリップフロップおよびその前のステ―ジのＤフ
リップフロップからのインプットを受け、アップカウン
タとして機能する。ダウンカウンタおよびアップ／ダウ
ンカウンタとしての機能は、ＤフリップフロップのＱお
よびＱ* アウトプットの接続を隣接するステ―ジのＫＣ
９タイプのプログラマブルロジックジェネレ―タセルに
対して適当に変更することにより得られる。カウンタの
機能は、ｎビットカウンタ（Ｑ１、……、Ｑｎ）を想定
した場合には、 カウントアップ： Ｑｉ（next）＝Ｑｉ（now ） XOR CountUpi CountUpi＝ １ ｉｆ ｉ＝１ ＝Ｑ１＆Ｑ２＆……Ｑi-1 ｉｆ ｉ＞１ カウントダウン： Ｑｉ（next）＝Ｑｉ（now ） XOR CountDowni CountDowni＝ １ ｉｆ ｉ＝１ ＝Ｑ１* ＆Ｑ２* ＆……Ｑi-1* ｉｆ ｉ＞１ カウントアップ／ダウン（アップダウンコントロ―ル
ド）： Ｑｉ（next）＝Ｑｉ（now ） XOR CountUpDowni CountUpDowni＝CountUpi ＆ UpDown OR CountDowni
＆ UpDown* と表すことができる。
【００６１】図２５を用いて説明したネットワ―クのさ
らなる多用性については、以下のようにして得ることが
できる。いずれかまたはすべてのフリップフロップＤＦ
Ｆ１、ＤＦＦ２およびＤＦＦ３からのＱアウトプット並
びにプログラマブルＯＲゲ―トＰＯＲからのアウトプッ
トは、外部へのロジックシグナルとして用いることが可
能である。図２５に示すように、フリップフロップＤＦ
Ｆ１のアウトプットＱ１および付加的なコントロ―ルサ
―キットＵＣＬ１ＡからのロジックシグナルＵ０は、2-
to-1マルチプレクサＭＵＸＡへのインプットとして供給
される。フリップフロップからのＱアウトプットおよび
ＵＣＬ３タイプのコントロ―ルサ―キットのプログラマ
ブルＯＲゲ―トからのアウトプットは、マルチプレクサ
へのインプットとして供給される。図２５に示すよう
に、フリップフロップＤＦＦ３からのＱ３アウトプット
およびコントロ―ルサ―キットＵＣＬ３Ｂのプログラマ
ブルＯＲゲ―トからのＵ２アウトプットは、2-to-1マル
チプレクサＭＵＸＣへ接続される。より広範なフレキシ
ビリティに対しては、フリップフロップのＱアウトプッ
トおよびプログラマブルＯＲゲ―トからのロジックシグ
ナルアウトプット並びにこれらの反転値は、4-to-1マル
チプレクサマルチプレクサへのインプットとして供給さ
れ、アウトプットシグナルの極性を選択するために用い
られる。図２５に示すように、マルチプレクサＭＵＸＢ
には、フリップフロップＤＦＦ２からのＱ２およびＱ２
* アウトプットが入力される一方、プログラマブルＯＲ
ゲ―トＵＣＬ１ＢからのロジックシグナルＵ０が直接ま
たはインバ―タＩＮＶを通して入力される。
らなる多用性については、以下のようにして得ることが
できる。いずれかまたはすべてのフリップフロップＤＦ
Ｆ１、ＤＦＦ２およびＤＦＦ３からのＱアウトプット並
びにプログラマブルＯＲゲ―トＰＯＲからのアウトプッ
トは、外部へのロジックシグナルとして用いることが可
能である。図２５に示すように、フリップフロップＤＦ
Ｆ１のアウトプットＱ１および付加的なコントロ―ルサ
―キットＵＣＬ１ＡからのロジックシグナルＵ０は、2-
to-1マルチプレクサＭＵＸＡへのインプットとして供給
される。フリップフロップからのＱアウトプットおよび
ＵＣＬ３タイプのコントロ―ルサ―キットのプログラマ
ブルＯＲゲ―トからのアウトプットは、マルチプレクサ
へのインプットとして供給される。図２５に示すよう
に、フリップフロップＤＦＦ３からのＱ３アウトプット
およびコントロ―ルサ―キットＵＣＬ３Ｂのプログラマ
ブルＯＲゲ―トからのＵ２アウトプットは、2-to-1マル
チプレクサＭＵＸＣへ接続される。より広範なフレキシ
ビリティに対しては、フリップフロップのＱアウトプッ
トおよびプログラマブルＯＲゲ―トからのロジックシグ
ナルアウトプット並びにこれらの反転値は、4-to-1マル
チプレクサマルチプレクサへのインプットとして供給さ
れ、アウトプットシグナルの極性を選択するために用い
られる。図２５に示すように、マルチプレクサＭＵＸＢ
には、フリップフロップＤＦＦ２からのＱ２およびＱ２
* アウトプットが入力される一方、プログラマブルＯＲ
ゲ―トＵＣＬ１ＢからのロジックシグナルＵ０が直接ま
たはインバ―タＩＮＶを通して入力される。
【００６２】図２５にはまた、イクスタ―ナルピンに対
するマルチプレクサからのアウトプットの接続を選択す
るために用いるイネ―ブルインプットの多用性を実現す
る回路についても示されている。マルチプレクサＭＵＸ
Ｂからのアウトプットは、スイッチインバ―タＩＮＶＳ
を通してイクスタ―ナルピンＰ２に接続されている。イ
ンバ―タＩＮＶＳへのイネ―ブルインプットは、図３に
示したようなユニバ―サルブ―レンファンクションジェ
ネレ―タＵＢＦＧ２／Ｘによって供給される。アウトプ
ットイネ―ブルシグナルＯＥ１およびＯＥ２は、ＵＢＦ
Ｇ２／Ｘへのロジックインプットシグナル（図３のロジ
ックインプットシグナルＡおよびＢと同等）として供給
される。インプットＣＮ０〜ＣＮ３へのシグナルは、図
３の記憶されている値Ｅ００〜Ｅ０１と同様にして、プ
ログラマブルメモリに記憶されている値によって供給さ
れることができる。
するマルチプレクサからのアウトプットの接続を選択す
るために用いるイネ―ブルインプットの多用性を実現す
る回路についても示されている。マルチプレクサＭＵＸ
Ｂからのアウトプットは、スイッチインバ―タＩＮＶＳ
を通してイクスタ―ナルピンＰ２に接続されている。イ
ンバ―タＩＮＶＳへのイネ―ブルインプットは、図３に
示したようなユニバ―サルブ―レンファンクションジェ
ネレ―タＵＢＦＧ２／Ｘによって供給される。アウトプ
ットイネ―ブルシグナルＯＥ１およびＯＥ２は、ＵＢＦ
Ｇ２／Ｘへのロジックインプットシグナル（図３のロジ
ックインプットシグナルＡおよびＢと同等）として供給
される。インプットＣＮ０〜ＣＮ３へのシグナルは、図
３の記憶されている値Ｅ００〜Ｅ０１と同様にして、プ
ログラマブルメモリに記憶されている値によって供給さ
れることができる。
【００６３】このようにして、ＯＥ１およびＯＥ２の１
６個のブーリアンファンクションは、マルチプレクサＭ
ＵＸＢからのアウトプットとイクスタ―ナルピンＰ２と
の接続を選択するために用いることができる。同様のア
ウトプットイネーブルセレクションサーキットは、ＭＵ
ＸＡおよびＭＵＸＣ等の他のアウトプットセレクショマ
ルチプレクサと一緒に用いることも可能である。
６個のブーリアンファンクションは、マルチプレクサＭ
ＵＸＢからのアウトプットとイクスタ―ナルピンＰ２と
の接続を選択するために用いることができる。同様のア
ウトプットイネーブルセレクションサーキットは、ＭＵ
ＸＡおよびＭＵＸＣ等の他のアウトプットセレクショマ
ルチプレクサと一緒に用いることも可能である。
【００６４】ロジックシグナルＵ１およびＵ２のＵＢＦ
Ｇ２／１への入力に基き、ロジックシグナルＫ０、Ｋ
１、Ｋ２およびＫ３は選択的にＵＢＦＧ２／１のインプ
ットからアウトプットへと送られる。ＵＢＦＧ２／１の
アウトプットシグナルＶ１は、ＤフリップフロップＤＦ
Ｆ１へのデータインプットシグナルとして供給される。
シグナルジェネレータＫ０、Ｋ１、Ｋ２およびＫ３のＫ
Ｃ０〜ＫＣ３は、それぞれメモリＭ０、Ｍ１およびＭ２
の３個のビットの状態によって制御されるセレクタを有
する。ＤＦＦにクロックが供給されると、これらの信号
のうちＵＢＦＧ２／１にアウトプットされている信号が
Ｄフリップフロップにセットされる。Ｄフリップフロッ
プが新たな状態に安定してＱアウトプットに出力される
と、そのアウトプットはプログラマブルシグナルジェネ
レータＫＣ０、ＫＣ１、ＫＣ２およびＫＣ３に伝達され
る。このＱシグナルの変化はこれらのシグナルジェネレ
ータＫＣ０およびＫＣ３の回路を通過し、その結果イン
ターナルシグナルが影響を受け、ＫＣ０〜ＫＣ３のアウ
トプットシグナルに影響を与える。
Ｇ２／１への入力に基き、ロジックシグナルＫ０、Ｋ
１、Ｋ２およびＫ３は選択的にＵＢＦＧ２／１のインプ
ットからアウトプットへと送られる。ＵＢＦＧ２／１の
アウトプットシグナルＶ１は、ＤフリップフロップＤＦ
Ｆ１へのデータインプットシグナルとして供給される。
シグナルジェネレータＫ０、Ｋ１、Ｋ２およびＫ３のＫ
Ｃ０〜ＫＣ３は、それぞれメモリＭ０、Ｍ１およびＭ２
の３個のビットの状態によって制御されるセレクタを有
する。ＤＦＦにクロックが供給されると、これらの信号
のうちＵＢＦＧ２／１にアウトプットされている信号が
Ｄフリップフロップにセットされる。Ｄフリップフロッ
プが新たな状態に安定してＱアウトプットに出力される
と、そのアウトプットはプログラマブルシグナルジェネ
レータＫＣ０、ＫＣ１、ＫＣ２およびＫＣ３に伝達され
る。このＱシグナルの変化はこれらのシグナルジェネレ
ータＫＣ０およびＫＣ３の回路を通過し、その結果イン
ターナルシグナルが影響を受け、ＫＣ０〜ＫＣ３のアウ
トプットシグナルに影響を与える。
【００６５】同様に、ピンＰ１のロジックシグナルの状
態変化は、シグナルジェネレータＫＣ０〜ＫＣ３を通し
てＤフリップフロップのインプットに影響を与える。こ
れにより、ＰＬＤリソースを用いることなく、ピン状態
をＤフリップフロップに伝達することが可能となる。Ｐ
ＬＤリソースはＤフリップフロップを含むどのようなシ
グナルアクティビティがエンゲージされるべきかを決定
するために用いられ、特定の回路が選択されたアクティ
ビティを実行するために呼び出される。
態変化は、シグナルジェネレータＫＣ０〜ＫＣ３を通し
てＤフリップフロップのインプットに影響を与える。こ
れにより、ＰＬＤリソースを用いることなく、ピン状態
をＤフリップフロップに伝達することが可能となる。Ｐ
ＬＤリソースはＤフリップフロップを含むどのようなシ
グナルアクティビティがエンゲージされるべきかを決定
するために用いられ、特定の回路が選択されたアクティ
ビティを実行するために呼び出される。
【００６６】図２７は、図２５をアレンジしたものであ
るが、図２５では２ロジックインプットのユニバーサル
ブーリアンファンクションジェネレータＵＢＦＧ３を採
用しているのに対し、図２７では３ロジックインプット
のユニバーサルブーリアンファンクションジェネレータ
ＵＢＦＧ３を採用している。すでに説明したように、こ
の３ロジックインプットのブーリアンファンクションジ
ェネレータは、３インプットシグナルをすべてデコード
する場合には、８個のコントロールインプットシグナル
を必要とする。図２７において、コントロールロジック
サーキットＵＣＬ２、ＵＣＬ３ＡおよびＵＣＬ３ＢのＵ
ＢＦＧ３／１、ＵＢＦＧ３／２およびＵＢＦＧ３／３
は、対応するコントロールロジックサーキットＵＣＬ１
Ａ、ＵＣＬ１ＢおよびＵＣＬ１Ｃからのロジックインプ
ットＵ０を受ける。これらの各ＵＢＦＧに対するシグナ
ルＫ１２〜１５、Ｋ１６〜１９およびＫ２０〜２３は、
プログラマブリコントロールドロジックシグナルジェネ
レータセルＫＣ１２〜１５、ＫＣ１６〜１９およびＫＣ
２０〜２３によって供給される。
るが、図２５では２ロジックインプットのユニバーサル
ブーリアンファンクションジェネレータＵＢＦＧ３を採
用しているのに対し、図２７では３ロジックインプット
のユニバーサルブーリアンファンクションジェネレータ
ＵＢＦＧ３を採用している。すでに説明したように、こ
の３ロジックインプットのブーリアンファンクションジ
ェネレータは、３インプットシグナルをすべてデコード
する場合には、８個のコントロールインプットシグナル
を必要とする。図２７において、コントロールロジック
サーキットＵＣＬ２、ＵＣＬ３ＡおよびＵＣＬ３ＢのＵ
ＢＦＧ３／１、ＵＢＦＧ３／２およびＵＢＦＧ３／３
は、対応するコントロールロジックサーキットＵＣＬ１
Ａ、ＵＣＬ１ＢおよびＵＣＬ１Ｃからのロジックインプ
ットＵ０を受ける。これらの各ＵＢＦＧに対するシグナ
ルＫ１２〜１５、Ｋ１６〜１９およびＫ２０〜２３は、
プログラマブリコントロールドロジックシグナルジェネ
レータセルＫＣ１２〜１５、ＫＣ１６〜１９およびＫＣ
２０〜２３によって供給される。
【００６７】図２８は、図２７をさらにアレンジしたも
のである。コントロールロジックサーキットＵＣＬ１Ａ
からのロジックアウトプットＵ３を直接マルチプレクサ
ＭＵＸＡに接続する代わりに、２ロジックインプットの
ユニバーサルブーリアンファンクションジェネレータＵ
ＢＦＧ２／４の一方のロジックインプットに接続され
る。コントロールロジックサーキットＵＣＬ２からのア
ウトプットＵ２はＵＢＦＧ２／４の他方のロジックイン
プットに供給され、ＵＢＦＧ２／４からのアウトプット
は２−１マルチプレクサＭＵＸＡのインプットに接続さ
れる。プログラマブリコントロールドロジックシグナル
ジェネレータセルＫＣ２４〜２７は、ＵＢＦＧ２／４の
インプットＣＮ０〜ＣＮ３に接続される。ロジックジェ
ネレータセルＫＣ２４〜２７は、フリップフロップＤＦ
Ｆ１からのＱインプットおよびピンＰ１からのイクスタ
ーナルピンインプットを受ける。なお、図２７に示した
コントロールロジックサーキットＵＣＬ２のＵＢＦＧ３
／１は３ロジックインプットであるが、図２８に示した
ジェネレータＵＢＦＧ２／１は２ロジックインプットと
なっている。
のである。コントロールロジックサーキットＵＣＬ１Ａ
からのロジックアウトプットＵ３を直接マルチプレクサ
ＭＵＸＡに接続する代わりに、２ロジックインプットの
ユニバーサルブーリアンファンクションジェネレータＵ
ＢＦＧ２／４の一方のロジックインプットに接続され
る。コントロールロジックサーキットＵＣＬ２からのア
ウトプットＵ２はＵＢＦＧ２／４の他方のロジックイン
プットに供給され、ＵＢＦＧ２／４からのアウトプット
は２−１マルチプレクサＭＵＸＡのインプットに接続さ
れる。プログラマブリコントロールドロジックシグナル
ジェネレータセルＫＣ２４〜２７は、ＵＢＦＧ２／４の
インプットＣＮ０〜ＣＮ３に接続される。ロジックジェ
ネレータセルＫＣ２４〜２７は、フリップフロップＤＦ
Ｆ１からのＱインプットおよびピンＰ１からのイクスタ
ーナルピンインプットを受ける。なお、図２７に示した
コントロールロジックサーキットＵＣＬ２のＵＢＦＧ３
／１は３ロジックインプットであるが、図２８に示した
ジェネレータＵＢＦＧ２／１は２ロジックインプットと
なっている。
【００６８】また図２８では、マルチプレクサＭＵＸＢ
は２ロジックインプットのユニバーサルブーリアンファ
ンクションジェネレータＵＢＦＧ２／５のアウトプット
およびその反転アウトプットを受け、このＵＢＦＧ２／
５はコントロールロジックサーキットＵＣＬ１Ｂからの
ロジックコントロールシグナルＵ０およびコントロール
ロジックサーキットＵＣＬ３Ａからのロジックアウトプ
ットシグナルＵ２を受けるように（ＵＢＦＧ２／４と類
似の方法で）接続される。ＵＢＦＧ２／５へのコントロ
ールシグナルＫ２８〜３１はプログラマブリコントロー
ルドロジックシグナルジェネレータセルＫＣ２８〜３１
から供給され、ＫＣ２８〜３１はフリップフロップＤＦ
Ｆ２およびイクスターナルピンＰ２からのインプットＱ
２およびＰ２を受ける。
は２ロジックインプットのユニバーサルブーリアンファ
ンクションジェネレータＵＢＦＧ２／５のアウトプット
およびその反転アウトプットを受け、このＵＢＦＧ２／
５はコントロールロジックサーキットＵＣＬ１Ｂからの
ロジックコントロールシグナルＵ０およびコントロール
ロジックサーキットＵＣＬ３Ａからのロジックアウトプ
ットシグナルＵ２を受けるように（ＵＢＦＧ２／４と類
似の方法で）接続される。ＵＢＦＧ２／５へのコントロ
ールシグナルＫ２８〜３１はプログラマブリコントロー
ルドロジックシグナルジェネレータセルＫＣ２８〜３１
から供給され、ＫＣ２８〜３１はフリップフロップＤＦ
Ｆ２およびイクスターナルピンＰ２からのインプットＱ
２およびＰ２を受ける。
【００６９】また図２８では、マルチプレクサを用いず
にアウトプットシグナルを選択することができる方法を
示している。例えば、図２７のマルチプレクサＭＵＸＣ
を用いる代わりに、図２８ではユニバーサルブーリアン
ファンクションジェネレータＵＢＦＧ２／６を用い、こ
れはコントロールロジックサーキットＵＣＬ１Ｃから一
方のロジックインプットシグナルＵ０をフリップフロッ
プＤＦＦ３のＱアウトプットを他方のロジックインプッ
トシグナルとして受けている。プログラマブリコントロ
ールドロジックファンクションセルＫＣ３２〜３５のグ
ループは、フリップフロップＤＦＦ３およびイクスター
ナルピンＰ３からＱ３インプットおよびＰ３インプット
を受けている。これらのロジックシグナルジェネレータ
セルからのロジックシグナルアウトプットは、ＵＢＦＧ
２／６のコントロールインプットＣＮ０〜ＣＮ３に対し
てコントロールインプットシグナルＫ３２〜３５を供給
するように接続されている。このようなアレンジメント
は、アウトプットシグナルの選択にマルチプレクサを用
いる場合に比べて、より多用性を有している。
にアウトプットシグナルを選択することができる方法を
示している。例えば、図２７のマルチプレクサＭＵＸＣ
を用いる代わりに、図２８ではユニバーサルブーリアン
ファンクションジェネレータＵＢＦＧ２／６を用い、こ
れはコントロールロジックサーキットＵＣＬ１Ｃから一
方のロジックインプットシグナルＵ０をフリップフロッ
プＤＦＦ３のＱアウトプットを他方のロジックインプッ
トシグナルとして受けている。プログラマブリコントロ
ールドロジックファンクションセルＫＣ３２〜３５のグ
ループは、フリップフロップＤＦＦ３およびイクスター
ナルピンＰ３からＱ３インプットおよびＰ３インプット
を受けている。これらのロジックシグナルジェネレータ
セルからのロジックシグナルアウトプットは、ＵＢＦＧ
２／６のコントロールインプットＣＮ０〜ＣＮ３に対し
てコントロールインプットシグナルＫ３２〜３５を供給
するように接続されている。このようなアレンジメント
は、アウトプットシグナルの選択にマルチプレクサを用
いる場合に比べて、より多用性を有している。
【００７０】図２９は、図２８をさらにアレンジしたも
のである。図２９では、個別のフリップフロップの代わ
りに、テンポラリな記憶手段やレジスタのペア、例えば
ＤフリップフロップのペアＤＦＦ１Ａ、１Ｂ；ＤＦＦ２
Ａ、２Ｂ；ＤＦＦ３Ａ、３Ｂを用いている。コントロー
ルロジックサーキットＵＣＬ２のＵＢＦＧ２／１からの
アウトプットＶ１は、フリップフロップのペアＤＦＦ１
Ａ、１ＢのＤインプットに供給されている。コントロー
ルロジックサーキットＵＣＬ３ＡおよびＵＣＬ３ＢのＡ
ＮＤゲートからのアウトプットＷ１は、それぞれフリッ
プフロップのペアＤＦＦ２Ａ、２ＢおよびＤＦＦ３Ａ、
３ＢのＤインプットに供給されている。フリップフロッ
プＤＦＦ１Ｂ、ＤＦＦ２ＢおよびＤＦＦ３ＢのＤインプ
ットの状態は、これらのフリップフロップがＥＮＡＢＬ
Ｅラインに供給されるシグナルＥＮによってイネーブル
状態になったときにクロックラインＣＬＯＣＫ上のクロ
ックシグナルにより、Ｑアウトプットに伝達される。同
様に、フリップフロップＤＦＦ１Ａ、ＤＦＦ２Ａおよび
ＤＦＦ３ＡのＤインプットの状態は、これらのフリップ
フロップがＥＮＡＢＬＥラインに供給されるシグナルＥ
Ｎ＊によってイネーブル状態になったときにクロックラ
インＣＬＯＣＫ上のクロックシグナルにより、Ｑアウト
プットに伝達される。
のである。図２９では、個別のフリップフロップの代わ
りに、テンポラリな記憶手段やレジスタのペア、例えば
ＤフリップフロップのペアＤＦＦ１Ａ、１Ｂ；ＤＦＦ２
Ａ、２Ｂ；ＤＦＦ３Ａ、３Ｂを用いている。コントロー
ルロジックサーキットＵＣＬ２のＵＢＦＧ２／１からの
アウトプットＶ１は、フリップフロップのペアＤＦＦ１
Ａ、１ＢのＤインプットに供給されている。コントロー
ルロジックサーキットＵＣＬ３ＡおよびＵＣＬ３ＢのＡ
ＮＤゲートからのアウトプットＷ１は、それぞれフリッ
プフロップのペアＤＦＦ２Ａ、２ＢおよびＤＦＦ３Ａ、
３ＢのＤインプットに供給されている。フリップフロッ
プＤＦＦ１Ｂ、ＤＦＦ２ＢおよびＤＦＦ３ＢのＤインプ
ットの状態は、これらのフリップフロップがＥＮＡＢＬ
Ｅラインに供給されるシグナルＥＮによってイネーブル
状態になったときにクロックラインＣＬＯＣＫ上のクロ
ックシグナルにより、Ｑアウトプットに伝達される。同
様に、フリップフロップＤＦＦ１Ａ、ＤＦＦ２Ａおよび
ＤＦＦ３ＡのＤインプットの状態は、これらのフリップ
フロップがＥＮＡＢＬＥラインに供給されるシグナルＥ
Ｎ＊によってイネーブル状態になったときにクロックラ
インＣＬＯＣＫ上のクロックシグナルにより、Ｑアウト
プットに伝達される。
【００７１】フリップフロップＤＦＦ１ＡおよびＤＦＦ
１ＢのＱアウトプットはアウトプットラインＱ１に接続
され、フリップフロップＤＦＦ２ＡおよびＤＦＦ２Ｂの
ＱアウトプットはアウトプットラインＱ２に接続され、
フリップフロップＤＦＦ３ＡおよびＤＦＦ３ＢのＱアウ
トプットはアウトプットラインＱ３に接続される。この
ように、各フリップフロップから対応するアウトプット
マルチプレクサおよびファンクションセルへのＱアウト
プットの接続はＥＮシグナルまたはＥＮ* シグナルによ
って選択される。
１ＢのＱアウトプットはアウトプットラインＱ１に接続
され、フリップフロップＤＦＦ２ＡおよびＤＦＦ２Ｂの
ＱアウトプットはアウトプットラインＱ２に接続され、
フリップフロップＤＦＦ３ＡおよびＤＦＦ３ＢのＱアウ
トプットはアウトプットラインＱ３に接続される。この
ように、各フリップフロップから対応するアウトプット
マルチプレクサおよびファンクションセルへのＱアウト
プットの接続はＥＮシグナルまたはＥＮ* シグナルによ
って選択される。
【００７２】図２７〜２９において、ロジックジェネレ
ータセルＫＣ１２〜ＫＣ３５は、ファンクションセルＫ
Ｃ０〜ＫＣ３と同様にして実施することができる。
ータセルＫＣ１２〜ＫＣ３５は、ファンクションセルＫ
Ｃ０〜ＫＣ３と同様にして実施することができる。
【００７３】プログラマブリコントロールドロジックシ
グナルジェネレータセルＫＣ０〜ＫＣ３５に対するコン
トロールシグナルＭ０、Ｍ１等は、プログラマブルかつ
各ファンクションセルに対して独立のメモリセルに記憶
されている値によって供給できることがわかる。
グナルジェネレータセルＫＣ０〜ＫＣ３５に対するコン
トロールシグナルＭ０、Ｍ１等は、プログラマブルかつ
各ファンクションセルに対して独立のメモリセルに記憶
されている値によって供給できることがわかる。
【００７４】図２４〜図２９には、ロジックコントロー
ルネットワーク（例えば、図１８に描かれたもの）によ
って相互接続される二つのプログラマブルロジックデバ
イスからのロジックインプットを受けるための接続に対
して、種々のプログラマブルロジックファンクションネ
ットワークが示されている。
ルネットワーク（例えば、図１８に描かれたもの）によ
って相互接続される二つのプログラマブルロジックデバ
イスからのロジックインプットを受けるための接続に対
して、種々のプログラマブルロジックファンクションネ
ットワークが示されている。
【００７５】しかしながら、すでに説明したように、サ
―キットＬＣＮからのＯ、Ｐアウトプットは３以上のＰ
ＬＤから得ることが可能である。図２４〜２９に示した
種々のネットワ―クそれぞれは、ロジックインプットＯ
ｋ、Ｏｌ、Ｐｍ、Ｐｎを供給するＬＣＮにおいて相互接
続されるＰＬＤに関連して、特定の全体的なロジックフ
ァンクションネットワークの供給を要求されるするよう
にして選択される。例としてＬＣＮに基く４個のロジッ
クインプットについて示しているが、これは重要なこと
ではない。しかしながら、インプット数が増加すると、
プログラマブルＯＲサ―キットＰＯＲの複雑さも増加す
る（さらに、図２５−３０ではＵＣＬネットワ―クのす
べてのＰＯＲサ―キットが同一の４ロジックインプット
Ｏｋ、Ｏｌ、Ｐｍ、Ｐｎを受けているが、これは本質的
なことではない。）。ロジックネットワ―クの実施例に
おいては、図１６に示したように、二つのプログラマブ
ルロジックデバイスＰＬＤＡおよびＰＬＤＢを長方形状
に配置している。プログラマブルロジックデバイスＰＬ
ＤＡの選択されたＯＲゲ―トＯＧおよびプログラマブル
ロジックデバイスＰＬＤＢの選択されたＯＲゲ―トＯＧ
は、図１９、２０、２２および２３に示したようなネッ
トワ―クＬＣＮ１００、ＬＣＮ２００およびＬＣＮ４０
０等から選択されたロジックコントロ―ルネットワ―ク
に接続することができる。
―キットＬＣＮからのＯ、Ｐアウトプットは３以上のＰ
ＬＤから得ることが可能である。図２４〜２９に示した
種々のネットワ―クそれぞれは、ロジックインプットＯ
ｋ、Ｏｌ、Ｐｍ、Ｐｎを供給するＬＣＮにおいて相互接
続されるＰＬＤに関連して、特定の全体的なロジックフ
ァンクションネットワークの供給を要求されるするよう
にして選択される。例としてＬＣＮに基く４個のロジッ
クインプットについて示しているが、これは重要なこと
ではない。しかしながら、インプット数が増加すると、
プログラマブルＯＲサ―キットＰＯＲの複雑さも増加す
る（さらに、図２５−３０ではＵＣＬネットワ―クのす
べてのＰＯＲサ―キットが同一の４ロジックインプット
Ｏｋ、Ｏｌ、Ｐｍ、Ｐｎを受けているが、これは本質的
なことではない。）。ロジックネットワ―クの実施例に
おいては、図１６に示したように、二つのプログラマブ
ルロジックデバイスＰＬＤＡおよびＰＬＤＢを長方形状
に配置している。プログラマブルロジックデバイスＰＬ
ＤＡの選択されたＯＲゲ―トＯＧおよびプログラマブル
ロジックデバイスＰＬＤＢの選択されたＯＲゲ―トＯＧ
は、図１９、２０、２２および２３に示したようなネッ
トワ―クＬＣＮ１００、ＬＣＮ２００およびＬＣＮ４０
０等から選択されたロジックコントロ―ルネットワ―ク
に接続することができる。
【００７６】図３０は、ＵＣＬ２、ＵＣＬ３ＡおよびＵ
ＣＬ３Ｂのステ―ジを採用したマルチパ―パスロジック
サ―キット、ＣＬＯＣＫシグナルによってストローブさ
れるテンポラリデータレジスタＤＦＦ１、ＤＦＦ２およ
びＤＦＦ３を示したものであり、図２５に示したものと
同様に接続され、機能する。フリップフロップＤＦＦ１
のＱアウトプットは３ロジックインプットのユニバーサ
ルブーリアンファンクションジェネレータＵＢＦＧ３／
Ｓ１およびＵＢＦＧ３／Ｃ１に第１のロジックインプッ
トを供給するように接続され、これらのジェネレータの
第２のロジックインプットはエクスターナルポートＰ１
から供給される。
ＣＬ３Ｂのステ―ジを採用したマルチパ―パスロジック
サ―キット、ＣＬＯＣＫシグナルによってストローブさ
れるテンポラリデータレジスタＤＦＦ１、ＤＦＦ２およ
びＤＦＦ３を示したものであり、図２５に示したものと
同様に接続され、機能する。フリップフロップＤＦＦ１
のＱアウトプットは３ロジックインプットのユニバーサ
ルブーリアンファンクションジェネレータＵＢＦＧ３／
Ｓ１およびＵＢＦＧ３／Ｃ１に第１のロジックインプッ
トを供給するように接続され、これらのジェネレータの
第２のロジックインプットはエクスターナルポートＰ１
から供給される。
【００７７】フリップフロップＤＦＦ２およびＤＦＦ３
のＱアウトプットについても同様であり、それぞれＵＢ
ＦＧ３／Ｓ２およびＵＢＦＧ３／Ｃ２並びにＵＢＦＧ３
／Ｓ３およびＵＢＦＧ３／Ｃ３のそれぞれの第１のロジ
ックインプットとなるように接続され、第２のロジック
インプットはそれぞれエクスターナルポートＰ２および
Ｐ３から供給される。
のＱアウトプットについても同様であり、それぞれＵＢ
ＦＧ３／Ｓ２およびＵＢＦＧ３／Ｃ２並びにＵＢＦＧ３
／Ｓ３およびＵＢＦＧ３／Ｃ３のそれぞれの第１のロジ
ックインプットとなるように接続され、第２のロジック
インプットはそれぞれエクスターナルポートＰ２および
Ｐ３から供給される。
【００７８】ＵＢＦＧ３ジェネレータは図２の説明にお
いて述べたＩＧ／ＰＣ２サーキットと同様にして実行さ
れるが、本実施例ではＩＧサーキットが３ロジックイン
プットのミンタームセットをプログラマブルセルにおけ
る８個のＡＮＤゲートへのインプットシグナルとして供
給するようにモディファイされている。ＡＮＤゲート
は、プログラマブルロジックセルへの３ロジックシグナ
ルインプットのファンクションとして、ジェネレータか
らのアウトプットに選択的に接続できるプログラマブル
インプットを受ける。
いて述べたＩＧ／ＰＣ２サーキットと同様にして実行さ
れるが、本実施例ではＩＧサーキットが３ロジックイン
プットのミンタームセットをプログラマブルセルにおけ
る８個のＡＮＤゲートへのインプットシグナルとして供
給するようにモディファイされている。ＡＮＤゲート
は、プログラマブルロジックセルへの３ロジックシグナ
ルインプットのファンクションとして、ジェネレータか
らのアウトプットに選択的に接続できるプログラマブル
インプットを受ける。
【００７９】ＵＢＦＧ３／Ｓ１への第３のロジックイン
プットＣＯは、ＬＣＮからのロジックインプットＯｋ、
Ｏｌ、ＰｍおよびＰｎを受けるプログラマブルＯＲサー
キットＰＯＲＣからのアウトプットによって供給される
（図２４参照）。ＵＢＦＧ３／Ｃ１、ＢＦＧ３／Ｃ２か
らのアウトプットは、それぞれＵＢＦＧ３／Ｓ２および
ＵＢＦＧ３／Ｃ２並びにＵＢＦＧ３／Ｓ３およびＵＢＦ
Ｇ３／Ｃ３のそれぞれの第３のロジックインプットとな
る。
プットＣＯは、ＬＣＮからのロジックインプットＯｋ、
Ｏｌ、ＰｍおよびＰｎを受けるプログラマブルＯＲサー
キットＰＯＲＣからのアウトプットによって供給される
（図２４参照）。ＵＢＦＧ３／Ｃ１、ＢＦＧ３／Ｃ２か
らのアウトプットは、それぞれＵＢＦＧ３／Ｓ２および
ＵＢＦＧ３／Ｃ２並びにＵＢＦＧ３／Ｓ３およびＵＢＦ
Ｇ３／Ｃ３のそれぞれの第３のロジックインプットとな
る。
【００８０】ＵＢＦＧ３／Ｓ１、Ｓ２、Ｓ３からのロジ
ックアウトプットＳ１、Ｓ２およびＳ３は、プログラマ
ブルロジックシグナルジェネレータＫＣ０…ＫＣ３；Ｋ
Ｃ４…ＫＣ７；およびＫＣ８…ＫＣ１１のインプットと
してそれぞれ接続される。これらのロジックシグナルジ
ェネレータグループは、ＳｉをＵＢＦＧ３／Ｓｉ（ｉ＝
１、２、３……）からのアウトプットとして、 というシグナルテーブルで表現される関係を実行する。
ックアウトプットＳ１、Ｓ２およびＳ３は、プログラマ
ブルロジックシグナルジェネレータＫＣ０…ＫＣ３；Ｋ
Ｃ４…ＫＣ７；およびＫＣ８…ＫＣ１１のインプットと
してそれぞれ接続される。これらのロジックシグナルジ
ェネレータグループは、ＳｉをＵＢＦＧ３／Ｓｉ（ｉ＝
１、２、３……）からのアウトプットとして、 というシグナルテーブルで表現される関係を実行する。
【００８１】各ＵＢＦＧ３／Ｓｉはコントロールシグナ
ルＳＣＮ０…ＳＣＮ７のセットを有し、ロジックインプ
ットシグナルＣi-1 、ＱｉおよびＰｉの選択されたファ
ンクションに基くコントロールシグナルからのアウトプ
ットを生成する。同様に各ＵＢＦＧ３／Ｃｉはコントロ
ールシグナルＣＣＮ０…ＣＣＮ７のセットを有し、ロジ
ックインプットシグナルＣi-1 、ＱｉおよびＰｉの選択
されたファンクションに基くコントロールシグナルから
のアウトプットシグナルＣｉを生成する。
ルＳＣＮ０…ＳＣＮ７のセットを有し、ロジックインプ
ットシグナルＣi-1 、ＱｉおよびＰｉの選択されたファ
ンクションに基くコントロールシグナルからのアウトプ
ットを生成する。同様に各ＵＢＦＧ３／Ｃｉはコントロ
ールシグナルＣＣＮ０…ＣＣＮ７のセットを有し、ロジ
ックインプットシグナルＣi-1 、ＱｉおよびＰｉの選択
されたファンクションに基くコントロールシグナルから
のアウトプットシグナルＣｉを生成する。
【００８２】コントロールシグナルＳＣＮ０…ＳＣＮ７
およびＣＣＮ０…ＣＣＮ７はそれぞれ、２またはそれ以
上のステージにおいてＵＢＦＧ３／Ｓｉジェネレータお
よびＵＢＦＧ３／Ｃｉジェネレータ間で利用される。ま
た、コントロールシグナルは、例えば同一の半導体チッ
プの適した位置に集積化されたプログラマブルメモリセ
ルのグループをジェネレータとすることにより、あるス
テージにおいてＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃ
ｉジェネレータに利用することもできる。
およびＣＣＮ０…ＣＣＮ７はそれぞれ、２またはそれ以
上のステージにおいてＵＢＦＧ３／Ｓｉジェネレータお
よびＵＢＦＧ３／Ｃｉジェネレータ間で利用される。ま
た、コントロールシグナルは、例えば同一の半導体チッ
プの適した位置に集積化されたプログラマブルメモリセ
ルのグループをジェネレータとすることにより、あるス
テージにおいてＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃ
ｉジェネレータに利用することもできる。
【００８３】ジェネレータＵＢＦＧ３／ＳｉおよびＵＢ
ＦＧ３／Ｃｉのアウトプットシグナルを、 Ｓｉ ＝ ＳＣＮ０ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1* or ＳＣＮ１ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1 or ＳＣＮ２ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or ＳＣＮ３ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1 or ＳＣＮ４ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1* or ＳＣＮ５ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 or ＳＣＮ６ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1* or ＳＣＮ７ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 Ｃｉ ＝ ＣＣＮ０ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1* or ＣＣＮ１ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1 or ＣＣＮ２ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or ＣＣＮ３ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1 or ＣＣＮ４ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1* or ＣＣＮ５ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 or ＣＣＮ６ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1* or ＣＣＮ７ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 と定義する。
ＦＧ３／Ｃｉのアウトプットシグナルを、 Ｓｉ ＝ ＳＣＮ０ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1* or ＳＣＮ１ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1 or ＳＣＮ２ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or ＳＣＮ３ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1 or ＳＣＮ４ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1* or ＳＣＮ５ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 or ＳＣＮ６ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1* or ＳＣＮ７ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 Ｃｉ ＝ ＣＣＮ０ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1* or ＣＣＮ１ ＆ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1 or ＣＣＮ２ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or ＣＣＮ３ ＆ Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1 or ＣＣＮ４ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1* or ＣＣＮ５ ＆ Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 or ＣＣＮ６ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1* or ＣＣＮ７ ＆ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 と定義する。
【００８４】シグナルＳＣＮ０−７およびＣＣＮ０−７
をＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃｉジェネレー
タ間で利用するものとする。Ｑｉ、ＰｉおよびＣi-1 の
以下のファンクションは、Ｃ０を１と仮定して、 Ｓｉ ＝ Ｑｉ XOR Ｃi-1 ＝ Ｑｉ ＆ Ｃi-1* or Ｑｉ* ＆ Ｃi-1 = Qi & Pi & Ci-1* or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1* or Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 Ｃｉ ＝ Ｑｉ ＆ Ｃi-1 ＝ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 ただし、ｉ＝１、２、３、………というインクリメント
のファンクションを実行する。
をＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃｉジェネレー
タ間で利用するものとする。Ｑｉ、ＰｉおよびＣi-1 の
以下のファンクションは、Ｃ０を１と仮定して、 Ｓｉ ＝ Ｑｉ XOR Ｃi-1 ＝ Ｑｉ ＆ Ｃi-1* or Ｑｉ* ＆ Ｃi-1 = Qi & Pi & Ci-1* or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1* or Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 Ｃｉ ＝ Ｑｉ ＆ Ｃi-1 ＝ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 ただし、ｉ＝１、２、３、………というインクリメント
のファンクションを実行する。
【００８５】Ｑｉ、ＰｉおよびＣi-1 の以下のファンク
ションは、Ｃ０をキャリーインプットとして、 Ｓｉ ＝ Ｑｉ XOR Ｃi-1 XOR Ｐｉ Ｑｉ* ＆ （Ｃi-1 XOR Ｐｉ） or Ｑｉ ＆ （Ｃi-1 XOR Ｐｉ）* ＝ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1 or Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 or Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1* Ｃｉ ＝ Ｑｉ ＆ Ｃi-1 or Ｑｉ ＆ Ｐｉ or Ｃi-1 ＆ Ｐｉ ＝ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 or Ｑｉ ＆ Ｐｉ ＆ Ｃi-1* or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 or Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1 ただし、ｉ＝１、２、３、………というアディションの
ファンクションを実行する。
ションは、Ｃ０をキャリーインプットとして、 Ｓｉ ＝ Ｑｉ XOR Ｃi-1 XOR Ｐｉ Ｑｉ* ＆ （Ｃi-1 XOR Ｐｉ） or Ｑｉ ＆ （Ｃi-1 XOR Ｐｉ）* ＝ Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1 or Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1* or Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 or Ｑｉ* ＆ Ｐｉ* ＆ Ｃi-1* Ｃｉ ＝ Ｑｉ ＆ Ｃi-1 or Ｑｉ ＆ Ｐｉ or Ｃi-1 ＆ Ｐｉ ＝ Ｑｉ ＆ Ｐｉ ＆ Ｃi-1 or Ｑｉ ＆ Ｐｉ ＆ Ｃi-1* or Ｑｉ ＆ Ｐｉ* ＆ Ｃi-1 or Ｑｉ* ＆ Ｐｉ ＆ Ｃi-1 ただし、ｉ＝１、２、３、………というアディションの
ファンクションを実行する。
【００８６】Ｑｉ、ＰｉおよびＣi-1 の以下のファンク
ションは、Ｃ０をシフトインプットとして、 Ｓｉ ＝ Ｃi-1 Ｃｉ ＝ Ｑｉ ただし、ｉ＝１、２、３、………というシフトライトの
ファンクションを実行する。
ションは、Ｃ０をシフトインプットとして、 Ｓｉ ＝ Ｃi-1 Ｃｉ ＝ Ｑｉ ただし、ｉ＝１、２、３、………というシフトライトの
ファンクションを実行する。
【００８７】上記アリスマティックオペレーションは、
コントロール値が０または１のＳＳＣＮ０〜ＳＳＣＮ７
およびＣＣＮ０〜ＣＣＮ７に容易にコード化することが
できる。
コントロール値が０または１のＳＳＣＮ０〜ＳＳＣＮ７
およびＣＣＮ０〜ＣＣＮ７に容易にコード化することが
できる。
【００８８】上記の議論はＳＣＮおよびＣＣＮシグナル
に対するコントロールビットの利用について焦点をあて
たものであった。いくつかのローカルに集積化されたメ
モリを用いて各ＳＳＣＮおよびＣＣＮコントロールシグ
ナルをユニークに生成することにより、構成をプログラ
マブルに決定することができ、異なったロジックオペレ
ーションを各ＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃｉ
ジェネレータで実行することができる。
に対するコントロールビットの利用について焦点をあて
たものであった。いくつかのローカルに集積化されたメ
モリを用いて各ＳＳＣＮおよびＣＣＮコントロールシグ
ナルをユニークに生成することにより、構成をプログラ
マブルに決定することができ、異なったロジックオペレ
ーションを各ＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃｉ
ジェネレータで実行することができる。
【００８９】図３１は、図３０の構成をモディファイし
たものであり、ＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃ
ｉのペアをアダーステージＳＵＭ０、ＳＵＭ１およびＳ
ＵＭ２に置き換え、さらにアダーステージＳＵＭ３およ
びキャリーアウトステージＣｙＯｕｔを付加したもので
ある。ＳＵＭ０ステージは、フリップフロップＤＦＦ１
のＱアウトプット、Ｐ１ポート、図３０の説明において
述べたプログラマブルＯＲサ―キットＰＯＲＣによるキ
ャリ―インＣｙＩｎシグナルを受け、ロジックシグナル
ジェネレ―タＫＣ０…ＫＣ３へのインプットとして接続
されるアウトプットロジックシグナルＳ０を生成する。
たものであり、ＵＢＦＧ３／ＳｉおよびＵＢＦＧ３／Ｃ
ｉのペアをアダーステージＳＵＭ０、ＳＵＭ１およびＳ
ＵＭ２に置き換え、さらにアダーステージＳＵＭ３およ
びキャリーアウトステージＣｙＯｕｔを付加したもので
ある。ＳＵＭ０ステージは、フリップフロップＤＦＦ１
のＱアウトプット、Ｐ１ポート、図３０の説明において
述べたプログラマブルＯＲサ―キットＰＯＲＣによるキ
ャリ―インＣｙＩｎシグナルを受け、ロジックシグナル
ジェネレ―タＫＣ０…ＫＣ３へのインプットとして接続
されるアウトプットロジックシグナルＳ０を生成する。
【００９０】ステ―ジＳＵＭ１、ＳＵＭ２およびＳＵＭ
３はＳＵＭ０と同様に構成されるが、さらにキャリ―イ
ンシグナルＣｙＩｎとともに前の各ステ―ジからＱおよ
びＰロジックインプットを受ける。
３はＳＵＭ０と同様に構成されるが、さらにキャリ―イ
ンシグナルＣｙＩｎとともに前の各ステ―ジからＱおよ
びＰロジックインプットを受ける。
【００９１】キャリ―アウトステ―ジＣｙＯｕｔは、Ｓ
ＵＭ３ステ―ジと同じインプットシグナル受け、キャリ
―アウトシグナルＣｙＯｕｔを生成する。
ＵＭ３ステ―ジと同じインプットシグナル受け、キャリ
―アウトシグナルＣｙＯｕｔを生成する。
【００９２】図３１のオペレ―ションは図３０のオペレ
―ションを述べたファンクショナルな式から容易に類推
できる。また図３１では、ＳｉはＱビットベクトルとＰ
ベクトルとの２´ｓコンプリメント（２の補数）の加算
における第ｉ番目のビットとして考えることができ、Ｃ
０はキャリ―インプットシグナルＣｙＩｎとして考える
ことができる。
―ションを述べたファンクショナルな式から容易に類推
できる。また図３１では、ＳｉはＱビットベクトルとＰ
ベクトルとの２´ｓコンプリメント（２の補数）の加算
における第ｉ番目のビットとして考えることができ、Ｃ
０はキャリ―インプットシグナルＣｙＩｎとして考える
ことができる。
【００９３】図３１に示したアダ―ロジックステ―ジを
利用することにより、図３０をアダ―ロジックステ―ジ
として用いた場合に比べて、オペレ―ションを大幅に速
めることができる。もちろん、このオペレ―ティングス
ピ―ドの増加は、ファンクションの多様性とのトレ―ド
オフによるものである。
利用することにより、図３０をアダ―ロジックステ―ジ
として用いた場合に比べて、オペレ―ションを大幅に速
めることができる。もちろん、このオペレ―ティングス
ピ―ドの増加は、ファンクションの多様性とのトレ―ド
オフによるものである。
【００９４】図３２は、本明細書の記載に基いて構成さ
れるサ―キットコンフィギュレ―ションによって具現化
されるコンフィギュラブルロジックネットワ―クＣＬＮ
について、そのダイアグラムを示したものである。ネッ
トワ―クＣＬＮは、図１〜図１５を参照して記載した構
成に基いた三角形状のプログラマブルロジックデバイス
ＰＬＤＬおよびＰＬＤＲの二つのペアを有し、図１６に
示した長方形状のフォーマットにアレンジされたＰＬＤ
のペアからなる。ＰＬＤＬおよびＰＬＤＲの各ＰＬＤに
おける選択されたＯＲゲ―トＯＧからのアウトプット
は、アレイＰＯＲＡ内に配置されたプログラマブルＯＲ
ゲ―トＰＯＲに接続される。
れるサ―キットコンフィギュレ―ションによって具現化
されるコンフィギュラブルロジックネットワ―クＣＬＮ
について、そのダイアグラムを示したものである。ネッ
トワ―クＣＬＮは、図１〜図１５を参照して記載した構
成に基いた三角形状のプログラマブルロジックデバイス
ＰＬＤＬおよびＰＬＤＲの二つのペアを有し、図１６に
示した長方形状のフォーマットにアレンジされたＰＬＤ
のペアからなる。ＰＬＤＬおよびＰＬＤＲの各ＰＬＤに
おける選択されたＯＲゲ―トＯＧからのアウトプット
は、アレイＰＯＲＡ内に配置されたプログラマブルＯＲ
ゲ―トＰＯＲに接続される。
【００９５】アレイＰＯＲＡ、レジスタファンクション
セルアレイＲＦＣ内に配置されたＵＢＦＧおよびファン
クションセルＫＣ、レジスタブロックセルＤＦＦ内に配
置されたフリップフロップＤＦＦ、コンビネ―ションロ
ジックアレイ内に配置された付加的なプログラマブルＯ
Ｒゲ―ト、マルチプレクサブロック内のマルチプレクサ
ＭＵＸ、アウトプットファンクションブロック内に配置
されたアウトプットセレクションサ―キットは相互接続
され、図１８〜図２９を参照して述べたようなサ―キッ
トによってロジックファンクションを供給する。
セルアレイＲＦＣ内に配置されたＵＢＦＧおよびファン
クションセルＫＣ、レジスタブロックセルＤＦＦ内に配
置されたフリップフロップＤＦＦ、コンビネ―ションロ
ジックアレイ内に配置された付加的なプログラマブルＯ
Ｒゲ―ト、マルチプレクサブロック内のマルチプレクサ
ＭＵＸ、アウトプットファンクションブロック内に配置
されたアウトプットセレクションサ―キットは相互接続
され、図１８〜図２９を参照して述べたようなサ―キッ
トによってロジックファンクションを供給する。
【００９６】例えば、ＵＣＬ２、ＵＣＬ３Ａ、ＵＣＬ３
Ｂ、対応するＵＢＦＧ、ロジックジェネレ―タセルＫ
Ｃ、フリップフロップＤＦＦおよびマルチプレクサＭＵ
Ｘ等のサ―キットは、プログラマブルＰＯＲＡ、ＲＦ
Ｃ、ＤＦＦおよびＭＵＸのブロック間を適当に相互接続
することにより実現できる。ＵＣＬ１Ａ、ＵＣＬ１Ｂお
よびＵＣＬ１Ｃ等のサ―キットは、ＰＯＲＢおよびＭＵ
Ｘのブロックを相互接続することにより実現できる。Ｌ
ＣＮ２００……ＬＣＮ５００等のロジックコンビネ―シ
ョンサ―キットは、ＰＬＤＬ、ＰＬＤＲおよびブロック
ＲＦＣ内のＵＢＦＧ間を接続することにより実現でき
る。
Ｂ、対応するＵＢＦＧ、ロジックジェネレ―タセルＫ
Ｃ、フリップフロップＤＦＦおよびマルチプレクサＭＵ
Ｘ等のサ―キットは、プログラマブルＰＯＲＡ、ＲＦ
Ｃ、ＤＦＦおよびＭＵＸのブロック間を適当に相互接続
することにより実現できる。ＵＣＬ１Ａ、ＵＣＬ１Ｂお
よびＵＣＬ１Ｃ等のサ―キットは、ＰＯＲＢおよびＭＵ
Ｘのブロックを相互接続することにより実現できる。Ｌ
ＣＮ２００……ＬＣＮ５００等のロジックコンビネ―シ
ョンサ―キットは、ＰＬＤＬ、ＰＬＤＲおよびブロック
ＲＦＣ内のＵＢＦＧ間を接続することにより実現でき
る。
【００９７】ブロックＭＵＸ内のマルチプレクサからの
アウトプットは、アウトプットイネ―ブルブロックＯＥ
内のアウトプットイネ―ブルサ―キットによって供給さ
れるＰＬＤＬおよびＰＬＤＲのアウトプットにより、ア
ウトプットピンＩ／Ｏに伝達される。ブロックＤＦＦ内
のフリップフロップからのアウトプットは、フィ―ドバ
ックロジックインプットとして、インプットセレクショ
ンＩＧＬおよびＩＧＲに接続される。
アウトプットは、アウトプットイネ―ブルブロックＯＥ
内のアウトプットイネ―ブルサ―キットによって供給さ
れるＰＬＤＬおよびＰＬＤＲのアウトプットにより、ア
ウトプットピンＩ／Ｏに伝達される。ブロックＤＦＦ内
のフリップフロップからのアウトプットは、フィ―ドバ
ックロジックインプットとして、インプットセレクショ
ンＩＧＬおよびＩＧＲに接続される。
【００９８】Ａx Ｂx およびＣx Ｄx 等のロジックイン
プットは、インプット／アウトプットピンＩ／Ｏから図
３に示したサ―キットＩＧの機能を実行するインプット
セレクターＩＧＬおよびＩＧＲにクロックによってイン
プットされ、その結果得られるミンタ―ムをアレイＰＬ
ＤＬおよびＰＬＤＲ内のプログラマブルセルＰＣ２のＡ
ＮＤゲ―トへ供給する。直接あるいは高速に、ＰＬＤＬ
およびＰＬＤＲアレイからのアウトプットは、これらの
アレイのＯＲゲートＯＧのアウトプットとアウトプット
ピンＯＦとを接続することにより得られる。
プットは、インプット／アウトプットピンＩ／Ｏから図
３に示したサ―キットＩＧの機能を実行するインプット
セレクターＩＧＬおよびＩＧＲにクロックによってイン
プットされ、その結果得られるミンタ―ムをアレイＰＬ
ＤＬおよびＰＬＤＲ内のプログラマブルセルＰＣ２のＡ
ＮＤゲ―トへ供給する。直接あるいは高速に、ＰＬＤＬ
およびＰＬＤＲアレイからのアウトプットは、これらの
アレイのＯＲゲートＯＧのアウトプットとアウトプット
ピンＯＦとを接続することにより得られる。
【００９９】図３２に示した実施例においては、ＰＬＤ
ＬおよびＰＬＤＲはそれぞれ二つの三角形状のＰＬＤア
レイからなり、これらは８ペアのＡＮＤゲ―トアレイＦ
ＡＮＤ１０、ＦＡＮＤ１２、ＦＡＮＤ１４……ＦＡＮＤ
２４で構成される１８個のＰＬＦＧをそれぞれ有し、そ
のＯＲゲ―トＯＧはプログラマブルＯＲゲ―トアレイＰ
ＯＲＡおよびＰＯＲＢへのインプットを供給する。ＡＮ
Ｄゲ―トアレイＦＡＮＤ２４からなる追加のＰＬＦＧの
ペアはＯＲゲ―トＯＧを有し、そのアウトプットはアウ
トプットピンＯＦに直接接続されている。ＰＬＤＬおよ
びＰＬＤＲのそれぞれにおける他のＡＮＤゲ―トアレイ
ＦＡＮＤ２４のＯＲゲ―トＯＧからのアウトプットは、
アウトプットイネ―ブルおよびＵＰ／ＤＯＷＮカウント
コントロ―ルのシグナルを供給する。
ＬおよびＰＬＤＲはそれぞれ二つの三角形状のＰＬＤア
レイからなり、これらは８ペアのＡＮＤゲ―トアレイＦ
ＡＮＤ１０、ＦＡＮＤ１２、ＦＡＮＤ１４……ＦＡＮＤ
２４で構成される１８個のＰＬＦＧをそれぞれ有し、そ
のＯＲゲ―トＯＧはプログラマブルＯＲゲ―トアレイＰ
ＯＲＡおよびＰＯＲＢへのインプットを供給する。ＡＮ
Ｄゲ―トアレイＦＡＮＤ２４からなる追加のＰＬＦＧの
ペアはＯＲゲ―トＯＧを有し、そのアウトプットはアウ
トプットピンＯＦに直接接続されている。ＰＬＤＬおよ
びＰＬＤＲのそれぞれにおける他のＡＮＤゲ―トアレイ
ＦＡＮＤ２４のＯＲゲ―トＯＧからのアウトプットは、
アウトプットイネ―ブルおよびＵＰ／ＤＯＷＮカウント
コントロ―ルのシグナルを供給する。
【０１００】サ―キット全体は２８ピンのＤＩＰパッケ
―ジに収容された半導体チップに集積化することがで
き、デジグネ―ションＩＴ９１ＡＬ１０１においてデザ
インされる。
―ジに収容された半導体チップに集積化することがで
き、デジグネ―ションＩＴ９１ＡＬ１０１においてデザ
インされる。
【０１０１】以上の本発明の実施例について説明した
が、本発明はこれらの実施例に限定されるものではな
い。
が、本発明はこれらの実施例に限定されるものではな
い。
【図１】本発明の実施例に係わる図であり、ＰＬＤの構
成例を示した図である。
成例を示した図である。
【図２】図１の一部を詳細に示した図である。
【図３】図１のＰＬＤに用いるプログラマブルセルのロ
ジックデザインを示した図である。
ジックデザインを示した図である。
【図４】図１において用いられるプログラマブルロジッ
クファンクションジェネレ―タの例を示した図である。
クファンクションジェネレ―タの例を示した図である。
【図５】図１において用いられるプログラマブルロジッ
クファンクションジェネレ―タの例を示した図である。
クファンクションジェネレ―タの例を示した図である。
【図６】図１において用いられるプログラマブルロジッ
クファンクションジェネレ―タの例を示した図である。
クファンクションジェネレ―タの例を示した図である。
【図７】図１において用いられるプログラマブルロジッ
クファンクションジェネレ―タの例を示した図である。
クファンクションジェネレ―タの例を示した図である。
【図８】図１において用いられるプログラマブルロジッ
クファンクションジェネレ―タの例を示した図である。
クファンクションジェネレ―タの例を示した図である。
【図９】図１において用いられるプログラマブルロジッ
クファンクションジェネレ―タの例を示した図である。
クファンクションジェネレ―タの例を示した図である。
【図１０】図１において用いられるプログラマブルロジ
ックファンクションジェネレ―タの例を示した図であ
る。
ックファンクションジェネレ―タの例を示した図であ
る。
【図１１】図１において用いられるプログラマブルロジ
ックファンクションジェネレ―タの例を示した図であ
る。
ックファンクションジェネレ―タの例を示した図であ
る。
【図１２】図１において用いられるプログラマブルロジ
ックファンクションジェネレ―タの例を示した図であ
る。
ックファンクションジェネレ―タの例を示した図であ
る。
【図１３】図１において用いられるプログラマブルロジ
ックファンクションジェネレ―タの例を示した図であ
る。
ックファンクションジェネレ―タの例を示した図であ
る。
【図１４】図１において用いられるプログラマブルロジ
ックファンクションジェネレ―タの例を示した図であ
る。
ックファンクションジェネレ―タの例を示した図であ
る。
【図１５】図１において用いられるプログラマブルロジ
ックファンクションジェネレ―タの例を示した図であ
る。
ックファンクションジェネレ―タの例を示した図であ
る。
【図１６】図１に示した三角形状アレイを用いて四角形
状、六角形状および部分的な六角形状アレイを構成した
例を示した図である。
状、六角形状および部分的な六角形状アレイを構成した
例を示した図である。
【図１７】図１に示した三角形状アレイを用いて四角形
状、六角形状および部分的な六角形状アレイを構成した
例を示した図である。
状、六角形状および部分的な六角形状アレイを構成した
例を示した図である。
【図１８】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図１９】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２０】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２１】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２２】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２３】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２４】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２５】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２６】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２７】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２８】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図２９】より複雑なロジックファンクションを得るた
めのＰＬＤ間の相互接続を示した図である。
めのＰＬＤ間の相互接続を示した図である。
【図３０】ＰＬＤのアウトプットによってその実行がコ
ントロ―ルされるリップルスタイルキャリ―プロパゲ―
ションによるカウント、アディションおよびシフトの実
行を行うことができるネットワ―クを示した図である。
ントロ―ルされるリップルスタイルキャリ―プロパゲ―
ションによるカウント、アディションおよびシフトの実
行を行うことができるネットワ―クを示した図である。
【図３１】ＰＬＤのアウトプットによってコントロ―ル
されるキャリ―ルックアヘッドスタイルアダ―の実行を
行うサ―キットを示した図である。
されるキャリ―ルックアヘッドスタイルアダ―の実行を
行うサ―キットを示した図である。
【図３２】図１８〜図２９を参照して説明した相互接続
を用いてロジックファンクションを実行するのに適した
ロジックネットワ―クのブロックダイアグラムを示した
図である。
を用いてロジックファンクションを実行するのに適した
ロジックネットワ―クのブロックダイアグラムを示した
図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ，ハーマン，ランダース アメリカ合衆国カリフォルニア州マウンテ ンビュー＃４，シェラビスタアベニュー 421
Claims (45)
- 【請求項１】複数のプログラマブルロジックデバイス
（ＰＬＤ）とロジックコンビネーション手段とを有する
ロジックネットワークであり、 上記各プログラマブルロジックデバイスは、シグナルを
受けるための入力を有し積タームのアウトプットシグナ
ルを生成するＡＮＤロジックアレイと、シグナルを受け
るための入力を有し和タームのアウトプットシグナルを
生成するＯＲロジックアレイとからなり、 上記ロジックアレイの少なくとも一つはプログラマブル
であり、 上記ロジックアレイは、上記ＡＮＤおよびＯＲロジック
アレイのいずれか一方からのアウトプットシグナルが上
記ＡＮＤおよびＯＲロジックアレイの他方へのインプッ
トシグナルとなるように相互接続され、上記ＡＮＤおよ
びＯＲロジックアレイの他方はＰＬＤのアウトプットシ
グナルを供給し、 上記ロジックコンビネーション手段は、異なった上記複
数のＰＬＤからアウトプットシグナルを受けて、上記ロ
ジックネットワークから少なくとも一つのアウトプット
ロジックシグナルを生成するロジックネットワーク。 - 【請求項２】上記複数のＰＬＤは第１および第２のＰＬ
Ｄからなる請求項１に記載のロジックネットワーク。 - 【請求項３】少なくとも一つの上記プログラマブルロジ
ックアレイはロジックファンクションジェネレ―タ（Ｐ
ＬＦＧ）の複数のセットからなり、上記各セットは共通
のアウトプットゲ―トを有し、 各ＰＬＦＧは第１および第２のロジックシグナルセット
を受けるように接続されたロジックゲ―トグル―プを有
し、上記第１のロジックシグナルセットは上記プログラ
マブルロジックアレイに対するロジックインプットをな
し、上記第２のロジックシグナルセットはユーザープロ
グラマブルであり、上記ロジックゲートは上記第１およ
び第２のロジックシグナルセットによって決められるＰ
ＬＦＧのアウトプットゲートのインプットとなるように
接続され、 上記ＰＬＦＧのアウトプットゲートはそのＰＬＦＧのセ
ットに対する上記共通のアウトプットゲ―トへのインプ
ットとなるように接続されている請求項１に記載のロジ
ックネットワーク。 - 【請求項４】上記ロジックコンビネーション手段は複数
のロジックファンクションジェネレータ（ＰＬＦＧ）を
含み、 各ＰＬＦＧは上記複数のＰＬＤからのアウトプットシグ
ナルをなす第１のインプットおよびユ―ザ―プログラマ
ブルシグナルのそれぞれのセットをなす第２のインプッ
トを受けるように接続されたロジックゲ―トグル―プを
有し、上記ロジックゲ―トグル―プは上記第１および第
２のインプットによって決められるそのＰＬＦＧのアウ
トプットゲートのインプットとなるように接続され、 上記複数のＰＬＦＧのアウトプットゲ―トは上記ロジッ
クネットワ―クからのそれぞれのアウトプットロジック
シグナルを供給するものである請求項１に記載のロジッ
クネットワーク。 - 【請求項５】複数のプログラマブルロジックデバイス
（ＰＬＤ）とロジックコンビネーション手段とを有する
ロジックネットワークであり、 上記各プログラマブルロジックデバイスは、シグナルを
受けるための入力を有し積タームのアウトプットシグナ
ルを生成するＡＮＤロジックアレイと、シグナルを受け
るための入力を有し和タームのアウトプットシグナルを
生成するＯＲロジックアレイとからなり、 上記ロジックアレイの少なくとも一つはユ―ザ―プログ
ラマブルであり、第１のロジックファンクションジェネ
レ―タ（ＰＬＦＧ）の複数のセットからなり、上記各セ
ットは共通のアウトプットゲ―トを有し、 各ＰＬＦＧは第１および第２のロジックシグナルセット
を受けるように接続されたロジックゲ―トグル―プを有
し、上記第１のロジックシグナルセットは上記ユ―ザ―
プログラマブルロジックアレイに対するロジックインプ
ットをなし、上記第２のロジックシグナルセットはユー
ザープログラマブルであり、上記ロジックゲートは上記
第１および第２のロジックシグナルセットによって決め
られる第１のＰＬＦＧのアウトプットゲートのインプッ
トとなるように接続され、 上記第１のＰＬＦＧの上記アウトプットゲートは、上記
第１のＰＬＦＧのセットに対する上記共通のアウトプッ
トゲ―トへインプットを供給するように接続さ れ、上記ロジックアレイ間は、上記ＡＮＤおよびＯＲロ
ジックアレイいずれか一方からのアウトプットシグナル
が少なくとも上記ＡＮＤおよびＯＲロジックアレイの他
方へのインプットシグナルとなり、上記ＡＮＤおよびＯ
Ｒロジックアレイの他方がＰＬＤのアウトプットシグナ
ルを供給するように接続され、 上記ロジックコンビネーション手段は、複数の第２のロ
ジックファンクションジェネレ―タ（ＰＬＦＧ）を含
み、異なった上記複数のＰＬＤからアウトプットシグナ
ルを受け、 上記各第２のＰＬＦＧは異なった上記複数のＰＬＤから
のアウトプットシグナルをなす第１のインプットおよび
ユ―ザ―プログラマブルシグナルのそれぞれのセットを
なす第２のインプットを受けるように接続されたロジッ
クゲ―トグル―プを有し、上記ロジックゲ―トグル―プ
は上記第１および第２のインプットによって決められる
そのＰＬＦＧのアウトプットゲートにインプットを供給
するように接続され、 上記複数の第２のＰＬＦＧのアウトプットゲ―トは上記
ロジックネットワ―クからのそれぞれのアウトプットロ
ジックシグナルを供給するロジックネットワ―ク - 【請求項６】上記ロジカルな結合手段は上記ロジックネ
ットワ―クからの複数のアウトプットロジックシグナル
を生成し、 上記ロジックネットワ―クはさらに上記アウトプットロ
ジックシグナルの選択されたグル―プをロジカルに結合
するコントロ―ルロジック手段を含み、 上記コントロ―ルロジックサ―キットアウトプットは上
記コントロ―ルロジック手段へのコントロ―ルインプッ
トによって形成可能である請求項１に記載のロジックネ
ットワーク。 - 【請求項７】複数のプログラマブルロジックデバイス
（ＰＬＤ）と複数のロジックコンビネ―ションネットワ
―クと第１のロジックファンクションシグナルを選択的
に得る手段（ＰＯＲ）とを有するロジックネットワーク
であり、 上記各プログラマブルロジックデバイスは、シグナルを
受けるための入力を有し積タームのアウトプットシグナ
ルを生成するＡＮＤロジックアレイと、シグナルを受け
るための入力を有し和タームのアウトプットシグナルを
生成するＯＲロジックアレイとからなり、 上記ロジックアレイの少なくとも一つはプログラマブル
であり、 上記ＡＮＤおよびＯＲロジックアレイのいずれか一方
は、上記ＡＮＤおよびＯＲロジックアレイの他方にイン
プットシグナルを供給するように接続されたアウトプッ
トを有し、上記ＡＮＤおよびＯＲロジックアレイ他方は
ＰＬＤのアウトプットシグナルを供給し、 上記複数のロジックコンビネ―ションネットワ―クは、
それぞれが少なくとも二つのロジックファンクションジ
ェネレ―タ（ＰＬＦＧ）を含み、 各ＰＬＦＧは異なった上記複数のＰＬＤからのアウトプ
ットシグナルをなす第１のインプットおよびユ―ザ―プ
ログラマブルシグナルのそれぞれのセットをなす第２の
インプットを受けるように接続されたロジックゲ―トグ
ル―プを有し、上記ロジックゲ―トグル―プは上記第１
および第２のインプットによって決められるそのＰＬＦ
Ｇのアウトプットゲートにインプットを供給するように
接続され、 上記少なくとも二つのＰＬＦＧのアウトプットゲ―トは
上記ロジックネットワ―クからのそれぞれのアウトプッ
トロジックシグナルを供給し、 上記選択的に得る手段（ＰＯＲ）は、異なった上記ロジ
ックコンビネーションネットワークからの上記アウトプ
ットロジックシグナルのグループから第１のロジックフ
ァンクションシグナルを選択的に得るものであるロジッ
クネットワーク。 - 【請求項８】上記ロジックネットワークはさらに、 上記ロジックファンクションジェネレ―タによって受け
られる生成されたロジックファンクションシグナルの選
択によってアウトプットロジックファンクションシグナ
ル（Ｖ）の生成をコントロ―ルする複数の上記第１のロ
ジックファンクションシグナルを受けるロジックファン
クションジェネレ―タ手段、 上記アウトプットロジックファンクションシグナルを受
けるように接続されたテンポラリな記憶手段、 上記ロジックシグナルジェネレ―タに供給される予め決
められたセレクションシグナルによって上記生成された
ロジックファンクションシグナルを得るためにロジック
シグナルジェネレ―タ手段に上記アウトプットロジック
ファンクションシグナルに基く信号を送る手段とを含
み、 上記生成されたロジックファンクションシグナルは少な
くとも上記アウトプットロジックファンクションシグナ
ルおよびブ―レンロジック値シグナルに対応するグル―
プからそれぞれ選択されるものである請求項７に記載の
ロジックネットワーク。 - 【請求項９】上記予め決められたセレクションシグナル
はプログラマブルメモリに記憶されるものである請求項
８に記載のロジックネットワーク。 - 【請求項１０】複数のプログラマブルロジックデバイス
（ＰＬＤ）とロジックファンクションアウトプットのロ
ジカルな結合手段とを有するロジックネットワークであ
り、 上記各ＰＬＤは複数のＡＮＤロジックゲートグループを
含むプログラマブルＡＮＤゲートアレイからなり、各グ
ループのＡＮＤゲートはそのＡＮＤゲートグループに対
するＯＲゲートのインプットに接続されるアウトプット
をそれぞれ有し、上記ＯＲゲートはそのＰＬＤのＯＲゲ
ートアレイを構成し、 各ＡＮＤゲートグループ（ＡＧ）は個々のアウトプット
ＡＮＤゲートを含み、このアウトプットＡＮＤゲートは
そのＡＮＤゲートグループに対するＰＬＦＧのセットの
各ロジックファンクションジェネレータ（ＰＬＦＧ）か
らプログラマブルアウトプットを受けるように接続され
たインプットを有し、 各ＰＬＦＧは第１および第２のロジックシグナルセット
を受けるように接続され、上記第１のロジックシグナル
セットは上記ＡＮＤゲートグループに対するロジックイ
ンプットをなし、上記第２のロジックシグナルセットは
ユーザープログラマブルであり、上記ロジックゲートは
上記第１および第２のロジックシグナルセットによって
決められる上記ＰＬＦＧのアウトプットゲートに入力を
供給するように接続され、個々のＡＮＤゲートグループ
に対するＰＬＦＧの各セットは同一の第１のロジックシ
グナルセットを受け、 上記ロジックファンクションアウトプットのロジカルな
結合手段は、少なくとも一つコンビネーションロジック
アウトプットシグナルを生成するために、異なった複数
のＰＬＤのＡＮＤロジックゲ―トグループから得られる
ロジックファンクションアウトプットをロジカルに結合
するロジックネットワーク。 - 【請求項１１】上記ロジックネットワークは第１および
第２のＰＬＤからなり、上記ロジックファンクションア
ウトプットのロジカルな結合手段は、上記第１のＰＬＤ
における少なくとも一つのＡＮＤロジックゲートグルー
プからのアウトプットを上記第２のＰＬＤにおける少な
くとも一つのＡＮＤロジックゲートグループからのアウ
トプットとともに受けるものである請求項１０に記載の
ロジックネットワーク。 - 【請求項１２】上記ロジックファンクションアウトプッ
トのロジカルな結合手段は、上記複数のＰＬＤのなかの
隣り合ったＰＬＤ間の領域に配置されている請求項１０
に記載のロジックネットワーク。 - 【請求項１３】上記複数のＰＬＤの少なくともいくつか
においては、ロジックインプットセットの数はロジック
インプットセットの異なったグループ間で異なっている
請求項１０に記載のロジックネットワーク。 - 【請求項１４】ロジックインプットセットの一のグルー
プにおけるロジックインプットセットの数は、ロジック
インプットセットの各隣のグループにおけるロジックイ
ンプットセットの数の中間である請求項１３に記載のロ
ジックネットワーク。 - 【請求項１５】少なくともいくつかの上記ＰＬＤにおけ
るロジックインプットセットのグループにおいては、各
上記ＰＬＤが略直角三角形の配置を有し、上記ＯＲゲー
トおよびＡＮＤゲートグループが上記直角三角形の斜辺
に沿って配置され、上記直角三角形が長方形状となるよ
うに配列されている請求項１４に記載のロジックネット
ワーク。 - 【請求項１６】各ＰＬＦＧは、当該ＰＬＦＧのロジック
インプットセットの各サブセットにおいて、上記ロジッ
クインプットサブセットから得られる第１のロジックシ
グナルおよび上記第２のロジックシグナルセットからの
シグナルを受けるようにそれぞれが接続されたロジック
ゲ―トを有する個別のプログラマブルセルを含む請求項
１０に記載のロジックネットワーク。 - 【請求項１７】各上記サブセットは、上記ロジックイン
プットセットにおけるロジックインプットペアのミンタ
―ムからなる請求項１６に記載のロジックネットワー
ク。 - 【請求項１８】上記ロジカルな結合手段は、固定された
ロジックファンクションコンビネ―ションネットワ―ク
からなる請求項１０に記載のロジックネットワーク。 - 【請求項１９】上記ロジカルな結合手段は、異なった上
記ＰＬＤのＯＲゲ―トのアウトプットからの上記ロジッ
クファンクションアウトプットを受けるように接続され
ているものである請求項１０に記載のロジックネットワ
ーク。 - 【請求項２０】上記ロジカルな結合手段は、異なった上
記ＰＬＤのＯＲゲ―トのアウトプットから得られる第１
のロジックインプットおよび第２のプログラマブルイン
プットを受けるように接続されたロジックゲ―トグル―
プを有する少なくとも一つのロジックファンクションジ
ェネレ―タを含み、上記ロジックゲ―トグル―プは上記
ロジックファンクションジェネレ―タのアウトプットゲ
―トへインプットを供給するように接続されている請求
項１０に記載のロジックネットワーク。 - 【請求項２１】上記ロジカルな結合手段は、異なった上
記ＰＬＤにおける少なくとも３個の個別のＯＲゲ―トか
ら得られるアウトプットを受けるように接続されている
請求項１０に記載のロジックネットワーク。 - 【請求項２２】上記３個の個別のＯＲゲ―トのうち少な
くとも２個は一つのＰＬＤ内にある請求項２１に記載の
ロジックネットワーク。 - 【請求項２３】上記ロジカルな結合手段は第１および第
２のロジックファンクションジェネレ―タを含み、各上
記ジェネレ―タは第１のロジックインプットおよび第２
のプログラマブルインプットを受けるように接続された
ロジックゲ―トグル―プを有し、上記ロジックゲ―トグ
ル―プは上記ロジックファンクションジェネレ―タのア
ウトプットゲ―トへのインプットを供給するように接続
され、上記第１のロジックファンクションジェネレ―タ
は異なった上記ＰＬＤにおける第１のＯＲゲ―トからの
アウトプットから得られる第１のロジックインプットを
受け、上記第２のロジックファンクションジェネレ―タ
は異なった上記ＰＬＤにおける第２のＯＲゲ―トからの
第１のロジックインプットを受ける請求項１０に記載の
ロジックネットワーク。 - 【請求項２４】上記ロジックネットワークはさらに、異
なった上記ロジックコンビネ―ションネットワ―クから
の上記コンビネ―ションロジックアウトプットシグナル
のグル―プから第１のロジックファンクションシグナル
を選択的に得る手段を含む請求項１０に記載のロジック
ネットワーク。 - 【請求項２５】上記選択的に得る手段は、少なくとも一
つのＯＲロジックファンクションジェネレ―タからなる
請求項２４に記載のロジックネットワーク。 - 【請求項２６】上記ＯＲロジックファンクションジェネ
レ―タは、当該ＯＲロジックファンクションジェネレ―
タへのプログラマブルインプットのコントロ―ル下にお
いて上記第１のロジックファンクションシグナルを得る
ものである請求項２５に記載のロジックネットワーク。 - 【請求項２７】上記選択的に得る手段は、それぞれが個
別のコントロ―ラブルなプログラマブルインプットを有
する複数の上記ＯＲロジックファンクションジェネレ―
タからなる請求項２６に記載のロジックネットワーク。 - 【請求項２８】上記ロジックネットワークはさらに、上
記ロジックファンクションジェネレ―タによって受けら
れるプログラマブルな第２のロジックファンクションシ
グナルの選択によってアウトプットロジックファンクシ
ョンシグナルの生成をコントロ―ルする複数の上記第１
のロジックファンクションシグナルを受けるロジックフ
ァンクションジェネレ―タ手段、上記アウトプットロジ
ックファンクションシグナルを受けるように接続された
テンポラリな記憶手段、上記ロジックシグナルジェネレ
―タに供給される予め決められたセレクションシグナル
によって上記第２のロジックファンクションシグナルを
得るためにロジックシグナルジェネレ―タ手段にインプ
ットとして上記アウトプットロジックファンクションシ
グナルから得られる信号を送る手段とを含み、上記第２
のロジックファンクションシグナルは少なくとも上記ア
ウトプットロジックファンクションシグナルおよびブ―
レンロジック値シグナルに対応するグル―プからそれぞ
れ選択されるものである請求項２７に記載のロジックネ
ットワーク。 - 【請求項２９】上記予め決められたセレクションシグナ
ルはプログラマブルメモリに記憶されるものである請求
項２８に記載のロジックネットワーク。 - 【請求項３０】上記ロジックネットワークは上記ロジッ
クシグナルジェネレ―タへのさらなるインプットシグナ
ルを供給する手段を含み、上記第２のロジックファンク
ションシグナルは上記アウトプットロジックファンクシ
ョンシグナル、上記さらなるインプットシグナルおよび
ブ―レンロジック値シグナルの少なくとも一つに対応す
るものである請求項２８に記載のロジックネットワー
ク。 - 【請求項３１】上記テンポラリな記憶手段はレジスタか
らなる請求項２８に記載のロジックネットワーク。 - 【請求項３２】上記レジスタは上記アウトプットロジッ
クファンクションシグナルを上記ロジックシグナルジェ
ネレ―タに送るように接続されたアウトプットを有する
Ｄフリップフロップからなる請求項３１に記載のロジッ
クネットワーク。 - 【請求項３３】上記フリップフロップのアウトプットは
真のロジック値アウトプットである請求項３２に記載の
ロジックネットワーク。 - 【請求項３４】上記レジスタは異なったインプットおよ
びアウトプットコントロ―ルシグナルに応答する複数の
レジスタセルからなり、インプットコントロ―ルシグナ
ルは一度に一つのメモリセルに書込むことを可能にし、
アウトプットコントロ―ルシグナルは一度にメモリセル
をアウトプットすることを可能にし、上記メモリセルは
全てコモンアウトプットに接続されている請求項１７に
記載のロジックネットワーク。 - 【請求項３５】上記選択的に得る手段は複数のロジック
コンビネ―ションサ―キットからなるものであり、 各ロジックコンビネ―ションサ―キットは複数の上記ロ
ジックコンビネ―ションネットワ―クからアウトプット
シグナルを受け、上記ロジックコンビネ―ションサ―キ
ットからのロジックアウトプットシグナルを決定する個
別のコントロ―ラブルなプログラマブルインプットを有
し、 上記ネットワ―クは複数の連続するステ―ジを含み、 各上記ステ―ジは、上記第１のロジックアウトプットシ
グナルのなかの複数の個別にプログラマブルなものを受
けて上記ロジックファンクションジェネレ―タによって
受けられたプログラマブルな第２のロジックファンクシ
ョンシグナルによって選択されたアウトプットロジック
ファンクションシグナルの生成をコントロ―ルするロジ
ックファンクションジェネレ―タ手段（ＵＢＦＧ）、上
記アウトプットロジックファンクションシグナルを受け
るように接続されたテンポラリな記憶手段、上記ロジッ
クシグナルジェネレ―タに供給される予め決められたセ
レクションシグナルによって上記第２のロジックファン
クションシグナルを得るためにロジックシグナルジェネ
レ―タ手段にインプットとして上記テンポラリな記憶手
段からのアウトプットシグナルを送る手段とを含み、上
記第２のロジックファンクションシグナルは少なくとも
上記アウトプットロジックファンクションシグナルおよ
びブ―レンロジック値シグナルに対応するグル―プから
それぞれ選択されるものである請求項２４に記載のロジ
ックネットワーク。 - 【請求項３６】上記ロジックシグナルジェネレ―タ手段
はそれぞれが個別の第２のロジックファンクションシグ
ナルを生成するロジックシグナルセレクタのグル―プか
らなり、各上記ロジックシグナルセレクタは上記テンポ
ラリな記憶手段からのアウトプットシグナルおよび上記
セレクションシグナルを受けるように接続されたインプ
ットを有する請求項３５に記載のロジックネットワー
ク。 - 【請求項３７】少なくとも複数の隣合った上記ステ―ジ
は、ロジックシグナルセレクタからの上記第２のロジッ
クファンクションシグナルの一つとして選択するため
に、そのステ―ジの上記テンポラリな記憶手段からのア
ウトプットシグナルを第１の隣のステ―ジの上記テンポ
ラリな記憶手段からのアウトプットシグナルにロジカル
に結合させて、第２の隣のステ―ジのロジックシグナル
セレクタの一つにインプットするための上記ロジックシ
グナルジェネレ―タ手段へのさらなるインプットシグナ
ル（Ｋ９）を生成するロジカルな結合手段をそれぞれ含
み、これにより上記複数の隣のステ―ジがカウンタファ
ンクションを実行することが可能である請求項３５に記
載のロジックネットワーク。 - 【請求項３８】連続するステ―ジにおいて上記第１の隣
のステ―ジは上記一のステ―ジの前に、上記第２の隣の
ステ―ジは上記一のステ―ジの後に設けられ、これによ
り上記複数の隣り合ったステ―ジがアリスマティックフ
ァンクションを実行することが可能である請求項３７に
記載のロジックネットワーク。 - 【請求項３９】少なくとも複数の隣合った上記ステ―ジ
は、ロジックセレクタから上記第２のロジックファンク
ションシグナルの一つとして選択するために、一のステ
―ジのテンポラリな記憶手段からの上記アウトプットシ
グナルを隣のステ―ジのロジックシグナルセレクタに供
給し、シフトファンクションの実行を可能にする手段を
それぞれ有する請求項３６に記載のロジックネットワー
ク。 - 【請求項４０】上記選択的に得る手段は第１および第２
のロジックコンビネ―ションサ―キットおよびプログラ
マブルロジックファンクションジェネレ―タからなり、 各上記ロジックコンビネ―ションサ―キットは、コント
ロ―ルインプットシグナルおよび上記ロジックコンビネ
―ションネットワ―クの一つからのアウトプットシグナ
ルを受けるように接続されたそれぞれのインプットを有
する個別のロジックゲ―ト並びに上記個別のロジックゲ
―トからのインプットを受けるように接続されたＯＲゲ
―トを含み、 上記プログラマブルロジックファンクションジェネレ―
タは、上記第１および第２のロジックコンビネ―ション
サ―キットからのアウトプットから得られるロジックシ
グナルの第１のセット並びにロジックシグナルの第２の
セットを受けるように接続されたロジックゲ―トのグル
―プを有し、 上記ロジックゲ―トは、上記第１および第２のロジック
シグナルセットによって決定される上記ＰＬＦＧのアウ
トプットゲ―トへインプットを供給するように接続さ
れ、これにより上記ロジックファンクションジェネレ―
タからのアウトプットシグナルを生成する請求項２４に
記載のロジックネットワーク。 - 【請求項４１】上記第２のロジックシグナルセットはプ
ログラマブルメモリに記憶されているものである請求項
４０に記載のロジックネットワーク。 - 【請求項４２】上記コントロ―ルロジック手段は第３の
ロジックコンビネ―ションサ―キットおよびアウトプッ
トロジックコンビネ―ションゲ―トからなり、 上記第３のロジックコンビネ―ションサ―キットは、コ
ントロ―ルインプットシグナルおよび上記ロジックコン
ビネ―ションネットワ―クの一つからのアウトプットシ
グナルを受けるように接続されたそれぞれのインプット
を有する個別のロジックゲ―ト並びに上記個別のロジッ
クゲ―トからのインプットを受けるように接続されたＯ
Ｒゲ―トを含み、 上記アウトプットロジックコンビネ―ションゲ―トは、
上記プログラマブルロジックファンクションジェネレ―
タおよび上記第３のロジックコンビネ―ションサ―キッ
トのさらなるＯＲゲ―トからのインプットを受けるよう
し接続されているものである請求項４０に記載のロジッ
クネットワーク。 - 【請求項４３】上記第３のコントロ―ルロジックサ―キ
ットのさらなるＯＲゲ―トはイクスクル―シブＯＲロジ
ックファンクションゲ―トによって上記アウトプットロ
ジックコンビネ―ションゲ―トに接続されている請求項
４２に記載のロジックネットワーク。 - 【請求項４４】上記ロジックネットワ―クはさらに、ク
ロックトレジスタ、第３のロジックコンビネ―ションサ
―キットおよびシグナルセレクタを含み、 上記クロックトレジスタは、プログラマブルロジックフ
ァンクションジェネレ―タからの上記アウトプットを受
けるように接続されたインプットを有し、 上記第３のロジックコンビネ―ションサ―キットは、コ
ントロ―ルインプットシグナルおよび上記ロジックコン
ビネ―ションネットワ―クの一つからのアウトプットシ
グナルを受けるように接続されたそれぞれのインプット
を有する個別のロジックゲ―ト並びに上記個別のロジッ
クゲ―トからのインプットを受けるように接続されたＯ
Ｒゲ―トを含み、 上記シグナルセレクタは、プログラマブルロジックファ
ンクションジェネレ―タからの上記アウトプットおよび
上記第３のロジックコンビネ―ションサ―キットからの
アウトプットシグナルを受け選択的にアウトプットに送
るように接続されている請求項４０に記載のロジックネ
ットワーク。 - 【請求項４５】上記ロジックネットワ―クはさらに、ク
ロックトレジスタ、第３のロジックコンビネ―ションサ
―キットおよびシグナルセレクタを含み、 上記クロックトレジスタは、上記プログラマブルロジッ
クファンクションジェネレ―タからのアウトプットを受
けるように接続されたインプットを有し、 上記第３のロジックコンビネ―ションサ―キットは、コ
ントロ―ルインプットシグナルおよび上記ロジックコン
ビネ―ションネットワ―クの一つからのアウトプットシ
グナルを受けるように接続されたそれぞれのインプット
を有する個別のロジックゲ―ト並びに上記個別のロジッ
クゲ―トからのインプットを受けるように接続されたＯ
Ｒゲ―トを含み、 上記シグナルセレクタは、上記プログラマブルロジック
ファンクションジェネレ―タからの真および反転のアウ
トプット並びに上記第３のロジックコンビネ―ションサ
―キットからの真および反転のアウトプットを受け選択
的にアウトプットに送るように接続されている請求項４
２に記載のロジックネットワーク。
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