JPH04192350A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04192350A JPH04192350A JP2318616A JP31861690A JPH04192350A JP H04192350 A JPH04192350 A JP H04192350A JP 2318616 A JP2318616 A JP 2318616A JP 31861690 A JP31861690 A JP 31861690A JP H04192350 A JPH04192350 A JP H04192350A
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- 239000000872 buffer Substances 0.000 claims abstract description 24
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 15
- 230000004075 alteration Effects 0.000 abstract 9
- 238000010586 diagram Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明は半導体集積回路装置に関し、特に半導体集積回
路装置の周辺部入出力バッファ制御回路に関する。
路装置の周辺部入出力バッファ制御回路に関する。
従来の半導体集積回路装置のブロック図の一例を第7図
に示す。第7図において、3つのパッド1.2.3と、
2つの入力バノファ10’、12と、1つの出力バシフ
ァ11と、配置配線固定である論理ブロック300と、
配置固定で配線が可変である論理ブロック200′とで
チップを構成している。
に示す。第7図において、3つのパッド1.2.3と、
2つの入力バノファ10’、12と、1つの出力バシフ
ァ11と、配置配線固定である論理ブロック300と、
配置固定で配線が可変である論理ブロック200′とで
チップを構成している。
次にレイアウト作業フローについて説明する。
先ず、配置配線固定である論理ブロック300と、配置
固定で配線可変である論理ブロック200′のレイアウ
トを行い、次にパッド1,2.3、入力バンファ10’
、12、出力バッファ11と一緒に配置を行う。配置が
終了すると、回路回や接続情報をもとに各ブロック間の
配線を行う。
固定で配線可変である論理ブロック200′のレイアウ
トを行い、次にパッド1,2.3、入力バンファ10’
、12、出力バッファ11と一緒に配置を行う。配置が
終了すると、回路回や接続情報をもとに各ブロック間の
配線を行う。
また、配置固定で配線可変である論理ブロック200′
と、配置されている周辺部入出カバソファの配線を変更
することにより、同じ下地で異なる機能のチップを実現
することができる。
と、配置されている周辺部入出カバソファの配線を変更
することにより、同じ下地で異なる機能のチップを実現
することができる。
〔発明が解決しようとする課題]
この従来の半導体集積回路装置では、端子の属性変更を
含んだ機能変更に際しては、論理部と周辺部人出力バッ
ファとの再配線が必要とされるため、この再配線におい
て論理部と周辺部人出力バッファ部との間で未配線と誤
配線を発生し易いという問題があった。
含んだ機能変更に際しては、論理部と周辺部人出力バッ
ファとの再配線が必要とされるため、この再配線におい
て論理部と周辺部人出力バッファ部との間で未配線と誤
配線を発生し易いという問題があった。
本発明の目的は、内部論理部と周辺部人出力バッファ間
での未配線と誤配線を防止した半導体集積回路装置を提
供することにある。
での未配線と誤配線を防止した半導体集積回路装置を提
供することにある。
本発明の半導体集積回路装置は、配置配線が固定されて
いて双方向、入力、出力、トライステートの4つの属性
を有する双方向バッファと、これらの属性を選択する属
性選択回路と、配置固定で配線可変な論理ブロックと、
配置配線固定の論理ブロックとで構成される。
いて双方向、入力、出力、トライステートの4つの属性
を有する双方向バッファと、これらの属性を選択する属
性選択回路と、配置固定で配線可変な論理ブロックと、
配置配線固定の論理ブロックとで構成される。
(作用〕
本発明によれば、属性選択回路を備えることで、内部の
配線のみの変更で機能変更が実現できる。
配線のみの変更で機能変更が実現できる。
[実施例]
次に、本発明を図面を参照して説明する。
第1図は本発明の一実施例の半導体チップのブロック図
である。配線を変更することで機能変更ができる配置固
定で配線可変な論理ブロック200と、機能が固定され
ている配置配線固定である論理ブロック300と、属性
選択回路100と、双方向バッファ10と、入力バッフ
ァ12と、出力バッファ11と、バッド1,2.3とで
構成している。
である。配線を変更することで機能変更ができる配置固
定で配線可変な論理ブロック200と、機能が固定され
ている配置配線固定である論理ブロック300と、属性
選択回路100と、双方向バッファ10と、入力バッフ
ァ12と、出力バッファ11と、バッド1,2.3とで
構成している。
ここで、前記属性選択回路100は、例えば第2図に示
すように、ORゲー) 101.AND−ORゲートエ
o2.EX−ORゲート103で構成される。なお、C
Aは双方向バッファコントロール信号端子、OAは双方
向バッファ出力信号端子、IAは双方向バッファ入力信
号端子、OBは論理ブロック200からの信号入力端子
、1Bは論理ブロック300への信号出力端子、MOD
O。
すように、ORゲー) 101.AND−ORゲートエ
o2.EX−ORゲート103で構成される。なお、C
Aは双方向バッファコントロール信号端子、OAは双方
向バッファ出力信号端子、IAは双方向バッファ入力信
号端子、OBは論理ブロック200からの信号入力端子
、1Bは論理ブロック300への信号出力端子、MOD
O。
MODIはそれぞれ論理ブロック200からの双方向バ
ッファ属性選択信号端子である。
ッファ属性選択信号端子である。
また、論理ブロック200および300において、それ
ぞれ201〜206.301〜304は入出力端子であ
る。
ぞれ201〜206.301〜304は入出力端子であ
る。
さらに、双方向バッファ10は、配置配線が固定され、
双方向、入力、出力、トライステートの4つの属性を有
している。
双方向、入力、出力、トライステートの4つの属性を有
している。
この構成では、配置固定で配線可変である論理ブロック
200の論理変更を配線変更により行う。
200の論理変更を配線変更により行う。
この論理変更に伴う端子属性変更の情報を、配置固定で
配線可変である論理ブロック200の端子201.20
4から属性選択回路100の端子MOD0.1に入力し
、双方向バッファ10の属性を決める。このため、論理
変更における配線変更は、配置固定で配線可変である論
理ブロック200の配線変更のみで可能となる。
配線可変である論理ブロック200の端子201.20
4から属性選択回路100の端子MOD0.1に入力し
、双方向バッファ10の属性を決める。このため、論理
変更における配線変更は、配置固定で配線可変である論
理ブロック200の配線変更のみで可能となる。
具体的動作を第1表に示す。
第1表
内部論理部と周辺部人出力バッファ間の配線はレイアウ
トにもよるが、未配線が最大1%程度の確率で発生する
。また、従来では機能変更ごとに誤配線のチエツクが必
須であった。
トにもよるが、未配線が最大1%程度の確率で発生する
。また、従来では機能変更ごとに誤配線のチエツクが必
須であった。
しかし、上記の説明より内部論理部と周辺部人出力バッ
ファの配線を固定した状態で機能変更が可能なため、機
能変更時の未配線は発生せず、また誤配線のチエツクも
不要となる。
ファの配線を固定した状態で機能変更が可能なため、機
能変更時の未配線は発生せず、また誤配線のチエツクも
不要となる。
第3図ないし第6図はそれぞれ本発明における配置固定
で配線可変である論理ブロック200の内部回路の変形
例を示す図である。
で配線可変である論理ブロック200の内部回路の変形
例を示す図である。
なお、210,211.213はそれぞれ内部回路に設
けられた各種バッファである。
けられた各種バッファである。
このように、論理ブロック200内に、入力。
出力、双方向、トライステートの属性を決める回路を取
込むことで、周辺部人出カバソファ10の属性を決めて
いる。
込むことで、周辺部人出カバソファ10の属性を決めて
いる。
以上説明したように本発明は、属性選択回路を備えるこ
とにより、端子の属性変更を含んだ機能変更では、内部
の配線のみの変更を行うため、内部論理部と周辺部人出
力バッファ間で未配線や誤配線が生じないという効果を
得ることができる。
とにより、端子の属性変更を含んだ機能変更では、内部
の配線のみの変更を行うため、内部論理部と周辺部人出
力バッファ間で未配線や誤配線が生じないという効果を
得ることができる。
第1図は本発明の一実施例のブロック図、第2図は第1
図の属性選択回路の内部回路図、第3図ないし第6図は
それぞれ配置固定で配線可能な論理プロ・ツクの異なる
内部回路図、第7図は従来例のブロック図である。 1.2.3・・・パッド、10・・・双方向バッファ、
10’、12・・・入力バッファ、11・・・出カバ′
ツファ、100・・・属性選択回路、200.200’
・・・配置固定で配線可変な論理ブロック、300・・
・配置配線固定な論理ブロック。 第1図 第2図
図の属性選択回路の内部回路図、第3図ないし第6図は
それぞれ配置固定で配線可能な論理プロ・ツクの異なる
内部回路図、第7図は従来例のブロック図である。 1.2.3・・・パッド、10・・・双方向バッファ、
10’、12・・・入力バッファ、11・・・出カバ′
ツファ、100・・・属性選択回路、200.200’
・・・配置固定で配線可変な論理ブロック、300・・
・配置配線固定な論理ブロック。 第1図 第2図
Claims (1)
- 1、配置配線が固定されていて双方向、入力、出力、ト
ライステートの4つの属性を有する双方向バッファと、
これらの属性を選択する属性選択回路と、配置固定で配
線可変な論理ブロックと、配置配線固定の論理ブロック
とを備えることを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318616A JPH04192350A (ja) | 1990-11-24 | 1990-11-24 | 半導体集積回路装置 |
| US07/797,034 US5233241A (en) | 1990-11-24 | 1991-11-25 | Semicustom made integrated circuit equipped with controller for input/output buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318616A JPH04192350A (ja) | 1990-11-24 | 1990-11-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192350A true JPH04192350A (ja) | 1992-07-10 |
Family
ID=18101128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318616A Pending JPH04192350A (ja) | 1990-11-24 | 1990-11-24 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5233241A (ja) |
| JP (1) | JPH04192350A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950012B2 (ja) * | 1992-04-08 | 1999-09-20 | 日本電気株式会社 | マイクロコンピュータ |
| US5357152A (en) * | 1992-11-10 | 1994-10-18 | Infinite Technology Corporation | Logic system of logic networks with programmable selected functions and programmable operational controls |
| JP3313848B2 (ja) * | 1992-11-10 | 2002-08-12 | インフィニット テクノロジー コーポレーション | ロジックネットワーク |
| US5432465A (en) * | 1994-05-06 | 1995-07-11 | Windbond Electronics Corp. | Integrated circuit switchable between a line driver function and a bidirectional transceiver function during the packaging stage of the integrated circuit |
| US5656959A (en) * | 1995-11-24 | 1997-08-12 | International Microcircuits, Inc. | Clock synthesizer dual function pin system and method therefor |
| US5804985A (en) * | 1996-04-02 | 1998-09-08 | Motorola, Inc. | Programmable output buffer and method for programming |
| JP2000276210A (ja) * | 1999-01-21 | 2000-10-06 | Giichi Kuze | ゲートアレイ構成の読み出し専用のシーケンス・コントローラ |
| US6496058B1 (en) | 2001-07-24 | 2002-12-17 | Virtual Ip Group | Method for designing an integrated circuit containing multiple integrated circuit designs and an integrated circuit so designed |
| JP5120868B2 (ja) * | 2006-07-13 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9448274B2 (en) * | 2014-04-16 | 2016-09-20 | Teradyne, Inc. | Circuitry to protect a test instrument |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783606A (en) * | 1987-04-14 | 1988-11-08 | Erich Goetting | Programming circuit for programmable logic array I/O cell |
| US5046035A (en) * | 1987-08-26 | 1991-09-03 | Ict International Cmos Tech., Inc. | High-performance user programmable logic device (PLD) |
| JPS6478023A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Programmable logic device |
| US4987319A (en) * | 1988-09-08 | 1991-01-22 | Kawasaki Steel Corporation | Programmable input/output circuit and programmable logic device |
-
1990
- 1990-11-24 JP JP2318616A patent/JPH04192350A/ja active Pending
-
1991
- 1991-11-25 US US07/797,034 patent/US5233241A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5233241A (en) | 1993-08-03 |
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