JPH06224765A - アナログ・ディジタル変換回路 - Google Patents
アナログ・ディジタル変換回路Info
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- JPH06224765A JPH06224765A JP1112593A JP1112593A JPH06224765A JP H06224765 A JPH06224765 A JP H06224765A JP 1112593 A JP1112593 A JP 1112593A JP 1112593 A JP1112593 A JP 1112593A JP H06224765 A JPH06224765 A JP H06224765A
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- 238000006243 chemical reaction Methods 0.000 claims description 25
- 238000005070 sampling Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 20
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000007476 Maximum Likelihood Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 逐次復号化方式のアナログ・ディジタル変換
回路のハードウェア構成を簡素化する。 【構成】 比較器および減算器の入出力の切換または基
準電圧の切換をスイッチのタイミング制御により行う。 【効果】 高速、低価格、低消費電力、高信頼度であ
り、ハードウェア構成を変更することなく任意の分解能
が得られるアナログ・ディジタル変換回路が実現でき
る。
回路のハードウェア構成を簡素化する。 【構成】 比較器および減算器の入出力の切換または基
準電圧の切換をスイッチのタイミング制御により行う。 【効果】 高速、低価格、低消費電力、高信頼度であ
り、ハードウェア構成を変更することなく任意の分解能
が得られるアナログ・ディジタル変換回路が実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明はアナログ量をある種の数
値出力、あるいは符号に変換して出力する回路に利用す
る。特に、逐次符号化方式におけるハードウェア構成の
簡素化技術に関する。
値出力、あるいは符号に変換して出力する回路に利用す
る。特に、逐次符号化方式におけるハードウェア構成の
簡素化技術に関する。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
る回路は、さまざまな方式のものが広く知られている。
ここでは、逐次符号化方式について説明する。図６を参
照して従来例の逐次符号化回路について説明する。図６
は従来例回路のブロック構成図である。アナログ信号が
アナログ入力端子１から入力される。比較器２ではこの
アナログ信号値をディジタル・アナログ変換回路４から
出力される信号値（初期値として入力信号レベルのフル
スケールの２分の１が用いられることが多い）と比較す
る。論理回路３は、入力信号がディジタル・アナログ変
換回路４の出力よりも大きければ１つ前のディジタル出
力にそのディジタル出力の１／２を加えたコードを出力
する。入力信号がディジタル・アナログ変換回路４の出
力よりも小さければ、１つ前のディジタル出力からそれ
の１／２を引いたコードを出力する。この操作を必要な
ビット数分繰り返す。
る回路は、さまざまな方式のものが広く知られている。
ここでは、逐次符号化方式について説明する。図６を参
照して従来例の逐次符号化回路について説明する。図６
は従来例回路のブロック構成図である。アナログ信号が
アナログ入力端子１から入力される。比較器２ではこの
アナログ信号値をディジタル・アナログ変換回路４から
出力される信号値（初期値として入力信号レベルのフル
スケールの２分の１が用いられることが多い）と比較す
る。論理回路３は、入力信号がディジタル・アナログ変
換回路４の出力よりも大きければ１つ前のディジタル出
力にそのディジタル出力の１／２を加えたコードを出力
する。入力信号がディジタル・アナログ変換回路４の出
力よりも小さければ、１つ前のディジタル出力からそれ
の１／２を引いたコードを出力する。この操作を必要な
ビット数分繰り返す。
【０００３】
【発明が解決しようとする課題】逐次符号化は、限られ
たメモリ量および計算回数のもとで近似的に最尤復号を
実現できる優れた符号化方式である。しかし、従来例で
説明したようなアナログ・ディジタル変換回路には、こ
のアナログ・ディジタル変換回路と同等以上の性能のデ
ィジタル・アナログ変換回路や比較器の出力に応じてこ
のディジタル・アナログ変換回路にディジタルデータを
供給するための論理回路が必要である。
たメモリ量および計算回数のもとで近似的に最尤復号を
実現できる優れた符号化方式である。しかし、従来例で
説明したようなアナログ・ディジタル変換回路には、こ
のアナログ・ディジタル変換回路と同等以上の性能のデ
ィジタル・アナログ変換回路や比較器の出力に応じてこ
のディジタル・アナログ変換回路にディジタルデータを
供給するための論理回路が必要である。
【０００４】このような複雑な構造では、高速動作が
困難である、コストや消費電力が大きい、信頼性が
低い、などの問題がある。
困難である、コストや消費電力が大きい、信頼性が
低い、などの問題がある。
【０００５】本発明はこのような背景に行われたもので
あり、簡素なハードウェア構成により高速で動作し、低
価格、低消費電力で信頼性の高いアナログ・ディジタル
変換回路を提供することを目的とする。
あり、簡素なハードウェア構成により高速で動作し、低
価格、低消費電力で信頼性の高いアナログ・ディジタル
変換回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、アナログ・デ
ィジタル変換回路である。ここで、本発明の特徴とする
ところは、アナログ入力端子と、このアナログ入力端子
が一方の入力に接続された第一の切換回路と、この第一
の切換回路の選択出力が正入力に接続されその出力が前
記第一の切換回路の他方の入力に接続された減算器と、
基準電圧を発生する基準電圧発生器と、この基準電圧を
負入力とし前記選択出力を正入力とする比較器と、この
比較器の出力により切換制御され前記基準電圧および共
通電位をそれぞれ入力とし選択出力を前記減算器の負入
力に与える第二の切換回路とを備え、前記比較器の出力
がディジタル出力端子に接続されたところにある。
ィジタル変換回路である。ここで、本発明の特徴とする
ところは、アナログ入力端子と、このアナログ入力端子
が一方の入力に接続された第一の切換回路と、この第一
の切換回路の選択出力が正入力に接続されその出力が前
記第一の切換回路の他方の入力に接続された減算器と、
基準電圧を発生する基準電圧発生器と、この基準電圧を
負入力とし前記選択出力を正入力とする比較器と、この
比較器の出力により切換制御され前記基準電圧および共
通電位をそれぞれ入力とし選択出力を前記減算器の負入
力に与える第二の切換回路とを備え、前記比較器の出力
がディジタル出力端子に接続されたところにある。
【０００７】前記減算器の利得が２であり、前記基準電
圧は、フルスケールの半分の電位であることが望まし
い。
圧は、フルスケールの半分の電位であることが望まし
い。
【０００８】前記減算器の利得が１であり、前記基準電
圧は前記比較器の出力毎に前回の基準電圧の半分の電位
に設定される手段を備える構成とすることもできる。
圧は前記比較器の出力毎に前回の基準電圧の半分の電位
に設定される手段を備える構成とすることもできる。
【０００９】前記第一の切換回路の選択出力を前記減算
器に与える通路にバッファ回路およびサンプリング回路
が縦続接続された回路を備えることが望ましい。
器に与える通路にバッファ回路およびサンプリング回路
が縦続接続された回路を備えることが望ましい。
【００１０】
【作用】比較器および減算器の入出力あるいは基準電圧
の切換をスイッチの切換タイミングの制御により行い逐
次符号化を行う。
の切換をスイッチの切換タイミングの制御により行い逐
次符号化を行う。
【００１１】これにより、簡素なハードウェア構成によ
り高速で動作し、低価格、低消費電力で信頼性の高いア
ナログ・ディジタル変換回路が実現できる。
り高速で動作し、低価格、低消費電力で信頼性の高いア
ナログ・ディジタル変換回路が実現できる。
【００１２】
【実施例】本発明第一実施例の構成を図１を参照して説
明する。図１は本発明第一実施例回路のブロック構成図
である。
明する。図１は本発明第一実施例回路のブロック構成図
である。
【００１３】本発明は、アナログ・ディジタル変換回路
である。ここで、本発明の特徴とするところは、アナロ
グ入力端子１と、このアナログ入力端子１が一方の入力
に接続された第一の切換回路６と、この第一の切換回路
６のスイッチＳＷ１の選択出力が正入力に接続されその
増幅出力が第一の切換回路６の他方の入力に接続された
減算器８と、フルスケールの半分の電位を基準電圧とし
て発生する基準電圧発生器１０と、この基準電圧を負入
力とし前記選択出力を正入力とする比較器２と、この比
較器２の出力により切換制御され前記基準電圧および共
通電位をそれぞれ入力とし選択出力を減算器８の負入力
に与える第二の切換回路１２とを備え、比較器２の出力
がディジタル出力端子５に接続されたところにある。こ
の減算器８の利得は２である。
である。ここで、本発明の特徴とするところは、アナロ
グ入力端子１と、このアナログ入力端子１が一方の入力
に接続された第一の切換回路６と、この第一の切換回路
６のスイッチＳＷ１の選択出力が正入力に接続されその
増幅出力が第一の切換回路６の他方の入力に接続された
減算器８と、フルスケールの半分の電位を基準電圧とし
て発生する基準電圧発生器１０と、この基準電圧を負入
力とし前記選択出力を正入力とする比較器２と、この比
較器２の出力により切換制御され前記基準電圧および共
通電位をそれぞれ入力とし選択出力を減算器８の負入力
に与える第二の切換回路１２とを備え、比較器２の出力
がディジタル出力端子５に接続されたところにある。こ
の減算器８の利得は２である。
【００１４】また、第一の切換回路６の選択出力を減算
器８に与える通路にバッファ回路１１およびサンプリン
グ回路としてスイッチＳＷ２およびコンデンサＣ２が縦
続接続された回路を備える。
器８に与える通路にバッファ回路１１およびサンプリン
グ回路としてスイッチＳＷ２およびコンデンサＣ２が縦
続接続された回路を備える。
【００１５】次に、本発明第一実施例の動作を説明す
る。アナログ入力信号は、スイッチＳＷ１から入力さ
れ、コンデンサＣ１に蓄積される。このコンデンサＣ１
に蓄積された信号値は、バッファ回路１１およびスイッ
チＳＷ２を介してコンデンサＣ２に蓄積される。このス
イッチＳＷ２およびコンデンサＣ２はサンプリング回路
を構成している。このコンデンサＣ２に蓄積された信号
値は、比較器２で最大入力レベルをフルスケールとして
このフルスケールの２分の１の基準電圧発生器１０の基
準電圧と比較され、コンデンサＣ２に蓄積された信号値
の方が大きければ比較器２はディジタル論理値の「Ｈ」
を出力し、小さければ「Ｌ」を出力する。これがディジ
タル信号出力の先頭ビットである。
る。アナログ入力信号は、スイッチＳＷ１から入力さ
れ、コンデンサＣ１に蓄積される。このコンデンサＣ１
に蓄積された信号値は、バッファ回路１１およびスイッ
チＳＷ２を介してコンデンサＣ２に蓄積される。このス
イッチＳＷ２およびコンデンサＣ２はサンプリング回路
を構成している。このコンデンサＣ２に蓄積された信号
値は、比較器２で最大入力レベルをフルスケールとして
このフルスケールの２分の１の基準電圧発生器１０の基
準電圧と比較され、コンデンサＣ２に蓄積された信号値
の方が大きければ比較器２はディジタル論理値の「Ｈ」
を出力し、小さければ「Ｌ」を出力する。これがディジ
タル信号出力の先頭ビットである。
【００１６】コンデンサＣ２の信号値は、同時に減算器
８の端子９１に与えられ、減算器８のもう一方の端子９
２は第二の切換回路１２を介して基準電圧発生器１０ま
たはグランドに接続される。この第二の切換回路１２
は、比較器２の出力により切換られ、比較器２の出力が
「Ｈ」であれば基準電圧発生器１０の側に切換られ、比
較器２の出力が「Ｌ」であればグランド側に切換られ
る。
８の端子９１に与えられ、減算器８のもう一方の端子９
２は第二の切換回路１２を介して基準電圧発生器１０ま
たはグランドに接続される。この第二の切換回路１２
は、比較器２の出力により切換られ、比較器２の出力が
「Ｈ」であれば基準電圧発生器１０の側に切換られ、比
較器２の出力が「Ｌ」であればグランド側に切換られ
る。
【００１７】したがって、減算器８の出力は信号値が２
分の１フルスケールよりも大きければ信号値から２分の
１フルスケール値を差し引いた値の減算器８の利得倍の
出力が得られる。また、信号値が２分の１フルスケール
よりも小さければその信号値の減算器８の利得倍の出力
が得られる。ここで、減算器８の利得は２倍である。
分の１フルスケールよりも大きければ信号値から２分の
１フルスケール値を差し引いた値の減算器８の利得倍の
出力が得られる。また、信号値が２分の１フルスケール
よりも小さければその信号値の減算器８の利得倍の出力
が得られる。ここで、減算器８の利得は２倍である。
【００１８】この減算器８の出力は第一の切換回路６の
スイッチＳＷ１のｂ側を介してバッファ２の入力に帰還
される。この帰還された信号値は、上述のような手順で
再び比較される。このとき比較器２に入力される信号値
は、減算器８で２倍されているので等価的にフルスケー
ルの４分の１との比較になり、比較器２の出力は先頭ビ
ットの次のビットに相当する。以下同様な手順を必要な
ビット数まで繰り返す。本発明第一実施例では１変換周
期に４ビットを要する。それぞれのビット毎の比較器２
に入力される信号値は、減算器８によりそれぞれ２倍さ
れているので等価的にフルスケールの２分の１、４分の
１、８分の１、１６分の１との比較となる。
スイッチＳＷ１のｂ側を介してバッファ２の入力に帰還
される。この帰還された信号値は、上述のような手順で
再び比較される。このとき比較器２に入力される信号値
は、減算器８で２倍されているので等価的にフルスケー
ルの４分の１との比較になり、比較器２の出力は先頭ビ
ットの次のビットに相当する。以下同様な手順を必要な
ビット数まで繰り返す。本発明第一実施例では１変換周
期に４ビットを要する。それぞれのビット毎の比較器２
に入力される信号値は、減算器８によりそれぞれ２倍さ
れているので等価的にフルスケールの２分の１、４分の
１、８分の１、１６分の１との比較となる。
【００１９】以上の手順を図２を参照してさらに説明す
る。図２は本発明第一実施例の動作を示すフローチャー
トである。アナログ入力端子１からアナログ信号αが入
力される（Ｓ１）。アナログ信号αと基準電圧とを比較
する（Ｓ２）。基準電圧よりもアナログ信号αの方が大
きければ、ディジタル出力端子５から「Ｈ」を出力す
る。同時に、減算器８でアナログ信号αから基準電圧を
減算する（Ｓ３）。また、基準電圧よりもアナログ信号
αの方が小さければ、ディジタル出力端子５から「Ｌ」
を出力する（Ｓ４）。減算器８の出力は入力の利得倍す
なわち２倍されている（Ｓ５）。以上の手順を最終ビッ
ト（ＬＳＢ）まで繰り返す（Ｓ６）。最終ビットに達す
れば新たなアナログ信号をアナログ入力端子１から入力
する（Ｓ１）。
る。図２は本発明第一実施例の動作を示すフローチャー
トである。アナログ入力端子１からアナログ信号αが入
力される（Ｓ１）。アナログ信号αと基準電圧とを比較
する（Ｓ２）。基準電圧よりもアナログ信号αの方が大
きければ、ディジタル出力端子５から「Ｈ」を出力す
る。同時に、減算器８でアナログ信号αから基準電圧を
減算する（Ｓ３）。また、基準電圧よりもアナログ信号
αの方が小さければ、ディジタル出力端子５から「Ｌ」
を出力する（Ｓ４）。減算器８の出力は入力の利得倍す
なわち２倍されている（Ｓ５）。以上の手順を最終ビッ
ト（ＬＳＢ）まで繰り返す（Ｓ６）。最終ビットに達す
れば新たなアナログ信号をアナログ入力端子１から入力
する（Ｓ１）。
【００２０】次に、図３を参照して本発明第一実施例に
おける各部の動作を説明する。図３は本発明第一実施例
における各部の動作を示すタイムチャートである。アナ
ログ入力端子１にアナログ信号が到来すると、スイッチ
ＳＷ１のａ側が閉結(ON)され、このアナログ信号を取
り込み、コンデンサＣ１にこの信号値が蓄積される。同
時にスイッチＳＷ２が閉結され、バッファ回路１１を
介し、アナログ信号がコンデンサＣ２に蓄積される。
この信号値は比較器２に入力され、フルスケールの２
分の１の基準電圧と比較される。この信号値は基準電圧
よりも大きいのでディジタル出力としては「Ｈ」が出力
される。これがディジタル信号の先頭ビットとなる。
これを受けて第二の切換回路１２のスイッチＳＷ３が基
準電圧発生器１０側に閉結される。減算器８にもコン
デンサＣ２の信号値が入力され、基準電圧を減算されて
から利得倍すなわち２倍されて出力される。つぎのタ
イミングでスイッチＳＷ１がｂ側に閉結され、減算器
８の出力はコンデンサＣ１に蓄積される。この信号値は
バッファ回路１１に入力され、これまでの手順により
再び比較器２で比較される。このとき比較器２に入力さ
れる信号値は、減算器８で２倍されているので等価的に
フルスケールの４分の１との比較となり、先頭ビットの
次のビットに相当するディジタル信号が出力される。本
発明第一実施例ではこれを４ビット分繰り返し、１変換
周期を終了する。それぞれのビット毎の比較器２に入力
される信号値は、減算器８によりそれぞれ２倍されてい
るので等価的にフルスケールの２分の１、４分の１、８
分の１、１６分の１との比較となる。
おける各部の動作を説明する。図３は本発明第一実施例
における各部の動作を示すタイムチャートである。アナ
ログ入力端子１にアナログ信号が到来すると、スイッチ
ＳＷ１のａ側が閉結(ON)され、このアナログ信号を取
り込み、コンデンサＣ１にこの信号値が蓄積される。同
時にスイッチＳＷ２が閉結され、バッファ回路１１を
介し、アナログ信号がコンデンサＣ２に蓄積される。
この信号値は比較器２に入力され、フルスケールの２
分の１の基準電圧と比較される。この信号値は基準電圧
よりも大きいのでディジタル出力としては「Ｈ」が出力
される。これがディジタル信号の先頭ビットとなる。
これを受けて第二の切換回路１２のスイッチＳＷ３が基
準電圧発生器１０側に閉結される。減算器８にもコン
デンサＣ２の信号値が入力され、基準電圧を減算されて
から利得倍すなわち２倍されて出力される。つぎのタ
イミングでスイッチＳＷ１がｂ側に閉結され、減算器
８の出力はコンデンサＣ１に蓄積される。この信号値は
バッファ回路１１に入力され、これまでの手順により
再び比較器２で比較される。このとき比較器２に入力さ
れる信号値は、減算器８で２倍されているので等価的に
フルスケールの４分の１との比較となり、先頭ビットの
次のビットに相当するディジタル信号が出力される。本
発明第一実施例ではこれを４ビット分繰り返し、１変換
周期を終了する。それぞれのビット毎の比較器２に入力
される信号値は、減算器８によりそれぞれ２倍されてい
るので等価的にフルスケールの２分の１、４分の１、８
分の１、１６分の１との比較となる。
【００２１】本発明第一実施例では、アナログ信号は振
幅がフルスケールの７０パーセントの直流であり、これ
を４ビットの分解能でディジタル変換している。分解能
は、スイッチＳＷ１のａ側とスイッチＳＷ１のｂ側およ
びＳＷ２との開閉周期の比率で決定される。本発明第一
実施例では周期比は４である。ディジタル信号の出力波
形から、フルスケールの７０パーセントに相当するディ
ジタル出力「ＨＬＨＨ」が得られていることがわかる。
幅がフルスケールの７０パーセントの直流であり、これ
を４ビットの分解能でディジタル変換している。分解能
は、スイッチＳＷ１のａ側とスイッチＳＷ１のｂ側およ
びＳＷ２との開閉周期の比率で決定される。本発明第一
実施例では周期比は４である。ディジタル信号の出力波
形から、フルスケールの７０パーセントに相当するディ
ジタル出力「ＨＬＨＨ」が得られていることがわかる。
【００２２】次に、図４を参照して本発明第二実施例を
説明する。図４は本発明第二実施例回路の構成図であ
る。本発明第二実施例では減算器８の利得を１として、
１ビットアナログ・ディジタル変換動作をする毎に基準
電圧をその前のビットの２分の１に変える。基準電圧発
生器１０にあらかじめそれぞれの基準電圧としてフルス
ケールの２分の１、４分の１、８分の１、１６分の１の
基準電圧発生回路９を用意しておき、それらを切り替え
て用いる構成である。
説明する。図４は本発明第二実施例回路の構成図であ
る。本発明第二実施例では減算器８の利得を１として、
１ビットアナログ・ディジタル変換動作をする毎に基準
電圧をその前のビットの２分の１に変える。基準電圧発
生器１０にあらかじめそれぞれの基準電圧としてフルス
ケールの２分の１、４分の１、８分の１、１６分の１の
基準電圧発生回路９を用意しておき、それらを切り替え
て用いる構成である。
【００２３】次に、図５を参照して本発明第二実施例の
動作を説明する。図５は本発明第二実施例の各部の動作
を示すタイムチャートである。アナログ入力端子１にア
ナログ信号が到来すると、スイッチＳＷ１のａ側が閉結
(ON)され、このアナログ信号を取り込み、コンデンサ
Ｃ１にこの信号値が蓄積される。同時にスイッチＳＷ２
が閉結され、バッファ回路１１を介し、アナログ信
号がコンデンサＣ２に蓄積される。この信号値は比較器
２に入力され、フルスケールの２分の１の基準電圧と
比較される。この信号値は基準電圧よりも大きいのでデ
ィジタル出力としては「Ｈ」が出力される。これがデ
ィジタル信号の先頭ビットとなる。これを受けて第二の
切換回路１２のスイッチＳＷ３が閉結される。減算器
８にもコンデンサＣ２の信号値が入力され、基準電圧を
減算されて出力される。つぎのタイミングでスイッチ
ＳＷ１がｂ側に閉結され、減算器８の出力はコンデン
サＣ１に蓄積される。この信号値はバッファ回路１１に
入力され、フルスケールの４分の１に切換られた基準
電圧により、これまでの手順を実行して先頭ビットの次
のビットに相当するディジタル信号が出力される。本発
明第二実施例ではこれを４ビット分繰り返し、１変換周
期を終了する。これにより本発明第一実施例と等価な逐
次符号化を行うことができる。
動作を説明する。図５は本発明第二実施例の各部の動作
を示すタイムチャートである。アナログ入力端子１にア
ナログ信号が到来すると、スイッチＳＷ１のａ側が閉結
(ON)され、このアナログ信号を取り込み、コンデンサ
Ｃ１にこの信号値が蓄積される。同時にスイッチＳＷ２
が閉結され、バッファ回路１１を介し、アナログ信
号がコンデンサＣ２に蓄積される。この信号値は比較器
２に入力され、フルスケールの２分の１の基準電圧と
比較される。この信号値は基準電圧よりも大きいのでデ
ィジタル出力としては「Ｈ」が出力される。これがデ
ィジタル信号の先頭ビットとなる。これを受けて第二の
切換回路１２のスイッチＳＷ３が閉結される。減算器
８にもコンデンサＣ２の信号値が入力され、基準電圧を
減算されて出力される。つぎのタイミングでスイッチ
ＳＷ１がｂ側に閉結され、減算器８の出力はコンデン
サＣ１に蓄積される。この信号値はバッファ回路１１に
入力され、フルスケールの４分の１に切換られた基準
電圧により、これまでの手順を実行して先頭ビットの次
のビットに相当するディジタル信号が出力される。本発
明第二実施例ではこれを４ビット分繰り返し、１変換周
期を終了する。これにより本発明第一実施例と等価な逐
次符号化を行うことができる。
【００２４】本発明第二実施例では、基準電圧発生器１
０にあらかじめそれぞれの基準電圧を用意しておき、そ
れらを切り替えて用いる構成であるが、係数２分の１の
掛算器を繰り返し通す構成とすることもできる。
０にあらかじめそれぞれの基準電圧を用意しておき、そ
れらを切り替えて用いる構成であるが、係数２分の１の
掛算器を繰り返し通す構成とすることもできる。
【００２５】
【発明の効果】以上説明したように、本発明によれば簡
素なハードウェア構成により高速で動作し、低価格、低
消費電力で信頼性の高いアナログ・ディジタル変換回路
が実現できる。
素なハードウェア構成により高速で動作し、低価格、低
消費電力で信頼性の高いアナログ・ディジタル変換回路
が実現できる。
【００２６】Ｎビットのアナログ・ディジタル変換回路
を実現するために要するハードウェア量を従来例と比較
すると、従来例回路は比較器と、Ｎビットのディジタル
・アナログ変換回路（２N −１個の電流源とスイッチ）
と、論理回路とが必要である。本発明では比較器と、減
算器と、制御回路とで実現できる。
を実現するために要するハードウェア量を従来例と比較
すると、従来例回路は比較器と、Ｎビットのディジタル
・アナログ変換回路（２N −１個の電流源とスイッチ）
と、論理回路とが必要である。本発明では比較器と、減
算器と、制御回路とで実現できる。
【００２７】また、高速アナログ・ディジタル変換回路
として一般に使われているフラッシュ形と同等のスピー
ドを実現しようとすると、それに要するハードウェア
は、フラッシュ形では２N −１個の比較器と、論理回路
とが必要である。本発明ではＮ個のアナログ・ディジタ
ル変換回路で実現できる。
として一般に使われているフラッシュ形と同等のスピー
ドを実現しようとすると、それに要するハードウェア
は、フラッシュ形では２N −１個の比較器と、論理回路
とが必要である。本発明ではＮ個のアナログ・ディジタ
ル変換回路で実現できる。
【００２８】また、比較と減算の１周期で１ビットが決
定されるので、この動作を任意の回数繰り返すことで、
任意の分解能のアナログ・ディジタル変換回路を実現で
きる。このときハードウェア構成を変える必要はない。
定されるので、この動作を任意の回数繰り返すことで、
任意の分解能のアナログ・ディジタル変換回路を実現で
きる。このときハードウェア構成を変える必要はない。
【図１】本発明第一実施例回路の構成図。
【図２】本発明第一実施例の動作を示すフローチャー
ト。
ト。
【図３】本発明第一実施例の各部の動作を示すタイムチ
ャート。
ャート。
【図４】本発明第二実施例回路の構成図。
【図５】本発明第二実施例の各部の動作を示すタイムチ
ャート。
ャート。
【図６】従来例の構成図。
１ アナログ入力端子 ２ 比較器 ３ 論理回路 ４ ディジタル・アナログ変換回路 ５ ディジタル出力端子 ６ 第一の切換回路 ７ 制御回路 ８ 減算器 ９ 基準電圧発生回路 １０ 基準電圧発生器 １１ バッファ回路 １２ 第二の切換回路 ９１、９２ 端子 ＳＷ１、ＳＷ２、ＳＷ３ スイッチ Ｃ１、Ｃ２ コンデンサ
Claims (4)
- 【請求項１】 アナログ入力端子と、このアナログ入力
端子が一方の入力に接続された第一の切換回路と、この
第一の切換回路の選択出力が正入力に接続されその出力
が前記第一の切換回路の他方の入力に接続された減算器
と、基準電圧を発生する基準電圧発生器と、この基準電
圧を負入力とし前記選択出力を正入力とする比較器と、
この比較器の出力により切換制御され前記基準電圧およ
び共通電位をそれぞれ入力とし選択出力を前記減算器の
負入力に与える第二の切換回路とを備え、前記比較器の
出力がディジタル出力端子に接続されたことを特徴とす
るアナログ・ディジタル変換回路。 - 【請求項２】 前記減算器の利得が２であり、前記基準
電圧は、フルスケールの半分の電位である請求項１記載
のアナログ・ディジタル変換回路。 - 【請求項３】 前記減算器の利得が１であり、前記基準
電圧は前記比較器の出力毎に前回の基準電圧の半分の電
位に設定される手段を備えた請求項１記載のアナログ・
ディジタル変換回路。 - 【請求項４】 前記第一の切換回路の選択出力を前記減
算器に与える通路にバッファ回路およびサンプリング回
路が縦続接続された回路を備えた請求項２または３記載
のアナログ・ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112593A JPH06224765A (ja) | 1993-01-26 | 1993-01-26 | アナログ・ディジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112593A JPH06224765A (ja) | 1993-01-26 | 1993-01-26 | アナログ・ディジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224765A true JPH06224765A (ja) | 1994-08-12 |
Family
ID=11769302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112593A Pending JPH06224765A (ja) | 1993-01-26 | 1993-01-26 | アナログ・ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224765A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192963A (ja) * | 2009-02-16 | 2010-09-02 | Fujitsu Ltd | アナログデジタル変換器およびアナログデジタル変換方法 |
| JP2012100261A (ja) * | 2010-10-29 | 2012-05-24 | General Electric Co <Ge> | 多チャネル量子化器および量子化の方法 |
-
1993
- 1993-01-26 JP JP1112593A patent/JPH06224765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192963A (ja) * | 2009-02-16 | 2010-09-02 | Fujitsu Ltd | アナログデジタル変換器およびアナログデジタル変換方法 |
| JP2012100261A (ja) * | 2010-10-29 | 2012-05-24 | General Electric Co <Ge> | 多チャネル量子化器および量子化の方法 |
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