JPH06224780A - 符号変換回路 - Google Patents

Abstract

(57)【要約】 【構成】遅延回路を設け、一定のサンプリング周期で入
力される２の補数で表す２進数の直線符号入力データを
１サンプリング周期の間保持する。比較回路により、遅
延回路の出力と直線符号入力データとを比較し比較信号
を出力する。補数回路を備え、直線符号入力データの１
の補数を取る。排他的論理和回路を設け、直線符号入力
データの符号ビットと比較信号との排他的論理和を取
る。排他的論理和出力を最下位ビットの桁上げ入力とす
る加算回路を備え、補数回路の出力を入力する。変換回
路を備え、加算回路の出力を非直線ＰＣＭ符号に変換す
る。 【効果】ノイズ等による符号変換データにおける±１ビ
ットの誤差の発生が抑圧できる。また、音声等の信号処
理におけるばたつき雑音の発生が低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は符号変換回路に関し、特
に２の補数表現の直線符号データを非直線ＰＣＭ符号デ
ータに変換する符号変換回路に関する。

【０００２】

【従来の技術】従来、２の補数表現の直線符号データを
８ビットの１３折線形Ａ特性の非直線ＰＣＭ符号（以下
Ａ非直線符号）に変換する符号変換回路は、図７に示す
様に、１３ビットの直線符号データＬＤ₀ 〜ＬＤ₁₂の１
の補数を取る排他的論理和ゲート３０１〜３１２により
構成された補数回路３と、全加算器５０１〜５１２によ
り構成された加算回路５と、図６で示す絶対値表現の直
線符号データとＡ非直線符号の対応表に従ってコード変
換を行う変換回路６から構成されていた。

【０００３】次に、動作について説明する。

【０００４】２の補数表現の直線符号データＬＤ₁₂〜Ｌ
Ｄ₀ は、最上位ビットＬＤ₁₂が極性を示す符号ビットで
あり、正のデータ時“０”，負のデータ時“１”であ
る。

【０００５】直線符号データＬＤ₁₂〜ＬＤ₀ を図６に示
した直線符号とＡ非直線符号の対応表に適合する絶対値
表現の直線符号データに変換するためには、直線符号デ
ータＬＤ₁₂〜ＬＤ₀ が負であれば、符号ビットを除く下
位１２ビットのデータＬＤ₁₁〜ＬＤ₀ を反転し＋１を加
える２の補数を取る必要がある。

【０００６】補数回路３は直線符号データの最上位ビッ
トＬＤ₁₂を一方の入力とし、他方に各ビットＬＤ₁₁〜Ｌ
Ｄ₀ を入力する排他的論理和ゲート３０１〜３１２で構
成され、１の補数を取る。加算回路５は、この補数回路
３の出力に対し、直線符号データＬＤ₁₂〜ＬＤ₀ が負の
場合１を加えるための全加算器５０１〜５１２により構
成され最下位ビットの全加算器５０１のキャリー入力Ｃ
に符号ビットＬＤ₁₂を入力するものである。これらの全
加算器５０１〜５１２は、図４で示す様なゲート回路に
より構成される。

【０００７】加算回路５の出力は、図６で示す対応表に
よりコード変換を行う変換回路６により変換され、８ビ
ットのＡ非直線符号データＰＣＭ₇ 〜ＰＣＭ₀ として出
力されるというものであった。

【０００８】

【発明が解決しようとする課題】この従来の符号変換回
路では、Ａ非直線符号が０コードを持たないため、直線
符号に対するＡ非直線符号が直線符号の０近傍におい
て、ノイズ等により量子化ステップ幅に相当するあいま
いさ、すなわち、±１ビットの誤差を発生するという欠
点がある。

【０００９】また、この符号変換回路の０近傍でのふる
まいは、音声等の信号処理において無信号入力時におけ
るばたつき雑音となるという問題点を有している。

【００１０】

【課題を解決するための手段】本発明の符号変換回路
は、予め定められたサンプリング周期で入力されるｎビ
ットの２の補数で表現される２進数の直線符号入力デー
タを１前記サンプリング周期の間保持する遅延回路と、
前記遅延回路の出力と前記直線符号入力データとを比較
し比較信号を出力する比較回路と、前記直線符号入力デ
ータの１の補数を取る補数回路と、前記直線符号入力デ
ータの最上位ビットである符号ビットと前記比較信号と
の排他的論理和を取り排他的論理和出力を出力する排他
的論理和回路と、前記補数回路の出力を入力し前記排他
的論理和出力を最下位ビットの桁上げ入力とする加算回
路と、前記加算回路の出力を非直線ＰＣＭ符号に変換す
る変換回路とを備えて構成されている。

【００１１】

【実施例】次に本発明について図面を参照して説明す
る。

【００１２】図１は本発明の一実施例を示すブロック図
である。

【００１３】図１において、本発明の符号変換回路は、
遅延回路１と、比較回路２と、排他的論理和ゲート４
と、従来例と共通の構成要素である補数回路３と、加算
回路５と、変換回路６とから構成されている。

【００１４】次に本実施例の動作について説明する。

【００１５】一定のサンプリング間隔で入力される１３
ビットの２の補数表現の直線符号データＬＤ₁₂〜ＬＤ₀
は、ラッチ回路により構成される遅延回路１に１サンプ
リングの間保持される。

【００１６】遅延回路１に保持された遅延データの反転
出力信号と、直線符号データＬＤ₁₂〜ＬＤ₀ は最下位ビ
ットのキャリー入力に“１”を入力する全加算器２０１
及び全加算器２０２〜２１３からなる比較回路２に入力
され、減算を実現することにより、比較が行なわれる。
この比較回路２の最上位ビットＣが前回入力の直線符号
データと今回入力された直線符号データとの比較結果を
示しており、“０”の時直線符号データの増加を、
“１”の時直線符号データの減少をそれぞれ示す。

【００１７】ここで、比較回路２を構成する全加算器２
０１〜２１２は、加算出力信号Ｓを必要としないため図
３で示すゲート構成の加算器を用いることが可能であ
る。

【００１８】直線符号データＬＤ₁₂〜ＬＤ₀ は、従来の
実施例で説明した図７の回路と同様に、極性が負の場
合、１の補数を取る補数回路３の排他的論理和ゲート３
０１〜３１２により反転処理が行なわれる。

【００１９】補数回路３の出力は全加算器５０１〜５１
２により構成される加算回路５により直線符号データＬ
Ｄ₁₂〜ＬＤ₀ が負の場合“１”を加算する。ここで、比
較回路２により検出された直線符号データの増減を示す
比較結果出力信号Ｃと、直線符号データＬＤ₁₂〜ＬＤ₀
の極性を示す符号ビットＬＤ₁₂とを入力とする排他的論
理和ゲート４の出力信号Ｅを加算回路５の最下位ビット
のキャリー入力信号とすることにより、直線符号データ
の２の補数を取る際の負データ時の“１”加算と前回デ
ータとの比較時の減少検出による“１”加算を同時に行
う。

【００２０】この動作を具体的に説明する。

【００２１】まず、正データから正データによるデータ
の減少時には、排他的論理和ゲート４の入力が（０，
１）となり、“１”が加算される。また、正データから
負データ、あるいは、負データから負データによるデー
タの減少時には排他的論理和ゲート４の入力が（１，
１）となり、“０”が加算されるが、負データの反転処
理のみが残り、１を加算した後、２の補数を取った結果
と等価となる。また、負データから負データによるデー
タの増加の場合には、排他的論理和ゲート４の入力は
（１，０）となり、“１”が加算される。

【００２２】これらの加算処理後、加算回路５の出力及
び直線符号データの最上位ビットＬＤ₁₂は、図６で示す
対応表に従って８ビットのＡ非直線符号データＰＣＭ₇
〜ＰＣＭ₀ に変換回路６により変換される。

【００２３】次に本発明の第二の実施例について説明す
る。

【００２４】図２は、第二の実施例を示すブロック図で
ある。

【００２５】本実施例の第一の実施例との相違点は、入
力される直線符号データがシリアルデータの場合である
ことである。

【００２６】図２において、シフトレジスタ７，８と、
インバータ９と、シリアル加算回路１０と、ラッチ回路
１０とが図１の第一の実施例と同様の補数回路３と、排
他的論理和ゲート４と、加算回路５と、変換回路６とに
追加されている。

【００２７】次に、本実施例の動作について説明する。

【００２８】シリアルで入力される直線符号データＳＤ
_inは、シフトレジスタ７により、パラレルデータに変換
されると同時に、シフトレジスタ７のシリアル出力デー
タＳＤ_out はインバータ９を介してシフトレジスタ８へ
入力される。シフトレジスタ８が、遅延回路で１サンプ
リング前のデータを保持する。

【００２９】シフトレジスタ７及び８のシリアル出力Ｓ
Ｏは、シリアル加算回路１０により加算が行なわれ比較
される。加算結果、すなわち、比較結果は、ラッチ回路
１１に保持される。

【００３０】このシリアル加算回路１０は図５で示す全
加算器とフリップフロップにより構成されている。

【００３１】ラッチ回路１１の出力、すなわち、比較結
果出力信号Ｃは、排他的論理和ゲート４の一方の入力と
なる。

【００３２】以下の変換動作は前述の第一の実施例の動
作と同様である。

【００３３】本実施例では比較動作をシリアル演算で実
施するために加算器を１個しか必要とせず回路の簡略化
が可能となる。

【００３４】

【発明の効果】以上説明したように、本発明は比較回路
によりデータの増減を点検し、データの減少時に１を加
えることにより、ヒステリシス特性を持たせたため、符
号変換データにおけるノイズ等による±１ビットの誤差
の発生を抑圧できるという効果がある。さらに、音声等
の信号処理における無信号時のばたつき雑音についても
符号変換データの誤差の抑圧により低減できるという効
果がある。

【図面の簡単な説明】

【図１】本発明の符号変換回路の一実施例を示すブロッ
ク図である。

【図２】本発明の符号変換回路の第二の実施例を示すブ
ロック図である。

【図３】図１，図２，図７に示す補数回路の全加算器の
一例を示す回路図である。

【図４】図１，図２，図７に示す加算回路の全加算器の
一例を示す回路図である。

【図５】図２に示すシリアル加算回路の全加算器の一例
を示す回路図である。

【図６】絶対値表現の直線符号データとＡ非直線符号デ
ータとの対応表を示す図である。

【図７】従来の符号変換回路の一例を示すブロック図で
ある。

【符号の説明】

１ 遅延回路 ２ 比較回路 ３ 補数回路 ４，３０１〜３１２ 排他的論理和ゲート ５ 加算回路 ６ 変換回路 ７，８ シフトレジスタ ９ インバータ １０ シリアル加算回路 １１ ラッチ回路 ２０１〜２１２，５０１〜５１２ 全加算器

【手続補正書】

【提出日】平成５年１０月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図７

【補正方法】削除

Claims (1)

【特許請求の範囲】
1. 【請求項１】 予め定められたサンプリング周期で入力
   されるｎビットの２の補数で表現される２進数の直線符
   号入力データを１前記サンプリング周期の間保持する遅
   延回路と、 前記遅延回路の出力と前記直線符号入力データとを比較
   し比較信号を出力する比較回路と、 前記直線符号入力データの１の補数を取る補数回路と、 前記直線符号入力データの最上位ビットである符号ビッ
   トと前記比較信号との排他的論理和を取り排他的論理和
   出力を出力する排他的論理和回路と、 前記補数回路の出力を入力し前記排他的論理和出力を最
   下位ビットの桁上げ入力とする加算回路と、 前記加算回路の出力を非直線ＰＣＭ符号に変換する変換
   回路とを備えることを特徴とする符号変換回路。