JPH03102265A - 最大値検出回路 - Google Patents
最大値検出回路Info
- Publication number
- JPH03102265A JPH03102265A JP1240156A JP24015689A JPH03102265A JP H03102265 A JPH03102265 A JP H03102265A JP 1240156 A JP1240156 A JP 1240156A JP 24015689 A JP24015689 A JP 24015689A JP H03102265 A JPH03102265 A JP H03102265A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- maximum value
- input
- full adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル信号を処理することにより、精度よ
くオーディオデータの最大値を検出する最大値検出回路
に関する。
くオーディオデータの最大値を検出する最大値検出回路
に関する。
（従来の技術）
オーディオデータにおいて、録音機で録音する際、最大
出力の電圧値を前もって検出しておき録音レベルの決定
が行われる。このため、オーディオデータの最大値を検
出する必要がある。
出力の電圧値を前もって検出しておき録音レベルの決定
が行われる。このため、オーディオデータの最大値を検
出する必要がある。
第３図は従来から用いられている最大値検出のブロック
構或例を示すものである。第３図において、８はデジタ
ル信号処理回路（集積回路）、１０はＤ／Ａコンバータ
、１１はアナログ最大値検出回路、１２はアナログ最大
値出力端子、１３はデジタル信号入力端子である。
構或例を示すものである。第３図において、８はデジタ
ル信号処理回路（集積回路）、１０はＤ／Ａコンバータ
、１１はアナログ最大値検出回路、１２はアナログ最大
値出力端子、１３はデジタル信号入力端子である。
デジタル信号入力端子ｌ３から入力されたオーディオ信
号は、デジタル信号処理回路８からオーディオデータと
して出力され、Ｄ／Ａコンバータ１０によりアナログ信
号に変換されアナログ最大値検出回路１１に入力され、
検出されたアナログ最大値データはアナログ最大値出力
端子Ｉ２から出力される． （発明が解決しようとする課題） しかしながら，上記従来の構或では、デジタル信号をア
ナログ信号に変換してから処理を行うため、精度が悪く
なり，また専用のハードウエアが必要なため部品点数が
多くなるという問題があった． 本発明上記従来の問題点を解決するものであり、デジタ
ル信号から直接最大値を検出することにより、最大値検
出の精度と部品点数の削減を図れる最大値検出回路を提
供することを目的とするものである． （ａ題を解決するための手段） 本発明は上記目的を達成するために，最大値検出回路を
デジタル処理構成とし、デジタル信号処理回路と同一の
集積回路で直接接続して最大値を検出するようにしたも
のである。
号は、デジタル信号処理回路８からオーディオデータと
して出力され、Ｄ／Ａコンバータ１０によりアナログ信
号に変換されアナログ最大値検出回路１１に入力され、
検出されたアナログ最大値データはアナログ最大値出力
端子Ｉ２から出力される． （発明が解決しようとする課題） しかしながら，上記従来の構或では、デジタル信号をア
ナログ信号に変換してから処理を行うため、精度が悪く
なり，また専用のハードウエアが必要なため部品点数が
多くなるという問題があった． 本発明上記従来の問題点を解決するものであり、デジタ
ル信号から直接最大値を検出することにより、最大値検
出の精度と部品点数の削減を図れる最大値検出回路を提
供することを目的とするものである． （ａ題を解決するための手段） 本発明は上記目的を達成するために，最大値検出回路を
デジタル処理構成とし、デジタル信号処理回路と同一の
集積回路で直接接続して最大値を検出するようにしたも
のである。
（作 用）
したがって，上記構成により、デジタル信号であるオー
ディオデータをアナログ信号に変換することなく，デジ
タル信号のまま最大値を検出することができる。また．
Ｄ／Ａコンバータおよび専用のハードウエアが不要とな
り部品点数が減少する。
ディオデータをアナログ信号に変換することなく，デジ
タル信号のまま最大値を検出することができる。また．
Ｄ／Ａコンバータおよび専用のハードウエアが不要とな
り部品点数が減少する。
（実施例〉
第１図は本発明の一実施例における最大値検出回路の構
成を示すものであり，第２図は第ｌ図の最大幀検出回路
を含む最大値検出のブロック構成を示すものである．第
１図において、１はオーディオデータ入力端子、２はｎ
ビットフルアダー２８はｎビットフルアダ−２の第１の
入力，２ｂは第２の入力，３はｎビットラッチ、４はｎ
個からなるインバータ、５はキャリーラインである。
成を示すものであり，第２図は第ｌ図の最大幀検出回路
を含む最大値検出のブロック構成を示すものである．第
１図において、１はオーディオデータ入力端子、２はｎ
ビットフルアダー２８はｎビットフルアダ−２の第１の
入力，２ｂは第２の入力，３はｎビットラッチ、４はｎ
個からなるインバータ、５はキャリーラインである。
フルアダ−２の第１の入力２ａであるオーディオデータ
入力端子工からのオーディオデータと，第２の入力２ｂ
の和に桁上げが起こると，キャリーライン５にキャリー
が出力される，また、オーディオ入力端子１から入力さ
れたオーディオデータは、上記キャリーライン５にキャ
リーがあるとｎビットラッチ３にオーディオデータをラ
ッチする。ｎビットラッチ３の出力は、ｎ個のインバー
タから構威されるインバータ４に入り、インバータ４の
出力はフルアダ−２の第２の入力２ｂに入る。
入力端子工からのオーディオデータと，第２の入力２ｂ
の和に桁上げが起こると，キャリーライン５にキャリー
が出力される，また、オーディオ入力端子１から入力さ
れたオーディオデータは、上記キャリーライン５にキャ
リーがあるとｎビットラッチ３にオーディオデータをラ
ッチする。ｎビットラッチ３の出力は、ｎ個のインバー
タから構威されるインバータ４に入り、インバータ４の
出力はフルアダ−２の第２の入力２ｂに入る。
第２図において、１は第１図と同じオーディオデータ入
力端子、６は最大値出力端子，７は第１図のような構戊
からなる最大値検出回路、８は従来例と同じデジタル信
号処理回路、９はデジタル信号処理回路８と最大値検出
回路７を集積したデジタル信号処理集積回路． １３は
デジタル信号入力端子である、 次に上記のように構成された最大値検出回路の動作につ
いて説明する。第ｌ図において、ｎビットラッチ３には
以前にｎビットフルアダ−２から入ったｎビットデータ
（Ｄ’，１０進数表示）がラッチされているとすると、
ｎ個からなるインバータ４からの出力は（２Ｉ１−１）
−Ｄ’（１０進数表示）となっている。いま、ｎビット
フルアダ−２の第１の入力２ａに、新たなデータ（Ｄ）
（Ｉｏｎ数表示）が入ってきたとすると、ｎビットフル
アダ−２の第２の入力２ｂにはインバータ４からの出力
（２”−１）−Ｄ’が入っており、ｎビットフルアダ−
２での第ｌの入力２ａと第２の入力２ｂの和は（２’−
１）−Ｄ’＋Ｄ （１０進数表示）となる。ここで．
（２”−１）を２進数で表示すると，１ビット目からｎ
ビット目まで全て１のデータであることから，ＤＡＤ’
であるとｎビットフルアダ−２で桁上げがおこる．即ち
、新たなデータＤの方が以前のデータＤ′より大きいと
ｎビットフルアダ−２よりキャリーが出力される。これ
により，新しいデータＤをラッチ３がラッチする。
力端子、６は最大値出力端子，７は第１図のような構戊
からなる最大値検出回路、８は従来例と同じデジタル信
号処理回路、９はデジタル信号処理回路８と最大値検出
回路７を集積したデジタル信号処理集積回路． １３は
デジタル信号入力端子である、 次に上記のように構成された最大値検出回路の動作につ
いて説明する。第ｌ図において、ｎビットラッチ３には
以前にｎビットフルアダ−２から入ったｎビットデータ
（Ｄ’，１０進数表示）がラッチされているとすると、
ｎ個からなるインバータ４からの出力は（２Ｉ１−１）
−Ｄ’（１０進数表示）となっている。いま、ｎビット
フルアダ−２の第１の入力２ａに、新たなデータ（Ｄ）
（Ｉｏｎ数表示）が入ってきたとすると、ｎビットフル
アダ−２の第２の入力２ｂにはインバータ４からの出力
（２”−１）−Ｄ’が入っており、ｎビットフルアダ−
２での第ｌの入力２ａと第２の入力２ｂの和は（２’−
１）−Ｄ’＋Ｄ （１０進数表示）となる。ここで．
（２”−１）を２進数で表示すると，１ビット目からｎ
ビット目まで全て１のデータであることから，ＤＡＤ’
であるとｎビットフルアダ−２で桁上げがおこる．即ち
、新たなデータＤの方が以前のデータＤ′より大きいと
ｎビットフルアダ−２よりキャリーが出力される。これ
により，新しいデータＤをラッチ３がラッチする。
逆にＤ’＞Ｄの時は桁上げがおこらず、キャリーの出力
はない。従って、以前のデータＤ′がラッチ３にラッチ
された状態が保持される。このように、データを順次比
較してより大きいデータを残していくことにより，デー
タの最大値を検出することができる。
はない。従って、以前のデータＤ′がラッチ３にラッチ
された状態が保持される。このように、データを順次比
較してより大きいデータを残していくことにより，デー
タの最大値を検出することができる。
（発明の効果）
本発明は上記実施例から明らかなように、デジタル信号
のまま最大値検出が行えるため，検出精度の向上がはか
れる。また、デジタル回路であることとデジタル信号処
理集積回路内で処理できるため、部品点数が削減できる
という効果を有する。
のまま最大値検出が行えるため，検出精度の向上がはか
れる。また、デジタル回路であることとデジタル信号処
理集積回路内で処理できるため、部品点数が削減できる
という効果を有する。
第１図は本発明の一実施例における最大値検出回路の構
或図，第２図は第ｌ図の最大値検出回路を用いた最大値
検出のブロック図，第３図は従来の最大値検出のブロッ
ク図である。 １ ・・・オーディオデータ入力端子， ２・・・ ｎ
ビットフルアダー． ２ａ・・・第１の入力、２ｂ・
・・第２の入力、 ３・・・ｎビットラッチ， ４ ・
・・インバータ（ｎ個よりなる）、 ５ ・・・ キャ
リーライン、 ６・・・最大値出力端子、 ７・・・最
大値検出回路， ８・・・デジタル信号処理回路、９
・・・デジタル信号処理集積回路、１０・・・ Ｄ／Ａ
コンバータ． １１・・・ アナログ最大値検出回路
、ｌ２・・・アナログ最大値出力端子、ｌ３・・・デジ
タル信号入力端子。 第１図
或図，第２図は第ｌ図の最大値検出回路を用いた最大値
検出のブロック図，第３図は従来の最大値検出のブロッ
ク図である。 １ ・・・オーディオデータ入力端子， ２・・・ ｎ
ビットフルアダー． ２ａ・・・第１の入力、２ｂ・
・・第２の入力、 ３・・・ｎビットラッチ， ４ ・
・・インバータ（ｎ個よりなる）、 ５ ・・・ キャ
リーライン、 ６・・・最大値出力端子、 ７・・・最
大値検出回路， ８・・・デジタル信号処理回路、９
・・・デジタル信号処理集積回路、１０・・・ Ｄ／Ａ
コンバータ． １１・・・ アナログ最大値検出回路
、ｌ２・・・アナログ最大値出力端子、ｌ３・・・デジ
タル信号入力端子。 第１図
Claims (1)
- 第１の入力から入力されたｎビットのデータと第２の入
力から入力されたｎビットのデータを加え合わせ、桁上
げが起こるとキャリーを出力するｎビットフルアダーと
、前記ｎビットフルアダーの前記第１の入力に入力され
た前記ｎビットのデータを前記ｎビットフルアダーから
のキャリーによりラッチするｎビットのラッチと、前記
ｎビットのラッチ出力のｎビットデータが入力されその
出力が前記ｎビットフルアダーの前記第２の入力に入力
するｎ個のインバータとを備え、前記ｎビットフルアダ
ーに入力されたｎビットデータと前記ｎビットラッチに
ラッチされたｎビットデータを比較し、より大きいデー
タをラッチに残していくことにより、入力データの最大
値を検出することを特徴とする最大値検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240156A JPH03102265A (ja) | 1989-09-18 | 1989-09-18 | 最大値検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240156A JPH03102265A (ja) | 1989-09-18 | 1989-09-18 | 最大値検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102265A true JPH03102265A (ja) | 1991-04-26 |
Family
ID=17055328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240156A Pending JPH03102265A (ja) | 1989-09-18 | 1989-09-18 | 最大値検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007105004A (ja) * | 2005-10-17 | 2007-04-26 | Maruyama Mfg Co Ltd | トラクタ搭載型ブームスプレーヤ |
| JP2007135459A (ja) * | 2005-11-17 | 2007-06-07 | Maruyama Mfg Co Ltd | ブームスプレーヤ用の昇降装置 |
-
1989
- 1989-09-18 JP JP1240156A patent/JPH03102265A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007105004A (ja) * | 2005-10-17 | 2007-04-26 | Maruyama Mfg Co Ltd | トラクタ搭載型ブームスプレーヤ |
| JP2007135459A (ja) * | 2005-11-17 | 2007-06-07 | Maruyama Mfg Co Ltd | ブームスプレーヤ用の昇降装置 |
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