JPH06224893A - クロック信号抽出回路 - Google Patents
クロック信号抽出回路Info
- Publication number
- JPH06224893A JPH06224893A JP5010781A JP1078193A JPH06224893A JP H06224893 A JPH06224893 A JP H06224893A JP 5010781 A JP5010781 A JP 5010781A JP 1078193 A JP1078193 A JP 1078193A JP H06224893 A JPH06224893 A JP H06224893A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock
- phase
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000605 extraction Methods 0.000 claims abstract description 24
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 claims description 14
- 230000001934 delay Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 9
- 230000010355 oscillation Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 所定のクロック周期（Ｔ）に同期してＮＲＺ
符号化されたデジタル信号から２相のクロック信号を忠
実に抽出することができる小型のクロック信号抽出回路
を提供する。 【構成】 直接のデジタル信号と第１の遅延回路により
遅延時間（ｎＴ＋Ｔ／２）で遅延されたデジタル信号と
を排他的論理和演算することによりその正相と逆相の出
力信号とを同時に発生する排他的論理和回路と、該正相
の出力信号と第２の遅延回路により遅延時間（ｎＴ＋Ｔ
／２）で遅延された自分自信の出力信号とを反転論理和
演算する反転論理和回路と、該逆相の出力信号と第３の
遅延回路により遅延時間（ｎＴ＋Ｔ／２）で遅延された
自分自信の出力信号とを反転論理積演算する反転論理積
回路と、を具備することにより、反転論理和回路と反転
論理積回路から２相のクロック信号を発生させるように
した。
符号化されたデジタル信号から２相のクロック信号を忠
実に抽出することができる小型のクロック信号抽出回路
を提供する。 【構成】 直接のデジタル信号と第１の遅延回路により
遅延時間（ｎＴ＋Ｔ／２）で遅延されたデジタル信号と
を排他的論理和演算することによりその正相と逆相の出
力信号とを同時に発生する排他的論理和回路と、該正相
の出力信号と第２の遅延回路により遅延時間（ｎＴ＋Ｔ
／２）で遅延された自分自信の出力信号とを反転論理和
演算する反転論理和回路と、該逆相の出力信号と第３の
遅延回路により遅延時間（ｎＴ＋Ｔ／２）で遅延された
自分自信の出力信号とを反転論理積演算する反転論理積
回路と、を具備することにより、反転論理和回路と反転
論理積回路から２相のクロック信号を発生させるように
した。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル伝送システ
ムにおける受信器等に適用され、受信したＮＲＺのデジ
タル信号からクロック信号を再生するクロック信号抽出
回路に関する。
ムにおける受信器等に適用され、受信したＮＲＺのデジ
タル信号からクロック信号を再生するクロック信号抽出
回路に関する。
【０００２】
【従来の技術】従来、このようなクロック信号抽出回路
としては、特公平３−１０１４１１号に開示されたもの
が知られている。この回路は、同公報の第１図に示され
ているように、入力データを排他的論理和ゲート（Ｅｘ
−ＯＲゲート）(2) の一方の入力端子(A) に直接入力す
ると共に、該入力データをクロック周期と等しい遅延時
間(T) を有する遅延素子(1) を介してＥｘ−ＯＲゲート
(2) の他方の入力端子(B) に入力し、更に、Ｅｘ−ＯＲ
ゲート(2) の排他的論理和出力(C) を論理和ゲート（Ｏ
Ｒゲート）(3) の一方の入力端子に入力すると共に、Ｏ
Ｒゲート(3) の出力信号(E) を、クロック周期と等しい
遅延時間(T) を有する遅延素子(4) を介してＯＲゲート
(3) の他方の入力端子(D) に帰還させることで、出力信
号(E) をクロック信号として抽出する回路構成となって
いる。
としては、特公平３−１０１４１１号に開示されたもの
が知られている。この回路は、同公報の第１図に示され
ているように、入力データを排他的論理和ゲート（Ｅｘ
−ＯＲゲート）(2) の一方の入力端子(A) に直接入力す
ると共に、該入力データをクロック周期と等しい遅延時
間(T) を有する遅延素子(1) を介してＥｘ−ＯＲゲート
(2) の他方の入力端子(B) に入力し、更に、Ｅｘ−ＯＲ
ゲート(2) の排他的論理和出力(C) を論理和ゲート（Ｏ
Ｒゲート）(3) の一方の入力端子に入力すると共に、Ｏ
Ｒゲート(3) の出力信号(E) を、クロック周期と等しい
遅延時間(T) を有する遅延素子(4) を介してＯＲゲート
(3) の他方の入力端子(D) に帰還させることで、出力信
号(E) をクロック信号として抽出する回路構成となって
いる。
【０００３】尚、上記遅延素子(1) とＥｘ−ＯＲゲート
(2) から成る初段回路は、「PHASE-LOCKED LOOP CIRCUI
T DESIGH」Dan H.Wolaver Prentice Hall P.213 〜216
Fig.10-4(a) に開示されたものでもある。
(2) から成る初段回路は、「PHASE-LOCKED LOOP CIRCUI
T DESIGH」Dan H.Wolaver Prentice Hall P.213 〜216
Fig.10-4(a) に開示されたものでもある。
【０００４】ところで、特公平３−１０１４１１号のク
ロック信号抽出回路にあっては、上記遅延素子(1) 及び
(4) の遅延時間(T) が共にクロック信号の周期と等しく
設定されている。そして、遅延素子(1) 及び(4) は、所
定の時定数を設定するコンデンサが適用され、この時定
数によって遅延時間(T) を決定する回路構成とすること
が一般的である。
ロック信号抽出回路にあっては、上記遅延素子(1) 及び
(4) の遅延時間(T) が共にクロック信号の周期と等しく
設定されている。そして、遅延素子(1) 及び(4) は、所
定の時定数を設定するコンデンサが適用され、この時定
数によって遅延時間(T) を決定する回路構成とすること
が一般的である。
【０００５】しかし、このように遅延時間を得るために
コンデンサを適用することは、例えば、かかるクロック
信号抽出回路を集積回路装置（ＩＣ，ＬＳＩ等）として
実現した場合に、半導体チップ内のコンデンサの面積占
有率が高くなるために、集積回路装置の小形化を困難に
する問題を招来する。
コンデンサを適用することは、例えば、かかるクロック
信号抽出回路を集積回路装置（ＩＣ，ＬＳＩ等）として
実現した場合に、半導体チップ内のコンデンサの面積占
有率が高くなるために、集積回路装置の小形化を困難に
する問題を招来する。
【０００６】そこで、本願発明者は、遅延素子の遅延時
間を、再生すべきクロック信号の周期（Ｔ）の１／２の
周期、即ち、Ｔ／２にすることによって、小容量のコン
デンサでもクロック信号の抽出を可能にするクロック信
号抽出回路の研究・開発を行った。
間を、再生すべきクロック信号の周期（Ｔ）の１／２の
周期、即ち、Ｔ／２にすることによって、小容量のコン
デンサでもクロック信号の抽出を可能にするクロック信
号抽出回路の研究・開発を行った。
【０００７】その結果、図３と図５に示すようなクロッ
ク信号抽出回路が考案された。まず、図３に示すクロッ
ク信号抽出回路にあっては、デジタル通信システム等の
伝送路から転送されてくるデジタル信号Ｓinを、排他的
論理和ゲート（Ｅｘ−ＮＯＲゲート）１の一方の入力端
子ａに直接入力し、更にＥｘ−ＮＯＲゲート１の他方の
入力端子ｂに、抽出すべきクロック信号の周期Ｔの１／
２の周期の遅延時間（Ｔ／２）を有する遅延回路２を介
してデジタル信号Ｓinを入力する構成の初段回路を備え
ている。更に、Ｅｘ−ＮＯＲゲート１が発生する排他的
論理和出力を一方の入力端子ｃに入力する反転論理和ゲ
ート（ＮＯＲゲート）３と、ＮＯＲゲート３の出力端子
ｄに発生する出力信号Ｓckを遅延時間（Ｔ／２）だけ遅
らせてＮＯＲゲート３の他方の入力端子ｅへ帰還させる
遅延回路４から成る後段回路を具備している。
ク信号抽出回路が考案された。まず、図３に示すクロッ
ク信号抽出回路にあっては、デジタル通信システム等の
伝送路から転送されてくるデジタル信号Ｓinを、排他的
論理和ゲート（Ｅｘ−ＮＯＲゲート）１の一方の入力端
子ａに直接入力し、更にＥｘ−ＮＯＲゲート１の他方の
入力端子ｂに、抽出すべきクロック信号の周期Ｔの１／
２の周期の遅延時間（Ｔ／２）を有する遅延回路２を介
してデジタル信号Ｓinを入力する構成の初段回路を備え
ている。更に、Ｅｘ−ＮＯＲゲート１が発生する排他的
論理和出力を一方の入力端子ｃに入力する反転論理和ゲ
ート（ＮＯＲゲート）３と、ＮＯＲゲート３の出力端子
ｄに発生する出力信号Ｓckを遅延時間（Ｔ／２）だけ遅
らせてＮＯＲゲート３の他方の入力端子ｅへ帰還させる
遅延回路４から成る後段回路を具備している。
【０００８】かかるクロック信号抽出回路によれば、各
々の素子の入出力端子に発生する信号波形は、例えば図
４のタイミングチャートに示すようになる。即ち、一例
として図示するように、クロック周期Ｔに同期した“１
０１００１１００１０”のＮＲＺ（ノンリターンゼロ）
のデジタル信号Ｓinを受信したとすると、端子ａの信号
はデジタル信号Ｓinと同一であり、端子ｂの信号はそれ
よりＴ／２だけ遅延した信号となるので、Ｅｘ−ＮＯＲ
ゲート１の出力（即ち端子ｃの信号）は、Ｔ／２の周期
に同期した“０１０１０１０１１１０１１１０１１１０
１０１０”となる。更に、ＮＯＲゲート３の出力ｄに発
生する信号Ｓckは、端子ｅと端子ｃの信号との反転論理
和となるので、Ｔ／２の周期に同期した“１０１０１０
１００００１０００１０００１０１０”となる。そし
て、この信号Ｓckが、最終的に抽出されたクロック信号
となる。
々の素子の入出力端子に発生する信号波形は、例えば図
４のタイミングチャートに示すようになる。即ち、一例
として図示するように、クロック周期Ｔに同期した“１
０１００１１００１０”のＮＲＺ（ノンリターンゼロ）
のデジタル信号Ｓinを受信したとすると、端子ａの信号
はデジタル信号Ｓinと同一であり、端子ｂの信号はそれ
よりＴ／２だけ遅延した信号となるので、Ｅｘ−ＮＯＲ
ゲート１の出力（即ち端子ｃの信号）は、Ｔ／２の周期
に同期した“０１０１０１０１１１０１１１０１１１０
１０１０”となる。更に、ＮＯＲゲート３の出力ｄに発
生する信号Ｓckは、端子ｅと端子ｃの信号との反転論理
和となるので、Ｔ／２の周期に同期した“１０１０１０
１００００１０００１０００１０１０”となる。そし
て、この信号Ｓckが、最終的に抽出されたクロック信号
となる。
【０００９】ところが、このクロック信号抽出回路にあ
っては、図４中のデジタル信号Ｓｉｎとクロック信号Ｓ
ｃｋを比較することで理解されるように、周期Ｔ以上の
期間にわたってデジタル信号Ｓinが連続して論理“１”
となったり又は連続して論理“０”となると、周期
τ1 ，τ2 ，τ3 に示すように、クロック信号Ｓckは再
生されない歯抜け状態を生じる問題があり、周期Ｔに同
期したクロック信号Ｓckを忠実に再生しないという欠陥
が認められた。
っては、図４中のデジタル信号Ｓｉｎとクロック信号Ｓ
ｃｋを比較することで理解されるように、周期Ｔ以上の
期間にわたってデジタル信号Ｓinが連続して論理“１”
となったり又は連続して論理“０”となると、周期
τ1 ，τ2 ，τ3 に示すように、クロック信号Ｓckは再
生されない歯抜け状態を生じる問題があり、周期Ｔに同
期したクロック信号Ｓckを忠実に再生しないという欠陥
が認められた。
【００１０】一方、図５に示すクロック信号抽出回路
は、図３中のＮＯＲゲート３を論理和ゲート（ＯＲゲー
ト）５に置換えた構成と有している。この回路による
と、図６に示すように、Ｅｘ−ＮＯＲゲート１の入出力
端子ａ，ｂ，ｃに発生する信号は図４の場合と等しくな
るが、端子ｃの信号の論理が一旦“１”になると端子ｄ
も論理“１”となり、更に遅延時間Ｔ／２後に端子ｅの
信号の論理も“１”となるので、クロック信号Ｓckは端
子ｅの信号の論理“１”のまま固定されてしまう。即
ち、デジタル信号Ｓinに従って端子ｃの論理が変化して
もＯＲゲート５は端子ｅの信号の論理“１”をそのまま
出力し続けるので、周期Ｔに同期したクロック信号Ｓck
を忠実に再生しないという欠陥が認められた。
は、図３中のＮＯＲゲート３を論理和ゲート（ＯＲゲー
ト）５に置換えた構成と有している。この回路による
と、図６に示すように、Ｅｘ−ＮＯＲゲート１の入出力
端子ａ，ｂ，ｃに発生する信号は図４の場合と等しくな
るが、端子ｃの信号の論理が一旦“１”になると端子ｄ
も論理“１”となり、更に遅延時間Ｔ／２後に端子ｅの
信号の論理も“１”となるので、クロック信号Ｓckは端
子ｅの信号の論理“１”のまま固定されてしまう。即
ち、デジタル信号Ｓinに従って端子ｃの論理が変化して
もＯＲゲート５は端子ｅの信号の論理“１”をそのまま
出力し続けるので、周期Ｔに同期したクロック信号Ｓck
を忠実に再生しないという欠陥が認められた。
【００１１】
【発明が解決しようとする課題】本発明は、このような
研究・開発を行う中で、本来の目的である受信したデジ
ルタ信号からクロック信号を忠実に抽出することができ
る小型のクロック信号抽出回路を提供することを目的と
する。
研究・開発を行う中で、本来の目的である受信したデジ
ルタ信号からクロック信号を忠実に抽出することができ
る小型のクロック信号抽出回路を提供することを目的と
する。
【００１２】更に、上記の先行技術は、１相のクロック
信号Ｓckを抽出ものであるが、クロック周期に同期して
相互に逆相の関係にある２相のクロック信号を抽出もの
ではないので、２相のクロック信号で動作する回路等に
は適用できないという欠点がある。そこで、この欠点を
解決して２相のクロック信号を発生するクロック信号抽
出回路を提供することを他の目的とする。
信号Ｓckを抽出ものであるが、クロック周期に同期して
相互に逆相の関係にある２相のクロック信号を抽出もの
ではないので、２相のクロック信号で動作する回路等に
は適用できないという欠点がある。そこで、この欠点を
解決して２相のクロック信号を発生するクロック信号抽
出回路を提供することを他の目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、所定のクロック周期（Ｔ）に同期し
てＮＲＺ符号化されたデジタル信号から該クロック周期
（Ｔ）に同期したクロック信号を抽出するクロック信号
抽出回路において、上記デジタル信号が入力され、前記
クロック周期（Ｔ）の（ｎ＋１／２）倍の周期（ｎＴ＋
Ｔ／２）と等しい遅延時間で遅延して出力する第１の遅
延回路と、第１の遅延回路から出力される信号と上記デ
ジタル信号との排他的論理和演算を行って、該論理和演
算の正相の出力信号と逆相の出力信号とを同時に発生す
る排他的論理和回路と、一方の入力端子に上記排他的論
理和回路の正相の出力信号が入力される反転論理和回路
と、該反転論理和回路の出力信号を前記クロック周期
（Ｔ）の（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等
しい遅延時間で遅延して、該反転論理和回路の他方の入
力端子に供給する第２の遅延回路と、一方の入力端子に
上記排他的論理和回路の逆相の出力信号が入力されると
反転論理積回路と、該反転論理積回路の出力信号を前記
クロック周期（Ｔ）の（ｎ＋１／２）倍の周期（ｎＴ＋
Ｔ／２）と等しい遅延時間で遅延して、該反転論理積回
路の他方の入力端子に供給する第３の遅延回路とを具備
し、上記反転論理和回路の出力信号と反転論理積回路の
出力信号を２相のクロック信号とする構成とした。
るために本発明は、所定のクロック周期（Ｔ）に同期し
てＮＲＺ符号化されたデジタル信号から該クロック周期
（Ｔ）に同期したクロック信号を抽出するクロック信号
抽出回路において、上記デジタル信号が入力され、前記
クロック周期（Ｔ）の（ｎ＋１／２）倍の周期（ｎＴ＋
Ｔ／２）と等しい遅延時間で遅延して出力する第１の遅
延回路と、第１の遅延回路から出力される信号と上記デ
ジタル信号との排他的論理和演算を行って、該論理和演
算の正相の出力信号と逆相の出力信号とを同時に発生す
る排他的論理和回路と、一方の入力端子に上記排他的論
理和回路の正相の出力信号が入力される反転論理和回路
と、該反転論理和回路の出力信号を前記クロック周期
（Ｔ）の（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等
しい遅延時間で遅延して、該反転論理和回路の他方の入
力端子に供給する第２の遅延回路と、一方の入力端子に
上記排他的論理和回路の逆相の出力信号が入力されると
反転論理積回路と、該反転論理積回路の出力信号を前記
クロック周期（Ｔ）の（ｎ＋１／２）倍の周期（ｎＴ＋
Ｔ／２）と等しい遅延時間で遅延して、該反転論理積回
路の他方の入力端子に供給する第３の遅延回路とを具備
し、上記反転論理和回路の出力信号と反転論理積回路の
出力信号を２相のクロック信号とする構成とした。
【００１４】
【作用】このような構成を有する本発明によれば、上記
反転論理和回路と第２の遅延回路は、上記排他的論理和
回路の正相の出力信号の論理に応じて周期（ｎＴ＋Ｔ／
２）で発振動作を行う帰還発振状態となるので、反転論
理和回路の出力は周期（Ｔ）に同期したクロック信号と
なり、一方、上記反転論理積回路と第３の遅延回路は、
上記排他的論理和回路の逆相の出力信号の論理に応じて
周期（ｎＴ＋Ｔ／２）で発振動作を行う帰還発振状態と
なるので、反転論理和回路の出力は周期（Ｔ）に同期し
たクロック信号であり且つ反転論理和回路の出力と逆位
相の信号となる。したがって、相互に逆位相の関係にあ
る２相のクロック信号が得られる。更に、上記第１ない
し第３の遅延回路の遅延時間を、所定クロック周期の
（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅延
時間に設定したので、この遅延時間を決めるための時定
数を設定するためのコンデンサーを小容量にすることが
でき、小型のクロック信号抽出回路を実現することがで
きる。
反転論理和回路と第２の遅延回路は、上記排他的論理和
回路の正相の出力信号の論理に応じて周期（ｎＴ＋Ｔ／
２）で発振動作を行う帰還発振状態となるので、反転論
理和回路の出力は周期（Ｔ）に同期したクロック信号と
なり、一方、上記反転論理積回路と第３の遅延回路は、
上記排他的論理和回路の逆相の出力信号の論理に応じて
周期（ｎＴ＋Ｔ／２）で発振動作を行う帰還発振状態と
なるので、反転論理和回路の出力は周期（Ｔ）に同期し
たクロック信号であり且つ反転論理和回路の出力と逆位
相の信号となる。したがって、相互に逆位相の関係にあ
る２相のクロック信号が得られる。更に、上記第１ない
し第３の遅延回路の遅延時間を、所定クロック周期の
（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅延
時間に設定したので、この遅延時間を決めるための時定
数を設定するためのコンデンサーを小容量にすることが
でき、小型のクロック信号抽出回路を実現することがで
きる。
【００１５】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。まず、図１に基いて回路構成を説明すると、第１の
遅延回路６と排他的論理和ゲート７で構成される初段回
路Ｉと、反転論理和ゲート（以下、ＮＯＲゲートとい
う）８と第２の遅延回路９、及び反転論理積ゲート（以
下、ＮＡＮＤゲートという）１０と第３の遅延回路１１
で構成される後段回路Ｉを有している。
る。まず、図１に基いて回路構成を説明すると、第１の
遅延回路６と排他的論理和ゲート７で構成される初段回
路Ｉと、反転論理和ゲート（以下、ＮＯＲゲートとい
う）８と第２の遅延回路９、及び反転論理積ゲート（以
下、ＮＡＮＤゲートという）１０と第３の遅延回路１１
で構成される後段回路Ｉを有している。
【００１６】初段回路Ｉにあっては、デジタル通信シス
テム等の伝送路から転送されてくるデジタル信号Ｓinが
印加される入力端子Ｐinに、排他的論理和ゲート７の一
方の入力端子Ｐa が直接接続され、他方の入力端子Ｐb
には、第１の遅延回路６を介して遅延されたデジタル信
号Ｓinが印加される。
テム等の伝送路から転送されてくるデジタル信号Ｓinが
印加される入力端子Ｐinに、排他的論理和ゲート７の一
方の入力端子Ｐa が直接接続され、他方の入力端子Ｐb
には、第１の遅延回路６を介して遅延されたデジタル信
号Ｓinが印加される。
【００１７】ここで、デジタル信号Ｓinは、所定のクロ
ック周期Ｔに同期してＮＲＺ（ノンリターンゼロ）符号
化されたデジタル信号である。更に、第１の遅延回路６
は、所定のクロック周期Ｔに対して、（ｎ＋１／２）倍
の周期（２ｎ＋１）Ｔ／２と等しい遅延時間が設定され
ている。但し、係数ｎは０を含む自然数であり、したが
って、Ｔ／２、３Ｔ／２、５Ｔ／２、……、（２ｎ＋
１）Ｔ／２のいずれかの遅延時間に設定されている。
ック周期Ｔに同期してＮＲＺ（ノンリターンゼロ）符号
化されたデジタル信号である。更に、第１の遅延回路６
は、所定のクロック周期Ｔに対して、（ｎ＋１／２）倍
の周期（２ｎ＋１）Ｔ／２と等しい遅延時間が設定され
ている。但し、係数ｎは０を含む自然数であり、したが
って、Ｔ／２、３Ｔ／２、５Ｔ／２、……、（２ｎ＋
１）Ｔ／２のいずれかの遅延時間に設定されている。
【００１８】又、排他的論理和ゲート７は、２端子Ｐa
とＰb に入力される信号を排他的論理和演算し、その演
算結果の正相の出力信号を一方の出力端子Ｐc に発生
し、その演算結果の正相の出力信号を他方の出力端子Ｐ
f に発生する。
とＰb に入力される信号を排他的論理和演算し、その演
算結果の正相の出力信号を一方の出力端子Ｐc に発生
し、その演算結果の正相の出力信号を他方の出力端子Ｐ
f に発生する。
【００１９】後段回路ＩＩにあっては、ＮＯＲゲート８
の一方の入力端子が出力端子Ｐc に接続されると共に、
他方の入力端子が第２の遅延回路９の出力端子Ｐe に接
続され、更に、ＮＯＲゲート８の出力端子Ｐd が第２の
遅延回路９の入力端子に接続されている。一方、ＮＡＮ
Ｄゲート１０の一方の入力端子が出力端子Ｐf に接続さ
れると共に、他方の入力端子が第３の遅延回路１１の出
力端子Ｐh に接続され、更に、ＮＡＮＤゲート１０の出
力端子Ｐg が第３の遅延回路１１の入力端子に接続され
ている。そして、抽出されたクロック信号Ｓckとその逆
相のクロック信号Ｓckb が、出力端子Ｐd とＰf に夫々
発生する。
の一方の入力端子が出力端子Ｐc に接続されると共に、
他方の入力端子が第２の遅延回路９の出力端子Ｐe に接
続され、更に、ＮＯＲゲート８の出力端子Ｐd が第２の
遅延回路９の入力端子に接続されている。一方、ＮＡＮ
Ｄゲート１０の一方の入力端子が出力端子Ｐf に接続さ
れると共に、他方の入力端子が第３の遅延回路１１の出
力端子Ｐh に接続され、更に、ＮＡＮＤゲート１０の出
力端子Ｐg が第３の遅延回路１１の入力端子に接続され
ている。そして、抽出されたクロック信号Ｓckとその逆
相のクロック信号Ｓckb が、出力端子Ｐd とＰf に夫々
発生する。
【００２０】ここで、第２及び第３の遅延回路９，１１
は共に、第１の遅延回路６と等しい遅延時間が設定され
ている。即ち、上述したように、所定のクロック周期Ｔ
に対して、（ｎ＋１／２）倍の周期（２ｎ＋１）Ｔ／２
と等しい遅延時間に設定されている。
は共に、第１の遅延回路６と等しい遅延時間が設定され
ている。即ち、上述したように、所定のクロック周期Ｔ
に対して、（ｎ＋１／２）倍の周期（２ｎ＋１）Ｔ／２
と等しい遅延時間に設定されている。
【００２１】尚、第１ないし第３の遅延回路６，９，１
１は、いずれもコンデンサーによる積分作用によって時
定数を決定し、その時定数から遅延時間を設定する時定
数回路を有している。更に、第２及び第３の遅延回路
９，１１は、外部からのリセット信号ＲＳが印加される
と、内部のコンデンサーに蓄積されている電荷を放電す
ることによって積分動作を初期化させて、出力端子Ｐe
とＰh の出力を同時に論理“０”にリセットさせるリセ
ット回路を内蔵している。
１は、いずれもコンデンサーによる積分作用によって時
定数を決定し、その時定数から遅延時間を設定する時定
数回路を有している。更に、第２及び第３の遅延回路
９，１１は、外部からのリセット信号ＲＳが印加される
と、内部のコンデンサーに蓄積されている電荷を放電す
ることによって積分動作を初期化させて、出力端子Ｐe
とＰh の出力を同時に論理“０”にリセットさせるリセ
ット回路を内蔵している。
【００２２】次に、かかる実施例の動作を図２のタイミ
ングチャートに基いて説明する。尚、図２に示す夫々の
波形は図１中の各々の端子Ｐa 〜Ｐg に現れる信号の波
形を示す。又、第１ないし第３の遅延回路６，９，１１
の遅延時間がＴ／２に設定されている場合を説明する。
ングチャートに基いて説明する。尚、図２に示す夫々の
波形は図１中の各々の端子Ｐa 〜Ｐg に現れる信号の波
形を示す。又、第１ないし第３の遅延回路６，９，１１
の遅延時間がＴ／２に設定されている場合を説明する。
【００２３】まず、第２，第３の遅延回路９，１１にリ
セット信号ＲＳを印加することによって、端子Ｐe とＰ
h の信号レベルを論理“０”にしてから、デジタル信号
Ｓinの入力可能状態となる。
セット信号ＲＳを印加することによって、端子Ｐe とＰ
h の信号レベルを論理“０”にしてから、デジタル信号
Ｓinの入力可能状態となる。
【００２４】次に、例えば図２に示すように、信号Ｓin
が周期Ｔに同期してＮＲＺ符号化された“１０１００１
１００１０”のデジタル信号であるとすると、第１の遅
延回路６から排他的論理和ゲート７の入力端子Ｐb に入
力される信号は、Ｔ／２だけ遅延された信号Ｓinと同じ
となる。この結果、排他的論理和ゲート７の出力端子Ｐ
c には、図示するように、Ｔ／２の周期に同期した“１
０１０１０１０００１０００１０００１０１０１”の正
相信号が発生し、他方の出力端子Ｐf には、図示するよ
うに、Ｔ／２の周期に同期し且つ出力端子Ｐc の信号と
は逆位相の関係にある“０１０１０１０１１１０１１１
０１１１０１０１０”の逆相信号が発生する。ここで注
目すべきことは、これらの端子Ｐb ，Ｐf の信号は、信
号Ｓinの論理レベルが周期Ｔ以上の期間にわたって“１
１…”又は“００…”のように連続する場合には、歯抜
け状態の波形となるので、未だクロック周期Ｔを忠実に
再現した信号とはなっていない。
が周期Ｔに同期してＮＲＺ符号化された“１０１００１
１００１０”のデジタル信号であるとすると、第１の遅
延回路６から排他的論理和ゲート７の入力端子Ｐb に入
力される信号は、Ｔ／２だけ遅延された信号Ｓinと同じ
となる。この結果、排他的論理和ゲート７の出力端子Ｐ
c には、図示するように、Ｔ／２の周期に同期した“１
０１０１０１０００１０００１０００１０１０１”の正
相信号が発生し、他方の出力端子Ｐf には、図示するよ
うに、Ｔ／２の周期に同期し且つ出力端子Ｐc の信号と
は逆位相の関係にある“０１０１０１０１１１０１１１
０１１１０１０１０”の逆相信号が発生する。ここで注
目すべきことは、これらの端子Ｐb ，Ｐf の信号は、信
号Ｓinの論理レベルが周期Ｔ以上の期間にわたって“１
１…”又は“００…”のように連続する場合には、歯抜
け状態の波形となるので、未だクロック周期Ｔを忠実に
再現した信号とはなっていない。
【００２５】ＮＯＲゲート９と第２の遅延回路９から成
る回路にあっては、端子Ｐc に発生する正相信号が図中
の期間τa において示すように、周期Ｔ／２に同期して
“１０１０１０”のように交互に論理反転する場合に
は、端子Ｐd に発生する信号Ｓckは、端子Ｐe の信号の
論理レベルに関わらず端子端子Ｐc に発生する正相信号
の反転信号となる。即ち、信号Ｓckは“０１０１０１”
のように交互に論理反転する信号となる。したがって、
このような期間τa においては、信号Ｓckはクロック周
期Ｔを忠実に表わす信号となる。
る回路にあっては、端子Ｐc に発生する正相信号が図中
の期間τa において示すように、周期Ｔ／２に同期して
“１０１０１０”のように交互に論理反転する場合に
は、端子Ｐd に発生する信号Ｓckは、端子Ｐe の信号の
論理レベルに関わらず端子端子Ｐc に発生する正相信号
の反転信号となる。即ち、信号Ｓckは“０１０１０１”
のように交互に論理反転する信号となる。したがって、
このような期間τa においては、信号Ｓckはクロック周
期Ｔを忠実に表わす信号となる。
【００２６】一方、図中の期間τb にて示すように、端
子Ｐc に発生する正相信号が、“１０００１０００１０
００１”のように周期Ｔ以上の期間にわたって論理
“０”が連続する場合には、ＮＯＲゲート８が、遅延時
間Ｔ／２後に第２の遅延回路９の端子Ｐe に現れる信号
と端子Ｐc の正相信号とを反転論理和演算するので、端
子Ｐd に現れる信号は“０１０１０１０１０１０１０”
のように周期Ｔ／２に同期して交互に論理反転する信号
となる。即ち、端子Ｐc に発生する正相信号の論理が周
期Ｔ以上の期間で同一論理レベルが連続しても、信号Ｓ
ckはクロック周期Ｔを忠実に表わす信号となる。
子Ｐc に発生する正相信号が、“１０００１０００１０
００１”のように周期Ｔ以上の期間にわたって論理
“０”が連続する場合には、ＮＯＲゲート８が、遅延時
間Ｔ／２後に第２の遅延回路９の端子Ｐe に現れる信号
と端子Ｐc の正相信号とを反転論理和演算するので、端
子Ｐd に現れる信号は“０１０１０１０１０１０１０”
のように周期Ｔ／２に同期して交互に論理反転する信号
となる。即ち、端子Ｐc に発生する正相信号の論理が周
期Ｔ以上の期間で同一論理レベルが連続しても、信号Ｓ
ckはクロック周期Ｔを忠実に表わす信号となる。
【００２７】このように、ＮＯＲゲート８と第２の遅延
回路９から成る回路は、帰還ループを有することによっ
て周期Ｔ／２で発振動作する一種の帰還発振回路となっ
ているために、所定のクロック周期Ｔに忠実に同期した
クロック信号Ｓckを形成する。
回路９から成る回路は、帰還ループを有することによっ
て周期Ｔ／２で発振動作する一種の帰還発振回路となっ
ているために、所定のクロック周期Ｔに忠実に同期した
クロック信号Ｓckを形成する。
【００２８】一方、ＮＡＮＤゲート１０と第３の遅延回
路１１から成る回路にあっては、端子Ｐf に発生する逆
相信号が図中の期間τa において示すように、周期Ｔ／
２に同期して“０１０１０１”のように交互に論理反転
する場合には、端子Ｐg に発生する信号Ｓckb は、端子
Ｐh の信号の論理レベルに関わらず端子端子Ｐf に発生
する逆相信号の反転信号となる。即ち、信号Ｓckb は
“１０１０１０”のように交互に論理反転する信号とな
る。したがって、このような期間τa においては、信号
Ｓckb はクロック周期Ｔを忠実に表わす信号となる。
路１１から成る回路にあっては、端子Ｐf に発生する逆
相信号が図中の期間τa において示すように、周期Ｔ／
２に同期して“０１０１０１”のように交互に論理反転
する場合には、端子Ｐg に発生する信号Ｓckb は、端子
Ｐh の信号の論理レベルに関わらず端子端子Ｐf に発生
する逆相信号の反転信号となる。即ち、信号Ｓckb は
“１０１０１０”のように交互に論理反転する信号とな
る。したがって、このような期間τa においては、信号
Ｓckb はクロック周期Ｔを忠実に表わす信号となる。
【００２９】一方、図中の期間τb にて示すように、端
子Ｐf に発生する逆相信号が、“０１１１０１１１０１
１１０”のように周期Ｔ以上の期間にわたって論理
“１”が連続する場合には、ＮＡＮＤゲート１０が、遅
延時間Ｔ／２後に第３の遅延回路１１の端子Ｐh に現れ
る信号と端子Ｐf の逆相信号とを反転論理積演算するの
で、端子Ｐg に現れる信号は“１０１０１０１０１０１
０１”のように周期Ｔ／２に同期して交互に論理反転す
る信号となる。即ち、端子Ｐf に発生する逆相信号の論
理が周期Ｔ以上の期間で同一論理レベルが連続しても、
信号Ｓckb はクロック周期Ｔを忠実に表わす信号とな
る。
子Ｐf に発生する逆相信号が、“０１１１０１１１０１
１１０”のように周期Ｔ以上の期間にわたって論理
“１”が連続する場合には、ＮＡＮＤゲート１０が、遅
延時間Ｔ／２後に第３の遅延回路１１の端子Ｐh に現れ
る信号と端子Ｐf の逆相信号とを反転論理積演算するの
で、端子Ｐg に現れる信号は“１０１０１０１０１０１
０１”のように周期Ｔ／２に同期して交互に論理反転す
る信号となる。即ち、端子Ｐf に発生する逆相信号の論
理が周期Ｔ以上の期間で同一論理レベルが連続しても、
信号Ｓckb はクロック周期Ｔを忠実に表わす信号とな
る。
【００３０】このように、ＮＡＮＤゲート１０と第３の
遅延回路１１から成る回路は、帰還ループを有すること
によって周期Ｔ／２で発振動作する一種の帰還発振回路
となっているために、所定のクロック周期Ｔに忠実に同
期したクロック信号Ｓckb を形成する。
遅延回路１１から成る回路は、帰還ループを有すること
によって周期Ｔ／２で発振動作する一種の帰還発振回路
となっているために、所定のクロック周期Ｔに忠実に同
期したクロック信号Ｓckb を形成する。
【００３１】そして、同図に示すように、端子Ｐd に発
生するクロック信号Ｓckと端子Ｐgに発生するクロック
信号Ｓckb は、周期Ｔに同期し且つ論理レベルが相互に
逆位相となる２相クロック信号の関係となる。
生するクロック信号Ｓckと端子Ｐgに発生するクロック
信号Ｓckb は、周期Ｔに同期し且つ論理レベルが相互に
逆位相となる２相クロック信号の関係となる。
【００３２】このように、この実施例によれば、第１な
いし第３の遅延素子６，９，１１の遅延時間をクロック
周期Ｔの１／２にすることができるので、この遅延時間
を設定するために小容量のコンデンサーを使用すること
ができる。したがって、小型のクロック信号抽出回路を
実現することができ、特にＩＣ化やＬＳＩ化に好適であ
る。更に、相互に逆相関係にある２相のクロック信号Ｓ
ckとＳckb を同時に発生するので、各種の電子機器への
汎用性に優れている。
いし第３の遅延素子６，９，１１の遅延時間をクロック
周期Ｔの１／２にすることができるので、この遅延時間
を設定するために小容量のコンデンサーを使用すること
ができる。したがって、小型のクロック信号抽出回路を
実現することができ、特にＩＣ化やＬＳＩ化に好適であ
る。更に、相互に逆相関係にある２相のクロック信号Ｓ
ckとＳckb を同時に発生するので、各種の電子機器への
汎用性に優れている。
【００３３】
【発明の効果】以上説明したように本発明によれば、所
定のクロック周期（Ｔ）に同期してＮＲＺ符号化された
デジタル信号から該クロック周期（Ｔ）に同期したクロ
ック信号を抽出するクロック信号抽出回路において、上
記デジタル信号が入力され、前記クロック周期（Ｔ）の
（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅延
時間で遅延して出力する第１の遅延回路と、第１の遅延
回路から出力される信号と上記デジタル信号との排他的
論理和演算を行って、該論理和演算の正相の出力信号と
逆相の出力信号とを同時に発生する排他的論理和回路
と、一方の入力端子に上記排他的論理和回路の正相の出
力信号が入力されると反転論理和回路と、該反転論理和
回路の出力信号を前記クロック周期（Ｔ）の（ｎ＋１／
２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅延時間で遅延
して、該反転論理和回路の他方の入力端子に供給する第
２の遅延回路と、一方の入力端子に上記排他的論理和回
路の逆相の出力信号が入力されると反転論理積回路と、
該反転論理積回路の出力信号を前記クロック周期（Ｔ）
の（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅
延時間で遅延して、該反転論理積回路の他方の入力端子
に供給する第３の遅延回路とを具備し、上記反転論理和
回路の出力信号と反転論理積回路の出力信号を２相のク
ロック信号とする構成としたので、この遅延時間（ｎＴ
＋Ｔ／２）を設定するために小容量のコンデンサーを使
用することができる。したがって、小型のクロック信号
抽出回路を実現することができ、特にＩＣ化やＬＳＩ化
に好適である。更に、相互に逆相関係にある２相のクロ
ック信号を同時に発生するので、各種の電子機器への汎
用性に優れてたクロック信号抽出回路を提供することが
できる。
定のクロック周期（Ｔ）に同期してＮＲＺ符号化された
デジタル信号から該クロック周期（Ｔ）に同期したクロ
ック信号を抽出するクロック信号抽出回路において、上
記デジタル信号が入力され、前記クロック周期（Ｔ）の
（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅延
時間で遅延して出力する第１の遅延回路と、第１の遅延
回路から出力される信号と上記デジタル信号との排他的
論理和演算を行って、該論理和演算の正相の出力信号と
逆相の出力信号とを同時に発生する排他的論理和回路
と、一方の入力端子に上記排他的論理和回路の正相の出
力信号が入力されると反転論理和回路と、該反転論理和
回路の出力信号を前記クロック周期（Ｔ）の（ｎ＋１／
２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅延時間で遅延
して、該反転論理和回路の他方の入力端子に供給する第
２の遅延回路と、一方の入力端子に上記排他的論理和回
路の逆相の出力信号が入力されると反転論理積回路と、
該反転論理積回路の出力信号を前記クロック周期（Ｔ）
の（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅
延時間で遅延して、該反転論理積回路の他方の入力端子
に供給する第３の遅延回路とを具備し、上記反転論理和
回路の出力信号と反転論理積回路の出力信号を２相のク
ロック信号とする構成としたので、この遅延時間（ｎＴ
＋Ｔ／２）を設定するために小容量のコンデンサーを使
用することができる。したがって、小型のクロック信号
抽出回路を実現することができ、特にＩＣ化やＬＳＩ化
に好適である。更に、相互に逆相関係にある２相のクロ
ック信号を同時に発生するので、各種の電子機器への汎
用性に優れてたクロック信号抽出回路を提供することが
できる。
【図１】本発明によるクロック信号抽出回路の一実施例
の構成を示す回路図である。
の構成を示す回路図である。
【図２】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】クロック信号抽出回路の従来例の構成を示す回
路図である。
路図である。
【図４】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図５】クロック信号抽出回路の他の従来例の構成を示
す回路図である。
す回路図である。
【図６】他の従来例の動作を説明するためのタイミング
チャートである。
チャートである。
６，９，１１…遅延回路、７…排他的論理和ゲート、８
…反転論理和ゲート、１０…反転論理積ゲート。
…反転論理和ゲート、１０…反転論理積ゲート。
Claims (1)
- 【請求項１】 所定のクロック周期（Ｔ）に同期してＮ
ＲＺ符号化されたデジタル信号から該クロック周期
（Ｔ）に同期したクロック信号を抽出するクロック信号
抽出回路において、 前記デジタル信号が入力され、前記クロック周期（Ｔ）
の（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅
延時間で遅延して出力する第１の遅延回路と、 第１の遅延回路から出力される信号と上記デジタル信号
との排他的論理和演算を行って、該論理和演算の正相の
出力信号と逆相の出力信号とを同時に発生する排他的論
理和回路と、 一方の入力端子に上記排他的論理和回路の正相の出力信
号が入力される反転論理和回路と、 該反転論理和回路の出力信号を前記クロック周期（Ｔ）
の（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅
延時間で遅延して、該反転論理和回路の他方の入力端子
に供給する第２の遅延回路と、 一方の入力端子に上記排他的論理和回路の逆相の出力信
号が入力されると反転論理積回路と、 該反転論理積回路の出力信号を前記クロック周期（Ｔ）
の（ｎ＋１／２）倍の周期（ｎＴ＋Ｔ／２）と等しい遅
延時間で遅延して、該反転論理積回路の他方の入力端子
に供給する第３の遅延回路とを具備し、 上記反転論理和回路の出力信号と反転論理積回路の出力
信号を２相のクロック信号とすることを特徴とするクロ
ック信号抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010781A JPH06224893A (ja) | 1993-01-26 | 1993-01-26 | クロック信号抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010781A JPH06224893A (ja) | 1993-01-26 | 1993-01-26 | クロック信号抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224893A true JPH06224893A (ja) | 1994-08-12 |
Family
ID=11759883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5010781A Pending JPH06224893A (ja) | 1993-01-26 | 1993-01-26 | クロック信号抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359461B2 (en) | 2002-09-18 | 2008-04-15 | Electronics And Telecommunications Research Institute | Apparatus and method for recovering clock signal from burst mode signal |
-
1993
- 1993-01-26 JP JP5010781A patent/JPH06224893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7359461B2 (en) | 2002-09-18 | 2008-04-15 | Electronics And Telecommunications Research Institute | Apparatus and method for recovering clock signal from burst mode signal |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6260152B1 (en) | Method and apparatus for synchronizing data transfers in a logic circuit having plural clock domains | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| JPH03237832A (ja) | データ・クロックのタイミング合わせ回路 | |
| JP4141885B2 (ja) | シリアル通信装置 | |
| US7936854B2 (en) | Method and system of cycle slip framing in a deserializer | |
| JPH0683192B2 (ja) | 同期デジタル列のジツタを、そのビツトレ−トを回復すべく減少させる方法及び装置 | |
| US7260166B2 (en) | Systems for synchronizing resets in multi-clock frequency applications | |
| US5539786A (en) | Digital circuit for generating a clock signal | |
| CN100521540C (zh) | 通用时钟同步器及通用时钟同步方法 | |
| JPH06224893A (ja) | クロック信号抽出回路 | |
| US6856207B1 (en) | Jitter-less phase detector in a clock recovery circuit | |
| KR100418017B1 (ko) | 데이터 및 클럭 복원회로 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| KR100253181B1 (ko) | 다중 클럭신호 발생회로 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JP2545010B2 (ja) | ゲ―ト装置 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JP2927096B2 (ja) | 可変周波数発振回路 | |
| JP3011047B2 (ja) | 位相比較回路 | |
| JPS63316569A (ja) | 同期装置 | |
| JPH0336812A (ja) | 同期回路 | |
| JP2708061B2 (ja) | 同期回路装置 | |
| JP3516652B2 (ja) | 多ビット信号の同期化方法とその回路 | |
| JPS63302638A (ja) | 端末装置の位相同期回路 |