JPH06224932A - パケット変換装置 - Google Patents

Abstract

(57)【要約】 【目的】入力処理部が例外処理を行う場合でも変換処理
部は例外処理を行う必要がなく、タイミング設計が容易
であると共に、バッファへのパケットの書き込みタイミ
ングの設計が容易であるパケット変換装置を提供する 【構成】入力セルのヘッダ部とペイロード部を分離する
入力処理部１１、入力セルのヘッダ部を蓄積するペイロ
ード用バッファ１４、入力セルのペイロード部を蓄積す
るペイロード用バッファ１５、ヘッダ部をルーティング
タグテーブル２を参照してルーティングタグ付きヘッダ
パターンに変換する変換処理部１２、ルーティングタグ
付きヘッダパターンを蓄積するヘッダ用出力側バッファ
１６およびルーティングタグ付きヘッダパターンとペイ
ロード部を合成してルーティングタグ付きセルを生成し
て出力する出力処理部１３からなるパケット変換装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケット交換システム
において入力パケットに予め定められた変換処理を施す
ためのパケット変換装置に係り、より具体的には例えば
ＡＴＭセルのような固定長パケットに対するルーティン
グタグ付加やルーティングタグ削除などを行うパケット
変換装置に関する。

【０００２】

【従来の技術】情報通信システムは、現在の情報化社会
における重要なインフラストラクチャとなっており、今
後ますますその重要性が高まっていくことは確実であ
る。従来より、高度で多様なサービスを提供すべく様々
な情報通信システムが提案されている。とりわけ、情報
をセルと呼ばれる固定長パケットの形で交換するＡＴＭ
（Asynchronous Transfer Mode：非同期転送モード）通
信システムは、次世代通信システムの本命とされ、盛ん
に開発が進められている。

【０００３】ＡＴＭ通信システムに使用されるＡＴＭ交
換システムは、一般に図８に示すように構成される。入
側インタフェース点から図２（ａ）に示すような固定長
パケット（セル）が交換システムに到着すると、その入
力セルはまずルーティングタグ付加部１に入力される。
ルーティングタグ付加部１は、入力セルのヘッダ部に書
き込まれている論理チャネル識別子（ＶＰＩ，ＶＣＩ）
から論理チャネル番号を求め、それをキーにしてルーテ
ィングタグテーブル２を参照することにより、入力セル
を図２（ｂ）に示すようなルーティングタグ付きセルに
変換して出力する。ルーティングタグ付きセルは自己ル
ーティングスイッチ３に入力され、ルーティングタグの
情報により自律的に所望の出方路へ交換される。

【０００４】自己ルーティングスイッチ３により交換さ
れたルーティングタグ付きセルは、ルーティングタグ削
除部４に入力される。ルーティングタグ削除部４は、ル
ーティングタグ付きセルからルーティングタグ等を削除
するとともに、ルーティングタグ付きセルのセルヘッダ
中の出側物理ＶＣＩをキーにしてヘッダ変換テーブル５
を参照することにより、論理チャネル識別子を入力側イ
ンタフェース点での値から出側インタフェース点での値
に更新する。

【０００５】上述したように、ルーティングタグ付加部
１は入力セルをルーティングタグ付きセルに変換するパ
ケット変換機能を持っている。同様に、ルーティングタ
グ削除部４もルーティングタグ付きセルからルーティン
グタグを除いたセルに変換するパケット変換機能を持
つ。

【０００６】ルーティングタグ付加部１は、従来、図９
に示すように構成されている。入力処理部９１に到着し
た入力セルのうち、ヘッダ部に存在する論理チャネル識
別子（ＶＰＩ，ＶＣＩ、すなわち入側物理ＶＣＩ）は変
換処理部９２へ転送され、またペイロードなどのそれ以
外の情報はセレクタ９３を介してＲＡＭにより構成され
たセルバッファ９４に転送され蓄積される。変換処理部
９２は、ペイロードなどがセルバッファ９４に蓄積され
る期間内に、論理チャネル識別子に基づいてルーティン
グタグテーブル２を参照し、ルーティングタグ等を作成
する。ペイロード等が全てセルバッファ９４に蓄積され
た後、変換処理部９２から出力されるルーティングタグ
等がセレクタ９３を介してセルバッファ９４に転送され
蓄積される。このようにして、ルーティングタグ付きセ
ルがバッファ９４に蓄積されることになる。セルバッフ
ァ９４に蓄積されたルーティングタグ付きセルは、出力
処理部９５により読み出され出力される。

【０００７】ルーティング削除部４も図９と同様に構成
されている。但し、ルーティングタグテーブル２はヘッ
ダ変換テーブル５に置き換えられる。この場合、入力処
理部９１にはルーティングタグ付きセルが入力され、該
セルのうちヘッダ部に存在する論理チャネル識別子であ
る出側物理ＶＣＩは変換処理部９２へ転送され、ルーテ
ィングタグ等を除いたペイロードなどのそれ以外の情報
はセレクタ９３を介してセルバッファ９４に転送され蓄
積される。変換処理部９２は、ペイロードなどがセルバ
ッファ９４に蓄積される期間内に、出側物理ＶＣＩに基
づいてヘッダ変換テーブルを参照し、出側インタフェー
ス点でのＶＰＩ，ＶＣＩを含む新たなヘッダを作成す
る。ペイロードが全てセルバッファ９４に蓄積された
後、変換処理部９２から出力される新たなヘッダがセレ
クタ９３を介してセルバッファ９４に転送され蓄積され
る。このようにして、新たなヘッダを備えたセルがバッ
ファ９４に蓄積されることになる。セルバッファ９４に
蓄積された新たなヘッダを備えたセルは、出力処理部９
５により読み出され出力される。上述した従来の構成法
によるルーティングタグ付加部やルーティングタグ削除
部などのパケット変換装置では、次のような問題点があ
る。

【０００８】第１の問題点は、入力処理部９１が例外処
理を行うと、それに伴い変換処理部９２も例外処理を行
う必要があることである。入力処理部９１での例外処理
の一例としては、長さの異常なセルが入力された時、そ
れを廃棄する「セル廃棄」という処理が挙げられる。こ
のように異常な長さのセルが入力された場合、変換処理
部９１は例外処理として、セル廃棄に伴ってルーティン
グタグテーブル２中の通過セル数カウンタのインクリメ
ント動作を禁止しなければならない。

【０００９】しかし、例えば入力セルの長さが規定値よ
り短い時にはインクリメント動作を途中で打ち切るが、
規定値より長い時にはインクリメント動作後にセルの長
さの異常が判明するために、通過セル数カウンタの値を
デクリメントさせる、といった種々の状態を考慮しなけ
ればならないため、変換処理部９２の処理が非常に複雑
となる。

【００１０】第２の問題点は、１セルを入力する期間内
に、入力処理部９１が入力セルをセルバッファ９４に蓄
積することに加えて、変換処理部９２において作成され
たルーティングタグ等も同じセルバッファ９４に書き込
まなければならないため、セルバッファ９４へのセルの
書き込みタイミングの設計が容易でないことである。特
に、ルーティングタグ付加部１においては、入力セルの
長さよりもセルバッファ９４に書き込むルーティングタ
グ付きセルの長さの方が長いため（例えば前者は５３オ
クテット、後者は６４オクテット）、入力セルに同期し
て書き込みを行うことが困難である。

【００１１】

【発明が解決しようとする課題】上述したように従来の
パケット変換装置では、入力処理部が例外処理を行う場
合、変換処理部も例外処理を行わなければならないため
タイミング設計が難しくなるという問題と、１つのパケ
ットを入力する期間内に、入力処理部が入力パケットを
バッファに蓄積することに加えて、変換処理部において
作成されたルーティングタグ等も同じバッファに書き込
まなければならないため、バッファへのパケットの書き
込みタイミングの設計が容易でないという問題があっ
た。

【００１２】本発明の第１の目的は、入力処理部が例外
処理を行う場合でも変換処理部は例外処理を行う必要が
なく、タイミング設計が容易であるパケット変換装置を
提供することにある。

【００１３】本発明の第２の目的は、入力処理部が例外
処理を行う場合でも変換処理部は例外処理を行う必要が
なく、タイミング設計が容易であると共に、バッファへ
のパケットの書き込みタイミングの設計が容易であるパ
ケット変換装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明は第１の目的を達
成するため、所定の入力パケットに対してテーブルを参
照して予め定められた変換処理を施した後、所定の出力
パケットを生成して出力するパケット変換装置におい
て、前記入力パケットに対して前記変換処理に先立って
必要な入力処理を施す入力処理手段と、前記入力処理手
段により入力処理が終了した入力パケットに対して前記
テーブルを参照して前記変換処理を施す変換処理手段
と、前記変換処理手段により変換処理が施されたパケッ
トに対して出力処理を施すことにより前記出力パケット
を生成して出力する出力処理手段とを有することを特徴
とする。

【００１５】また、本発明は第２の目的を達成するた
め、ヘッダ部とデータ部からなる入力パケットに対して
テーブルを参照して予め定められた変換処理を施した
後、所定の出力パケットを生成して出力するパケット変
換装置において、前記入力パケットに応答して該入力パ
ケットの少なくとも前記ヘッダ部を含む第１の部分と該
入力パケットの少なくとも前記データ部を含む第２の部
分とを出力する入力処理を施す入力処理手段と、前記入
力パケットの前記第１の部分を蓄積する第１の蓄積手段
と、前記入力パケットの前記第２の部分を蓄積する第２
の蓄積手段と、前記第１の蓄積手段から前記入力パケッ
トの前記第１の部分の一部または全部を取り出して前記
変換処理を施す変換処理手段と、前記変換処理手段によ
り変換処理が施された結果を蓄積する第３の蓄積手段
と、前記第２の蓄積手段から前記第２の部分の一部また
は全部、前記第３の蓄積手段から前記変換処理が施され
た結果の一部または全部をそれぞれ取り出した後合成す
る出力処理を行うことにより出力パケットを生成して出
力する出力処理を施す出力処理手段とを有することを特
徴とする。

【００１６】

【作用】このように本発明では、入力処理手段による入
力処理が終了したパケットに対して変換処理を施し、変
換処理が終了した後、出力処理手段が出力処理を開始す
る構成となっているため、ある処理手段例えば入力処理
手段が例外処理を行っても、他の処理部例えば変換処理
部は例外処理を行う必要がないため、タイミング設計
上、他の処理部に対して影響を及ぼすことがなく、タイ
ミング設計が容易となる。

【００１７】また、入力パケットがＡＴＭ交換システム
におけるセルのようにヘッダ部と該ヘッダ部に続くデー
タ部で構成される場合、入力処理手段からヘッダ部を含
む第１の部分とペイロード部を含む第２の部分とを出力
して、第１の部分と第２の部分をそれぞれ第１および第
２の蓄積手段に蓄積し、さらに変換処理されたパケット
を第３の蓄積手段に蓄積して、第２の蓄積手段から取り
出した第２の部分の一部または全部と第３の蓄積手段か
ら取り出したパケットの一部または全部を出力処理手段
により合成して出力することにより、パケットの全ての
部分を一つの蓄積手段に書き込む従来の技術と比較し
て、蓄積手段へのパケットの書き込みタイミングの設計
が容易となる。

【００１８】しかも、入力処理手段と変換処理手段およ
び出力処理手段が相互に蓄積手段を介して疎に結合され
ているため、これら各処理手段の機能を独立に設計する
ことができ、設計が容易となる。

【００１９】また、入力処理手段と出力処理手段に互い
に独立のクロック入力端子を設け、第２の蓄積手段を介
して両者を非同期で動作させれば、ＡＴＭ交換システム
におけるルーティングタグ付加部やルーティングタグ削
除部のように入力パケットと出力パケットの長さが異な
っている場合でも、入力処理手段と出力処理手段に供給
するクロックの周波数比を適切に選定することで、入力
処理手段と出力処理手段の処理スループットを等しくす
ることができる。入力処理手段と出力処理手段が非同期
であることを積極的に利用して、ＡＴＭ交換システムに
おけるルーティングタグ付加部から自己ルーティングス
イッチを経てルーティングタグ削除部に至る交換システ
ム内部を回線速度より高速で動作させることで、交換機
能の処理能力を上げることもできる。

【００２０】さらに、変換処理手段での変換処理を複数
段階に分けてパイプライン処理により実行するようにす
れば、同じ１パケットを入力する時間内に複数種類の変
換処理を実行することができ、処理効率の向上と高機能
化が可能となる。

【００２１】

【実施例】以下、本発明のパケット交換装置を図８に示
したＡＴＭ交換システムにおけるルーティングタグ付加
部１に適用した実施例について説明する。

【００２２】図１は、本発明の一実施例に係るパケット
変換装置（以下、ルーティングタグ付加部１という）の
構成を示すブロック図であり、一つの集積回路により構
成されるものとする。このルーティングタグ付加部１
は、３つの処理部、すなわち入力処理部１１、変換処理
部１２および出力処理部１３を有する。また、これらの
各処理部間でのセルの受け渡しを行うために、入力処理
部１１と変換処理部１２の間にヘッダ用入力側バッファ
１４、入力処理部１１と出力処理部１３の間にペイロー
ド用バッファ１５、変換処理部１２と出力処理部１３の
間にヘッダ用出力側バッファ１６がそれぞれ設けられて
いる。

【００２３】これら各部の機能を簡単に説明する。入力
処理部１１は、変換処理部１２での変換処理に先立って
必要な入力処理として、図２（ａ）に示すような入力セ
ルに応答して、入力セルの少なくともヘッダを含む第１
の部分（以下、ヘッダ部という）と、入力セルの少なく
ともデータ部を含む第２の部分（以下、ペイロード部と
いう）を出力する処理を行う。ヘッダ用入力側バッファ
１４は、入力処理部１１から入力されるヘッダ部を蓄積
する。

【００２４】変換処理部１２は、ヘッダ用入力側バッフ
ァ１４に蓄積されたヘッダ部の一部または全部を取り出
し、ルーティングタグテーブル２を参照してルーティン
グタグ付きヘッダパターンに変換する処理を施す。ヘッ
ダ用出力側バッファ１６は、変換処理部１２で得られた
ルーティングタグ付きヘッダパターンを蓄積する。ペイ
ロード用バッファ１５は、入力処理部１１から入力され
るペイロード部を蓄積する。

【００２５】出力処理部１３は、ペイロード用バッファ
１５に蓄積されたペイロード部の一部または全部と、ヘ
ッダ用出力側バッファ１６に蓄積されたルーティングタ
グ付きヘッダパターンの一部または全部を取り出して、
これらを連結することで合成し、図２（ｂ）に示すよう
なルーティングタグ付きセルを出力セルとして生成して
出力する。

【００２６】さらに、各バッファ１４〜１６の管理のた
めに、入力部バッファ管理部１７、変換部バッファ管理
部１８および出力部バッファ管理部１９が設けられてい
る。これらのバッファ管理部１７〜１９の機能について
は、後で詳しく説明する。

【００２７】ＦＩＦＯ（first-in first-out）メモリ１
０は、入力処理部１１の入力側に前処理部として必要に
応じて設けられるものである。このＦＩＦＯメモリ１０
を設ける理由は、次の通りである。データのサンプルを
容易にするため、セルを伝送する場合、セルデータ信号
と共にビットクロックとセルの先頭を示す信号を並走さ
せる場合がある。このとき、伝送路を構成するケーブル
の挿抜を考慮すると、伝送路を経てルーティングタグ付
加部１に入力されるビットクロックは、入力処理部１１
のクロックとして使用することには必ずしも適していな
い。そこで、入力処理部１１にビットクロックと同じ周
波数の安定したクロックを供給し、並走してくるビット
クロックに同期している、セルの先頭を示す信号とセル
データ信号をＦＩＦＯメモリ１０を介して入力処理部１
１に供給することにより、入力処理部１１のクロックに
同期させる。これにより、伝送路上のクロックに異常が
発生しても、入力処理部１１の処理動作を安定に続行さ
せることができるという利点がある。

【００２８】次に、本実施例によるルーティングタグ付
加部１の動作を説明する。ルーティングタグ付加部１に
は、図２（ａ）に示すようなセルが入力される。この入
力セルは、図８の入側インタフェース点において論理チ
ャネルを識別する論理チャネル識別子であるＶＰＩ（バ
ーチャルパス識別子）およびＶＣＩ（バーチャルチャネ
ル識別子）とその他のヘッダ情報からなるヘッダ部と、
これに続くデータ部としてのペイロード部からなる。

【００２９】入力部バッファ管理部１７は、入力処理部
１１にセルを入力する準備として、バッファ１４，１５
に空きがあるかどうかを出力部バッファ管理部１９に問
い合わせる。この問い合わせの結果、バッファ１４，１
５に空きがあれば、入力処理部１１は入力部バッファ管
理部１７による指示に従い入力セルをヘッダ部とペイロ
ード部とに分離して出力する。ベッダ部はヘッダ用入力
側バッファ１４に書き込まれ、ペイロード部はペイロー
ド用バッファ１５に書き込まれる。

【００３０】ここでは、入力処理部１１において入力セ
ルをヘッダ部とペイロード部とに分離するとしたが、分
離する際の境界は変換処理部１２での処理に支承がない
範囲でバッファ１４，１５の書き込み・読み出しタイミ
ングの設計に都合が良いように定めて構わない。例えば
分離するヘッダ部の一部にペイロード部の先頭部分を含
ませもよい。また、分離するペイロード部の一部にヘッ
ダ部の末尾部分を含ませてもよい。さらに、分離された
ヘッダ部とペイロード部とが一部で互いにオーバーラッ
プするようにしてもよいし、ヘッダ部で削除してもよい
データはバッファ１４，１５のいずれにも書き込まない
ようにしてもよい。また、バッファ１４，１５の書き込
みタイミングの設計に都合が良いように、空のデータを
付加してからバッファ１４，１５にヘッダ部およびペイ
ロード部をそれぞれ書き込んでも良い。ペイロード部は
データ部の一部であってもよい。

【００３１】入力部バッファ管理部１７は、ヘッダ用入
力側バッファ１４およびペイロード用バッファ１５の蓄
積が終了した後、その旨を示すフラグを設定する。変換
部バッファ管理部１８は、入力部バッファ管理部１７の
フラグを検査しており、セルの入力およびバッファ１
４，１５への蓄積が終了したか否かを判断する。変換部
バッファ管理部１８によりバッファ１４，１５への蓄積
が終了したと判断されると、変換処理部１２はヘッダ用
入力側バッファ１４からの変換処理前のヘッダ部を取り
込む。そして、このヘッダ部に含まれているＶＰＩ，Ｖ
ＣＩより論理チャネル番号を識別して、その論理チャネ
ル番号をキーとして論理チャネルに対応するルーティン
グタグテーブル２の領域を参照してルーティングタグ等
を決定し、このルーティングタグ等をヘッダ部に付加す
ることによりルーティングタグ付きヘッダパターンを構
成する。こうして入力処理部１１からのヘッダ部は変換
処理部１２によりルーティングタグ付きヘッダパターン
に変換され、ヘッダ用出力側バッファ１６へ格納され
る。この変換処理の終了後、変換部バッファ管理部１８
はその旨を示すフラグを設定する。

【００３２】図３（ａ）は、ルーティングタグテーブル
２の一つの論理チャネルに対応する領域の構成例であ
り、テーブルが有効に設定されているか否かを示すエン
トリ有効フラグ、セルに付加すべきルーティングタグ、
セルに付加すべき出方路での論理チャネル識別子（以
下、出側物理ＶＣＩという）、および通過セル数カウン
タからなっている。

【００３３】出力部バッファ管理部１９は、変換部バッ
ファ管理部１８のフラグを検査しており、変換処理部１
２においてヘッダ部のルーティングタグ付きヘッダパタ
ーンへの変換処理が終了したか否かを判断する。出力部
バッファ管理部１９により変換処理部１２の変換処理が
終了したと判断されると、出力処理部１３はヘッダ用出
力側バッファ１６に蓄積されている変換後のルーティン
グタグ付きヘッダパターンと、ペイロード用バッファ１
５に蓄積されているペイロード部とを連結して合成し、
図２（ｂ）に示すようなルーティングタグ付きセルを出
力セルとして生成して出力する。

【００３４】ここではルーティングタグ付加部１につい
て説明したが、図８におけるルーティングタグ削除部４
についても基本的に同じ構成で実現できる。その場合、
ルーティングタグテーブル２をヘッダ変換テーブル５に
置き換えればよい。このようにルーティングタグ付加部
１とルーティングタグ削除部４が同一構成でよいことを
利用して、図１に示すような構成の一つの集積回路から
なるパケット変換装置をモード切り替えによってルーテ
ィングタグ付加部１とルーティングタグ削除部４とに時
分割使用することも可能である。

【００３５】図３（ｂ）はヘッダ変換テーブルの一つの
論理チャネルに対応する領域の構成例であり、テーブル
が有効に設定されているか否かを示すエントリ有効フラ
グ、新ＶＰＩ，新ＶＣＩなどを含む新ヘッダ情報、およ
び通過セル数カウンタからなっている。

【００３６】次に、入力部バッファ管理部１７、変換部
バッファ管理部１８および出力部バッファ管理部１９の
動作アルゴリズムについて説明する。図１におけるヘッ
ダ用入力側バッファ１４、ペイロード用バッファ１５お
よびヘッダ用出力側バッファ１６は、ルーティングタグ
付加部１ないしはルーティングタグ削除部４が所望の動
作を実現するのに必要なセル数のセル情報を蓄積でき、
セル単位の複数の領域にそれぞれ分割されている。各バ
ッファ管理部１７〜１９は、それぞれ各処理部１１〜１
３がバッファのどの領域に対してセル情報を書き込み、
また読み出せばよいかを示すバッファポインタを管理す
る。

【００３７】まず、図４に示すフローチャートを参照し
て、入力部バッファ管理部１７の動作アルゴリズムにつ
いて説明する。入力処理部１１にはヘッダ用入力側バッ
ファ１４およびペイロード用バッファ１５に対するバッ
ファポインタＰＩと、バッファポインタの有効フラグＰ
ＩＥが設定されている。また、バッファ１４，１５のセ
ルを蓄積する複数の領域に１：１で対応した複数のフラ
グからなるフラグ配列ＦＬＡＧＩに、入力処理が終了し
たか否かを示すフラグを管理している。初期設定として
バッファポインタＰＩは０、有効フラグＰＩＥは１、フ
ラグ配列ＦＬＡＧＩは全て０とする（Ｓ１０）。

【００３８】入力処理部１１は入力処理前に、まず出力
処理部１３のフラグ配列ＦＬＡＧＯのＰＩ番目の内容を
参照して、有効フラグＰＩＥに記憶する（Ｓ１７）。フ
ラグ配列ＦＬＡＧＯのＰＩ番目の内容が１ならばヘッダ
用入力側バッファ１４およびペイロード用バッファ１５
にセルを蓄積する空き領域が存在することを示し、０な
らばバッファ１４，１５の双方にセルを蓄積する空き領
域が存在しないことを示す。

【００３９】次に、有効フラグＰＩＥの値を判定する
（Ｓ１１）。ＰＩＥが０ならば、バッファ１４または１
５の空き領域が存在しないため、ヘッダ用入力側バッフ
ァ１４およびペイロード用バッファ１５への蓄積を行わ
ない（Ｓ１２）。ＰＩＥが１ならば、引き続き入力セル
が有意情報の伝送を提供する割当セルか否かを判定し
（Ｓ１３）、割当セルであればセルの入力処理を行う
（Ｓ１５）。すなわち、入力セルのヘッダ部をヘッダ用
入力側バッファ１４のバッファポインタＰＩで示される
位置に蓄積し、また入力セルのペイロード部をペイロー
ド用バッファ１５のバッファポインタＰＩで示される位
置に蓄積する。入力セルが割当セルでない場合は、バッ
ファ１４，１５への蓄積を中止する（Ｓ１４）。

【００４０】そして、有効フラグＰＩＥが１のときに入
力セルとして割当セルが到着し、ステップＳ１５におい
てセル入力処理が完了したなら、入力部バッファ管理部
１７はＦＬＡＧＩのＰＩ番目の内容をセルの蓄積が完了
したことを示す値である１にセットすることによって、
変換部バッファ管理部１８に対して入力処理が完了した
ことを通知すると共に、出力処理部１３のフラグ配列Ｆ
ＬＡＧＯのＰＩ番目の内容を０にリセットして、ヘッダ
用入力側バッファ１４およびペイロード用バッファ１５
のセルを蓄積する領域が空きでなくなったことを記憶
し、さらに次の入力セルの蓄積すべき位置を指し示すた
めにバッファポインタＰＩを１増加させる（Ｓ１６）。
この後、ステップＳ１７から上記の動作を繰り返す。

【００４１】変換処理部１２および出力処理部１３も同
様に、バッファポインタ、有効フラグおよびフラグ配列
の組（ＰＣ，ＰＣＥ，ＦＬＡＧＣ）および（ＰＯ，ＰＯ
Ｅ，ＦＬＡＧＯ）を持ち、図５および図６に示すフロー
チャートで表されるアルゴリズムに従って入力処理部１
１と同様の手順で動作を行う。

【００４２】図５を参照して変換部バッファ管理部１８
の動作アルゴリズムについて説明すると、変換処理部１
２にはバッファポインタＰＣとバッファポインタの有効
フラグＰＣＥが設定されている。また、ヘッダ用出力側
バッファ１６のセルを蓄積する複数の領域に１：１で対
応した複数のフラグからなるフラグ配列ＦＬＡＧＣに、
変換処理が終了したか否かを示すフラグを管理してい
る。初期設定としてバッファポインタＰＣは０、有効フ
ラグＰＣＥは０、フラグ配列ＦＬＡＧＣは全て０とする
（Ｓ２０）。

【００４３】変換処理部１２は変換処理前に、まずフラ
グ配列ＦＬＡＧＩのＰＣ番目の内容を参照して、有効フ
ラグＰＣＥに記憶する（Ｓ２５）。フラグ配列ＦＬＡＧ
ＩのＰＣ番目の内容が１ならばヘッダ用入力側バッファ
１２に入力済みで変換処理を持つセルが存在することを
示し、０ならば存在しないことを示す。

【００４４】次に、有効フラグＰＣＥの値を判定する
（Ｓ２１）。ＰＣＥが０ならば入力済みで変換処理を待
つセルが存在しないため、変換処理を行わない（Ｓ２
２）。有効フラグＰＣＥが１ならば、ヘッダ用入力側バ
ッファ１４のバッファポインタＰＣで示される位置から
ヘッダ部を読み出して変換処理し、得られたルーティン
グタグ付きヘッダパターンをヘッダ用出力側バッファ１
６のバッファポインタＰＣで示される位置に蓄積する
（Ｓ２３）。

【００４５】ステップＳ２３において変換処理が完了し
たなら、変換処理部１２のフラグ配列ＦＬＡＧＣのＰＣ
番目の内容を変換処理が完了したことを示す値である１
にセットすることによって、出力部バッファ管理部１９
に対して変換処理が完了したことを通知すると共に、入
力処理部１１のフラグ配列ＦＬＡＧＩのＰＣ番目の内容
を０にリセットして、入力済みで変換処理を持つセルを
変換処理したことを記憶し、さらに次の変換処理したセ
ルの蓄積すべき位置を指し示すためにバッファポインタ
ＰＣを１増加させる（Ｓ２４）。この後、ステップＳ２
５から上記の動作を繰り返す。

【００４６】次に、図６を参照して出力部バッファ管理
部１９の動作アルゴリズムについて説明すると、出力処
理部１３にはバッファポインタＰＯとバッファポインタ
の有効フラグＰＯＥが設定されている。また、ペイロー
ド用バッファ１５のセルを蓄積する複数の領域に１：１
で対応した複数のフラグからなるフラグ配列ＦＬＡＧＯ
に、出力処理が終了したか否かを示すフラグを管理して
いる。初期設定としてバッファポインタＰＯは０、有効
フラグＰＯＥは０、フラグ配列ＦＬＡＧＯは全て１とす
る（Ｓ３０）。

【００４７】出力処理部１３は出力処理前に、まず変換
処理部１２のフラグ配列ＦＬＡＧＣのＰＯ番目の内容を
参照して、有効フラグＰＯＥに記憶する（Ｓ３５）。フ
ラグ配列ＦＬＡＧＣのＰＯ番目の内容が１ならば、ペイ
ロード用バッファ１５およびヘッダ用出力側バッファ１
６に変換処理済みのセルが蓄積されていることを示し、
０ならば蓄積されていないことを示す。次に、有効フラ
グＰＯＥの値を判定し（Ｓ３１）、ＰＯＥが０ならばバ
ッファ１５，１６に変換処理済みのセルが蓄積されてい
ないため、出力処理を行わない（Ｓ３２）。有効フラグ
ＰＯＥが１ならば、バッファ１５，１６のバッファポイ
ンタＰＯで示される位置からルーティングタグ付きヘッ
ダパターンおよびペイロード部をそれぞれ読み出して合
成し割当セルを出力する（Ｓ３３）。

【００４８】ステップＳ３３において割当セルの出力が
完了したなら、フラグ配列ＦＬＡＧＯのＰＯ番目の内容
を割当セル出力が完了したことを示す値である１にセッ
トすることによって、入力部バッファ管理部１７に対し
て出力処理が完了したことを通知すると共に、フラグ配
列ＦＬＡＧＣのＰＯ番目の内容を０にリセットして、ヘ
ッダ用出力側バッファ１６の当該領域が空となったこと
を記憶し、さらに次に出力処理すべきセルの蓄積された
位置を指し示すために、ＰＯを１増加させる（Ｓ２
４）。この後、ステップＳ３５から上記の動作を繰り返
す。

【００４９】このように入力部バッファ管理部１７、変
換部バッファ管理部１８および出力部バッファ管理部１
９が各々のフラグを参照して協調動作を行うことによ
り、各ヘッダ用入力側バッファ１４、ペイロード用バッ
ファ１５およびヘッダ用出力側バッファ１６の領域の管
理を行うことができ、それによって入力処理部１１、変
換処理部１２および出力処理部１３は協調動作を行う。

【００５０】本実施例において、入力処理部１１および
出力処理部１３に互いに独立したクロック入力端子を設
け、これらのクロック入力端子に個別にクロックを供給
することにより、入力処理部１１と出力処理部１３をペ
イロード用バッファ１５を介して非同期で動作させるよ
うに構成することもできる。これにより、次のような利
点が期待できる。

【００５１】ルーティングタグ付加部１においては、入
力セルが５３オクテットであるのに対して、出力セルで
あるルーティングタグ付きセルは例えば６４オクテット
であり、またルーティングタグ削除部４においては逆に
入力セルであるルーティングタグ付きセルが例えば６４
オクテットであるのに対して、出力セルは５３オクテッ
トと、いずれの場合も入力セルと出力セルの長さが異な
っている。従って、入力処理部１１と出力処理部１３を
非同期で動作させないと、セルの単位時間当たりの処理
スループットを等しくすることはできない。この処理ス
ループットを等しくするためには、入力処理部１１と出
力処理部１３に各々供給するクロックの周波数比を例え
ば５３：６４のように定めればよい。

【００５２】ルーティングタグ付加部１とルーティング
タグ削除部４は、上記２種類のクロック周波数を持つ一
方のセルを入力、他方のセルを出力とするため、これら
の２種類のクロックの周波数比の異常を検出する手段を
有することもできる。

【００５３】また、入力処理部１１と出力処理部１３と
が非同期であることを積極的に利用して、図８のルーテ
ィングタグ付加部１から自己ルーティングスイッチ３を
経てルーティングタグ削除部４に至る交換システム内部
を回線速度より高速で動作させることにより、交換機能
の処理能力を上げることもできる。入力処理部１１と出
力処理部１３はペイロード用バッファ１５と入力部バッ
ファ管理部１７および出力部バッファ管理部１９のみで
疎に結合しているため、互いに同期していないクロック
を供給した場合においても、非同期動作しているこれら
の処理部１１，１３間のデータの受け渡しは容易であ
る。

【００５４】一方、変換処理部１２については入力処理
部１１、出力処理部１３のいずれかと同じクロックを供
給する設計でよいが、いずれとも異なるクロックを供給
する設計でも構わない。変換処理部１２に入力処理部１
１および出力処理部１３のいずれとも異なるクロックを
供給した場合には、変換処理に都合の良いクロック周波
数を選定できるという利点がある。

【００５５】上述した本実施例のパケット変換装置であ
るルーティングタグ付加部またはルーティングタグ削除
部の構成によれば、従来技術に比較して次に挙げるよう
な優れた利点を有する。

【００５６】第１に、入力処理部１１において入力処理
が終了した後、変換処理部１２が変換処理を開始し、変
換処理が終了した後、出力処理部１３が出力処理を開始
するため、一つの処理部の例外処理がタイミング設計上
で他の処理部に影響を及ぼすことがない。

【００５７】具体的には、例えば従来技術で問題となっ
ていた異常な長さのセルの入力を考慮した場合、正常な
長さのセルが入力した場合のみ入力部バッファ管理部１
７のフラグを更新して、変換処理部１２に入力処理の終
了を通知すればよく、変換処理部１２によるルーティン
グタグテーブル２内の通過セル数カウンタ領域の更新
は、異常な長さセルの入力に対する例外処理の影響を受
けない。

【００５８】すなわち、長さの異常なセルが入力された
時は、例外処理として入力処理部１２においてセル廃棄
を行う必要がある。このセル廃棄に伴い、従来技術では
入力セルが短い場合は変換処理部でルーティングタグテ
ーブル２中の通過セル数カウンタのインクリメント動作
を途中で打ち切り、また長い時には一旦インクリメント
させた通過セル数カウンタの値をデクリメントさせると
いった複雑な制御を行う必要があった。これに対し、実
施例では異常な長さのセルの入力に対しては通過セル数
カウンタの更新動作を開始しないため、このような変換
処理部１２における複雑な制御が不要となる。

【００５９】第２に、入力セルは入力処理部１１におい
てヘッダ部とペイロード部とに分離され、ヘッダ部はヘ
ッダ用入力側バッファ１４、ペイロード部はペイロード
用バッファ１５と、それぞれ別のバッファに蓄積される
ため、各バッファ１４，１５への書き込み量がセルの全
ての部分を一つにバッファに書き込む従来技術に比較し
て少なくなり、タイミングの設計が容易である。

【００６０】第３に、入力処理部１１、変換処理部１２
および出力処理部１３間がバッファを介して疎に結合さ
れているため、これら各処理部１１〜１３の機能を独立
に設計することができ、設計が容易となる。

【００６１】次に、本発明の他の実施例を説明する。図
７は、本発明の他の実施例に係るパケット変換装置の構
成を示すブロック図である。図１と同一部分に同一の参
照符号を付して図１の実施例との相違点のみを説明す
る。本実施例では、図１の変換処理部１２が他の処理
部、すなわち入力処理部１１および出力処理部１３に対
して、ヘッダ用入力側バッファ１４およびヘッダ用出力
側バッファ１６をそれぞれ介して独立していることに着
目して、変換処理部１２を１２ａ，１２ｂの二つに分割
し、変換処理を２段階に分けてパイプライン処理により
実行するようにしている。これに伴い、変換部バッファ
管理部１８も１８ａ，１８ｂの二つに分割している。

【００６２】このようにすると変換処理の処理時間は、
１セルを入力する期間に限定される必要はなくなり、多
様な機能を盛り込むことが可能となる。具体的には、例
えば第１の変換処理部１２ａにはＡＴＭ交換システムに
対してユーザの申告したトラヒックパラメータに違反す
るセルを監視するトラヒック監視機能を持たせ、第２の
変換処理部１２ｂには先の実施例と同様にルーティング
タグの作成を行う機能を持たせた構成とすることができ
る。

【００６３】この場合、パイプライン処理の採用により
第１および第２の変換処理部１２ａ，１２ｂのそれぞれ
に、１セルを入力するのに要する時間までの処理時間を
割り当てることができるので、合計で２セルを入力する
時間まで処理時間を引き延ばすことが可能となる。そし
て、これにもかかわらずセルの変換処理のスループット
は、パイプライン処理により、少なくとも１セルを入力
する時間に１セルというスループットとすることができ
る。トラヒック監視機能により判定された廃棄すべきか
否かの情報は、ヘッダ用変換部間バッファ２０、ヘッダ
用出力側バッファ１６を介して出力処理部１３に転送さ
れ、廃棄すべき場合は出力処理部１３が該セルを非割当
セルに置き換えることにより、セル廃棄することができ
る。

【００６４】本発明によるパケット変換装置は、さらに
以下に列挙するような各種の誤り検出機能、セル数計数
機能、パケット変換装置の制御および監視を司るプロセ
ッサとのインタフェースなどを備えることも可能であ
る。

【００６５】（１）ルーティングタグテーブル２、ヘッ
ダ変換テーブル５といった変換処理に必要なテーブル
は、一般にパケット変換装置の外部に接続されたＲＡＭ
により構成される。このＲＡＭの記憶エラーの検出のた
め、変換処理に必要な本来のテーブルの情報の他に、パ
リティなどの冗長ビットをＲＡＭに記憶し、変換処理部
１２においてＲＡＭからテーブルの情報を読み出す時点
で、その情報のエラーを検出する。

【００６６】（２）ルーティングタグ付きセルに伝送誤
り検出のためパリティなどの冗長ビットを付加し、パケ
ット変換装置がセルを入力した時点で、その冗長ビット
を用いて、セルを伝送してきた伝送路の信頼性を確認す
る。

【００６７】（３）ルーティングタグテーブル２、ヘッ
ダ変換テーブル５といった変換処理に必要なテーブル
に、論理チャネルが設定されていることを示すエントリ
有効フラグを設け、呼設定により確立した論理チャネル
に対応するテーブルの領域のエントリ有効フラグのみを
セットすることによって、パケット変換装置は確立して
いる論理チャネル以外の論理チャネル識別子を持ったセ
ルの入力を識別する。 （４）パケット変換装置内部に、該変換装置を通過する
全てのセル数（パケット数）を計数するカウンタを備え
る。

【００６８】（５）パケット変換装置内部、または外部
に接続されたＲＡＭに、論理チャネル毎に、(a) 通過セ
ル数、(b) トラヒックパラメータ違反セル数、(c) セル
処理のスループットを越えてセルが到着したために廃棄
されたセル数（バッファオーバーフローセル数）を計数
するカウンタをテーブルとして備える。

【００６９】（６）（５）のテーブル内の論理チャネル
毎のカウンタをプロセッサが読み出すために、パケット
変換装置はプロセッサがリード・ライトできる二つのレ
ジスタを持つ。これらのレジスタの一つは、リクエスト
フラグ、読み出しカウンタ種別および論理チャネル指定
値を記憶するリクエストレジスタであり、他の一つは汎
用カウンタ表示レジスタである。

【００７０】プロセッサがカウンタを読み出す場合は、
リクエストレジスタに読み出しカウンタ種別と論理チャ
ネルを指定すると共にリクエストフラグをセットする。
リクエストフラグのセットをきっかけとして、パケット
変換装置はテーブル内の指定されたカウンタ領域からカ
ウンタ値を汎用カウンタ表示レジスタにロードする。ロ
ード終了後、パケット変換装置は直ちにリクエストフラ
グをリセットしてプロセッサにカウンタ値のロード終了
を通知すると共に、テーブル内の指定されたカウンタ領
域をクリアする。

【００７１】プロセッサは、リクエストレジスタのリク
エストビットがパケット変換装置によってリセットされ
たことをもってカウンタ値の終了を確認し、汎用カウン
タ表示レジスタをリードすることによって、希望するカ
ウンタ値を読み出すことができる。

【００７２】（７）パケット変換装置は、プロセッサが
リード・ライトできるレジスタを持ち、パケット変換装
置が（５）のテーブルの記憶エラー、セル伝送路の伝送
路エラー、未設定論理チャネルセルエラー、トラヒック
パラメータ違反、バッファオーバーフローエラーなどを
検出した場合、該レジスタにエラーの発生項目、エラー
が生じたセルの論理チャネル情報を表示する。

【００７３】（８）パケット変換装置は、プロセッサが
リード・ライトできるレジスタを持ち、パケット変換装
置が検出したセルの長さエラー、入力処理部と出力処理
部とのクロック周波数比エラーなどのエラー情報や、パ
ケット変換装置を通過した全セル数を該レジスタに表示
する。 （９）（８）におけるエラー情報は、プロセッサがエラ
ーに関する情報を読み取ることをきっかけにパケット変
換装置がクリアする。

【００７４】（１０）（７）に示したエラーの発生や、
前記トラヒックパラメータ違反に際して、パケット変換
装置は該当するエラーを引き起こしたセルを廃棄する
が、プロセッサからのレジスタを介した指示により、エ
ラーを検出しないか、またはエラーを検出しても廃棄し
ないように設定する。

【００７５】（１１）パケット変換装置が割当セルを出
力する場合、パケット変換装置より出力したセルの受取
り側からのフロー制御信号を入力し、フロー制御信号の
値により割当セルの出力を一時的に停止する。

【００７６】（１２）パケット変換装置へセルを送出す
る側にフロー制御信号を出力し、パケット変換装置内部
のバッファ領域が全て使用中であり、パケット変換装置
内部に新たに到着したセルを蓄積するバッファ領域がな
い場合、割当セルの出力を一時的に抑制することを指示
する。

【００７７】（１３）入力するセルの全てを廃棄するモ
ード、出力するセルの全てを非割当せるに置き換えるモ
ード、出力するルーティングタグ付きセルのパリティを
偶数パリティにするモード、出力するルーティングタグ
付きセルのパリティを奇数パリティにするモード、フロ
ー制御入力をある固定値によって置き換えるモード、な
ど、パケット変換装置の動作モードを選択できる場合、
プロセッサからのレジスタを介した指示によりモード切
り替えを行う。

【００７８】上述したような機能をパケット変換装置を
構成する集積回路に組み込むことにより、本発明の趣旨
を損なうことなくパケット変換装置をより高機能にする
ことができる。

【００７９】上述した実施例では、本発明によるパケッ
ト変換装置をＡＴＭ交換システムにおけるルーティング
タグ付加部やルーティングタグ削除部に適用した例につ
いて述べたが、本発明は一般の固定長パケット交換シス
テムや可変長パケット交換システムにも適用することが
可能である。

【００８０】

【発明の効果】以上説明したように、本発明によれば入
力処理が終了したパケットに対して変換処理を施し、変
換処理が終了した後、出力処理を開始する構成となって
いるため、ある処理例えば入力処理において例外処理を
行っても、他の例えば変換処理においては例外処理を行
う必要がないため、タイミング設計が容易となる。

【００８１】また、入力パケットがＡＴＭ交換システム
におけるセルのようにヘッダ部と該ヘッダ部に続くデー
タ部で構成される場合、入力処理部からヘッダ部を含む
第１の部分とペイロード部を含む第２の部分とを出力し
て、第１の部分と第２の部分をそれぞれ第１および第２
のバッファに蓄積し、さらに変換処理されたパケットを
第３のバッファに蓄積して、第２のバッファから取り出
した第２の部分の一部または全部と第３のバッファから
取り出したパケットの一部または全部を出力処理部によ
り合成して出力することにより、パケットの全ての部分
を一つのバッファに書き込む従来の技術と比較して、蓄
積手段へのパケットの書き込みタイミングの設計が容易
となる。

【００８２】しかも、入力処理部と変換処理部および出
力処理部が相互にバッファを介して疎に結合されている
ため、これら各処理部の機能を独立に設計することがで
き、設計が容易となる。

【００８３】また、入力処理部と出力処理部に互いに独
立のクロック入力端子を設け、第２の蓄積手段を介して
両者を非同期で動作させることにより、ＡＴＭ交換シス
テムにおけるルーティングタグ付加部やルーティングタ
グ削除部のように入力パケットと出力パケットの長さが
異なっている場合でも、入力処理部と出力処理部に供給
するクロックの周波数比を適切に選定することで、入力
処理部と出力処理部の処理スループットを等しくするこ
とができる。入力処理部と出力処理部が非同期であるこ
とを積極的に利用して、ＡＴＭ交換システムにおけるル
ーティングタグ付加部から自己ルーティングスイッチを
経てルーティングタグ削除部に至る交換システム内部を
回線速度より高速で動作させることで、交換機能の処理
能力を上げることもできる。

【００８４】さらに、変換処理部での変換処理を複数段
階に分けてパイプライン処理により実行するようにすれ
ば、同じ１パケットを入力する時間内に複数種類の変換
処理を実行することができ、処理効率の向上と高機能化
が可能となる。

【図面の簡単な説明】

【図１】本発明によるパケット変換装置をＡＴＭ交換シ
ステムにおけるルーティングタグ付加部に適用した一実
施例を示すブロック図

【図２】ＡＴＭ交換システムにおけるセルのフォーマッ
トを示す図

【図３】ＡＴＭ交換システムで使用されるルーティング
タグテーブルおよびヘッダ変換テーブルの例を示す図

【図４】図１における入力部バッファ管理部の動作アル
ゴリズムを説明するためのフローチャート

【図５】図１における変換部バッファ管理部の動作アル
ゴリズムを説明するためのフローチャート

【図６】図１における出力部バッファ管理部の動作アル
ゴリズムを説明するためのフローチャート

【図７】本発明によるパケット変換装置をＡＴＭ交換シ
ステムにおけるルーティングタグ付加部に適用した他の
実施例を示すブロック図

【図８】ＡＴＭ交換システムの通話路系の構成を示すブ
ロック図

【図９】従来のルーティングタグ付加部の構成を示すブ
ロック図

【符号の説明】

１…ルーティングタグ付加部 ２…ルーティン
グタグテーブル ３…自己ルーティングスイッチ ４…ルーティン
グタグ削除部 ５…ヘッダ変換テーブル １０…ＦＩＦＯメ
モリ １１…入力処理部 １２…変換処理
部 １２ａ…第１の変換処理部 １２ｂ…第２の
変換処理部 １３…出力処理部 １４…ヘッダ用
入力側バッファ １５…ペイロード用バッファ １６…ヘッダ用
出力側バッファ １７…入力部バッファ管理部 １８…変換部バ
ッファ管理部 １９…出力部バッファ管理部

Claims (2)

【特許請求の範囲】
1. 【請求項１】所定の入力パケットに対してテーブルを参
   照して予め定められた変換処理を施した後、所定の出力
   パケットを生成して出力するパケット変換装置におい
   て、 前記入力パケットに対して前記変換処理に先立って必要
   な入力処理を施す入力処理手段と、 前記入力処理手段により入力処理が終了した入力パケッ
   トに対して前記テーブルを参照して前記変換処理を施す
   変換処理手段と、 前記変換処理手段により変換処理が施されたパケットに
   対して出力処理を施すことにより前記出力パケットを生
   成して出力する出力処理手段とを有することを特徴とす
   るパケット変換装置。
2. 【請求項２】ヘッダ部とデータ部からなる入力パケット
   に対してテーブルを参照して予め定められた変換処理を
   施した後、所定の出力パケットを生成して出力するパケ
   ット変換装置において、 前記入力パケットに応答して該入力パケットの少なくと
   も前記ヘッダ部を含む第１の部分と該入力パケットの少
   なくとも前記データ部を含む第２の部分とを出力する入
   力処理を施す入力処理手段と、 前記入力パケットの前記第１の部分を蓄積する第１の蓄
   積手段と、 前記入力パケットの前記第２の部分を蓄積する第２の蓄
   積手段と、 前記第１の蓄積手段から前記入力パケットの前記第１の
   部分の一部または全部を取り出して前記変換処理を施す
   変換処理手段と、 前記変換処理手段により変換処理が施された結果を蓄積
   する第３の蓄積手段と、 前記第２の蓄積手段から前記第２の部分の一部または全
   部、前記第３の蓄積手段から前記変換処理が施された結
   果の一部または全部をそれぞれ取り出した後合成する出
   力処理を行うことにより出力パケットを生成して出力す
   る出力処理を施す出力処理手段とを有することを特徴と
   するパケット変換装置。