JPH06225528A - 電源装置 - Google Patents
電源装置Info
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- JPH06225528A JPH06225528A JP5154864A JP15486493A JPH06225528A JP H06225528 A JPH06225528 A JP H06225528A JP 5154864 A JP5154864 A JP 5154864A JP 15486493 A JP15486493 A JP 15486493A JP H06225528 A JPH06225528 A JP H06225528A
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- circuit
- power supply
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
- H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
- H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
- H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Thyristor Switches And Gates (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【目的】 スイッチング素子の損失を低減して、電源効
率を高める。 【構成】 トランス１の一次巻線Ｌ１とコンデンサＣ１
からなる共振回路、これに直列接続されたスイッチング
素子２及びスイッチング素子２のゲートに接続された帰
還巻線Ｌ３とを有する自励発振回路と、バイアス電圧を
発生するコンデンサＣ２と、Ａ点とＢ点との間に介在さ
れるバイアス制御回路（Ｒ２，Ｄ１）を備える。また、
Ａ点の共振波形を取り込んで、そこから零電圧以下の期
間を検出し、この間にパルス信号を生成、出力する。そ
して、この生成パルスを共振波形の負電圧期間中にスイ
ッチング素子のゲート電圧に重畳させ、バイアス電圧を
低下させて、零電圧スイッチングを行い、スイッチング
損失を低減する。
率を高める。 【構成】 トランス１の一次巻線Ｌ１とコンデンサＣ１
からなる共振回路、これに直列接続されたスイッチング
素子２及びスイッチング素子２のゲートに接続された帰
還巻線Ｌ３とを有する自励発振回路と、バイアス電圧を
発生するコンデンサＣ２と、Ａ点とＢ点との間に介在さ
れるバイアス制御回路（Ｒ２，Ｄ１）を備える。また、
Ａ点の共振波形を取り込んで、そこから零電圧以下の期
間を検出し、この間にパルス信号を生成、出力する。そ
して、この生成パルスを共振波形の負電圧期間中にスイ
ッチング素子のゲート電圧に重畳させ、バイアス電圧を
低下させて、零電圧スイッチングを行い、スイッチング
損失を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、主に自励式インバータ
方式の電源装置に係り、特に効率の良好な電源装置に関
する。
方式の電源装置に係り、特に効率の良好な電源装置に関
する。
【０００２】
【従来の技術】従来、変圧器を介して１次入力から所要
の２次出力を得る自励式インバータ電源装置が報告され
ている（「Ｃ級自励発振形コンバータについて」電子情
報通信学会技術研究報告 第1〜6頁，Vol 91，No 37，19
91年5月17日発行）。
の２次出力を得る自励式インバータ電源装置が報告され
ている（「Ｃ級自励発振形コンバータについて」電子情
報通信学会技術研究報告 第1〜6頁，Vol 91，No 37，19
91年5月17日発行）。
【０００３】この回路図を図２５に示す。このインバー
タ電源装置は、自励発振のために、トランス１の一次巻
線Ｌ１及びコンデンサＣ１からなる共振回路、スイッチ
ング用の電界効果トランジスタ２及び一次巻線Ｌ１と結
合する帰還巻線Ｌ３等を備えており、二次巻線Ｌ２に出
力を送出するようになっている。バイアス電圧発生用の
コンデンサＣ２は、抵抗Ｒ１を介して電源３に接続さ
れ、電源３からコンデンサＣ２への充電によりバイアス
電圧ＶBが得られている。抵抗Ｒ１とコンデンサＣ２と
の接続点は、帰還巻線Ｌ３を介して電界効果トランジス
タ２のゲートに接続されており、帰還巻線Ｌ３を介して
得られるゲート・ソース間電圧（以下、ゲート電圧ＶG
という）が電界効果トランジスタ２のスレショルド電圧
Ｖｔｈに達すると、電界効果トランジスタ２をオンさせ
るようになっている。また、抵抗Ｒ１とコンデンサＣ２
との接続点は、抵抗Ｒ２及びダイオードＤ１の直列回路
で構成されるバイアス制御回路を介して共振回路のＡ点
に接続されている。そして、電界効果トランジスタ２の
オン期間中に、コンデンサＣ２のバイアス電圧ＶBが電
界効果トランジスタ２のドレイン電圧ＶDより高くなる
と、上記バイアス電圧制御回路、電界効果トランジスタ
２を通って、コンデンサＣ２の電荷が放電されるように
なっている。
タ電源装置は、自励発振のために、トランス１の一次巻
線Ｌ１及びコンデンサＣ１からなる共振回路、スイッチ
ング用の電界効果トランジスタ２及び一次巻線Ｌ１と結
合する帰還巻線Ｌ３等を備えており、二次巻線Ｌ２に出
力を送出するようになっている。バイアス電圧発生用の
コンデンサＣ２は、抵抗Ｒ１を介して電源３に接続さ
れ、電源３からコンデンサＣ２への充電によりバイアス
電圧ＶBが得られている。抵抗Ｒ１とコンデンサＣ２と
の接続点は、帰還巻線Ｌ３を介して電界効果トランジス
タ２のゲートに接続されており、帰還巻線Ｌ３を介して
得られるゲート・ソース間電圧（以下、ゲート電圧ＶG
という）が電界効果トランジスタ２のスレショルド電圧
Ｖｔｈに達すると、電界効果トランジスタ２をオンさせ
るようになっている。また、抵抗Ｒ１とコンデンサＣ２
との接続点は、抵抗Ｒ２及びダイオードＤ１の直列回路
で構成されるバイアス制御回路を介して共振回路のＡ点
に接続されている。そして、電界効果トランジスタ２の
オン期間中に、コンデンサＣ２のバイアス電圧ＶBが電
界効果トランジスタ２のドレイン電圧ＶDより高くなる
と、上記バイアス電圧制御回路、電界効果トランジスタ
２を通って、コンデンサＣ２の電荷が放電されるように
なっている。
【０００４】なお、トランス１の二次巻線Ｌ２には、二
次巻線Ｌ２に誘起された電力を整流するダイオードＤ２
が接続されており、このダイオードＤ２を経て直流電流
が負荷４へ供給されるようになっている。
次巻線Ｌ２に誘起された電力を整流するダイオードＤ２
が接続されており、このダイオードＤ２を経て直流電流
が負荷４へ供給されるようになっている。
【０００５】次に、定常時における動作について図２６
の波形図を用いて説明する。ここで、コンデンサＣ２の
バイアス電圧をＶB、電界効果トランジスタ２のドレイ
ン電圧をＶD、ゲート電圧をＶGとする。先ず、電源３の
接続による起動時について説明すると、抵抗Ｒ１を通し
てコンデンサＣ２が充電され、バイアス電圧ＶBが上昇
する。そして、バイアス電圧ＶBによりゲート電圧ＶGが
電界効果トランジスタ２のスレショルド電圧Ｖｔｈに達
することにより、電界効果トランジスタ２がオンし、以
後、図２６に示すように発振動作が持続される。
の波形図を用いて説明する。ここで、コンデンサＣ２の
バイアス電圧をＶB、電界効果トランジスタ２のドレイ
ン電圧をＶD、ゲート電圧をＶGとする。先ず、電源３の
接続による起動時について説明すると、抵抗Ｒ１を通し
てコンデンサＣ２が充電され、バイアス電圧ＶBが上昇
する。そして、バイアス電圧ＶBによりゲート電圧ＶGが
電界効果トランジスタ２のスレショルド電圧Ｖｔｈに達
することにより、電界効果トランジスタ２がオンし、以
後、図２６に示すように発振動作が持続される。
【０００６】ここで、ドレイン電圧ＶDがバイアス電圧
ＶBより低下すると、上記バイアス制御回路から電界効
果トランジスタ２を通してコンデンサＣ２の電荷が放電
され、バイアス電圧ＶBが低下する。このため、このバ
イアス電圧ＶBに重畳されているゲート電圧ＶGが徐々に
低下していって、電界効果トランジスタ２のスレショル
ド電圧Ｖｔｈに近づいて電界効果トランジスタ２のオン
時間が短縮される。一方、電界効果トランジスタ２のオ
ン時間が短縮されると、コンデンサＣ２の放電時間が減
少することとなって、バイアス電圧ＶBは逆に上昇する
こととなる。
ＶBより低下すると、上記バイアス制御回路から電界効
果トランジスタ２を通してコンデンサＣ２の電荷が放電
され、バイアス電圧ＶBが低下する。このため、このバ
イアス電圧ＶBに重畳されているゲート電圧ＶGが徐々に
低下していって、電界効果トランジスタ２のスレショル
ド電圧Ｖｔｈに近づいて電界効果トランジスタ２のオン
時間が短縮される。一方、電界効果トランジスタ２のオ
ン時間が短縮されると、コンデンサＣ２の放電時間が減
少することとなって、バイアス電圧ＶBは逆に上昇する
こととなる。
【０００７】この結果、バイアス電圧ＶBが安定化する
方向に負帰還がかかり、図２６に示すように共振回路に
よる安定した自励発振動作が持続することとなる。ま
た、電源電圧が変動した時、例えば電源３の電圧が変動
して高くなると、電界効果トランジスタ２のオン時間が
長くなるのでコンデンサＣ２の放電時間が長くなり、バ
イアス電圧ＶBが低下して、負荷電力を一定化するよう
にオン時間が短縮される。
方向に負帰還がかかり、図２６に示すように共振回路に
よる安定した自励発振動作が持続することとなる。ま
た、電源電圧が変動した時、例えば電源３の電圧が変動
して高くなると、電界効果トランジスタ２のオン時間が
長くなるのでコンデンサＣ２の放電時間が長くなり、バ
イアス電圧ＶBが低下して、負荷電力を一定化するよう
にオン時間が短縮される。
【０００８】
【発明が解決しようとする課題】上記スイッチング素子
２は、ゲート電圧ＶGがスイッチング素子２のスレショ
ルド電圧Ｖｔｈを越える期間、零電圧でオンすることと
なるが、実際には、図２７の拡大波形図に示すように、
ゲート電圧ＶGの波形はピーク時点の少し手前からスレ
ショルド電圧Ｖｔｈを越えており、この時点からスイッ
チング素子２は既に能動状態（期間Ｔ２１）になってい
る。このため、スイッチング素子２が完全にオンして零
電圧になる直前から、該スイッチング素子２には能動電
流ＩDが流れ込んでしまい、この分が損失となって効率
を低下させる原因となっている。一方、スイッチング素
子２が零電圧から上昇する際にも、微小時間（期間Ｔ２
２）だけゲート電圧ＶGがスレショルド電圧Ｖｔｈを越
えており、前記同様に、スイッチング素子２に能動電流
が流れ、この分が損失となって効率を低下させている。
さらに、このインバータ電源回路では、電源電圧が変動
したり、負荷条件が変化した場合に、その変動や変化分
を吸収して出力を安定させることができず、電源電圧や
負荷条件の変動に応じて出力が変動してしまうこととな
る。
２は、ゲート電圧ＶGがスイッチング素子２のスレショ
ルド電圧Ｖｔｈを越える期間、零電圧でオンすることと
なるが、実際には、図２７の拡大波形図に示すように、
ゲート電圧ＶGの波形はピーク時点の少し手前からスレ
ショルド電圧Ｖｔｈを越えており、この時点からスイッ
チング素子２は既に能動状態（期間Ｔ２１）になってい
る。このため、スイッチング素子２が完全にオンして零
電圧になる直前から、該スイッチング素子２には能動電
流ＩDが流れ込んでしまい、この分が損失となって効率
を低下させる原因となっている。一方、スイッチング素
子２が零電圧から上昇する際にも、微小時間（期間Ｔ２
２）だけゲート電圧ＶGがスレショルド電圧Ｖｔｈを越
えており、前記同様に、スイッチング素子２に能動電流
が流れ、この分が損失となって効率を低下させている。
さらに、このインバータ電源回路では、電源電圧が変動
したり、負荷条件が変化した場合に、その変動や変化分
を吸収して出力を安定させることができず、電源電圧や
負荷条件の変動に応じて出力が変動してしまうこととな
る。
【０００９】本発明は上記に鑑みてなされたもので、ス
イッチング素子を零電圧スイッチングさせて効率が高
く、乃至は入力や出力の変動に対して安定した出力を送
出し得る電源装置を提供することを目的とする。
イッチング素子を零電圧スイッチングさせて効率が高
く、乃至は入力や出力の変動に対して安定した出力を送
出し得る電源装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、スイッチング
素子と帰還巻線を有し、上記スイッチング素子に直列接
続されたトランスの一次巻線とコンデンサとで構成され
る共振回路を自励発振させる自励発振回路と、上記帰還
巻線を介して上記スイッチング素子のスイッチング制御
端に接続されるバイアス電圧発生回路とを有する電源装
置において、上記一次巻線に発生する共振電圧が零電圧
以下となる期間中に、パルスを発生するパルス発生回路
を設け、このパルスを上記スイッチング素子のスイッチ
ング制御端電圧に重畳したものである（請求項１）。
素子と帰還巻線を有し、上記スイッチング素子に直列接
続されたトランスの一次巻線とコンデンサとで構成され
る共振回路を自励発振させる自励発振回路と、上記帰還
巻線を介して上記スイッチング素子のスイッチング制御
端に接続されるバイアス電圧発生回路とを有する電源装
置において、上記一次巻線に発生する共振電圧が零電圧
以下となる期間中に、パルスを発生するパルス発生回路
を設け、このパルスを上記スイッチング素子のスイッチ
ング制御端電圧に重畳したものである（請求項１）。
【００１１】また、本発明は、一次巻線に発生する共振
電圧のピークに同期してパルスを発生するパルス発生回
路を設け、このパルスを上記スイッチング素子のスイッ
チング制御端電圧に重畳したものである（請求項２）。
電圧のピークに同期してパルスを発生するパルス発生回
路を設け、このパルスを上記スイッチング素子のスイッ
チング制御端電圧に重畳したものである（請求項２）。
【００１２】また、スイッチング素子と帰還巻線を有
し、上記スイッチング素子に直列接続されたトランスの
一次巻線とコンデンサとで構成される共振回路を自励発
振させる自励発振回路と、上記帰還巻線を介して上記ス
イッチング素子のスイッチング制御端に接続されるバイ
アス電圧発生回路とを有する電源装置において、上記ス
イッチング素子とアースライン間に設けられた電位発生
手段と、この電位発生手段に並列に設けられた短絡用の
スイッチ手段とを備え、上記一次巻線に発生する共振電
圧が零電圧以下となる期間中に、上記スイッチ手段を閉
動作させるものである（請求項３）。
し、上記スイッチング素子に直列接続されたトランスの
一次巻線とコンデンサとで構成される共振回路を自励発
振させる自励発振回路と、上記帰還巻線を介して上記ス
イッチング素子のスイッチング制御端に接続されるバイ
アス電圧発生回路とを有する電源装置において、上記ス
イッチング素子とアースライン間に設けられた電位発生
手段と、この電位発生手段に並列に設けられた短絡用の
スイッチ手段とを備え、上記一次巻線に発生する共振電
圧が零電圧以下となる期間中に、上記スイッチ手段を閉
動作させるものである（請求項３）。
【００１３】また、本発明は、一次巻線に発生する共振
電圧のピークに同期して所定期間中だけ上記スイッチ手
段を閉動作させるものである（請求項４）。
電圧のピークに同期して所定期間中だけ上記スイッチ手
段を閉動作させるものである（請求項４）。
【００１４】また、請求項３または４記載の発明におい
て、上記スイッチング素子と上記電位発生手段との接続
点を、抵抗素子を介して電源ラインに接続してもよい
（請求項５）。
て、上記スイッチング素子と上記電位発生手段との接続
点を、抵抗素子を介して電源ラインに接続してもよい
（請求項５）。
【００１５】また、上記電位発生手段を、抵抗素子で構
成してもよい（請求項６）。
成してもよい（請求項６）。
【００１６】また、上記パルス発生回路を一次巻線に印
加される入力電圧のレベルに応じて出力パルスの幅が変
化するようにしてもよい（請求項７）。
加される入力電圧のレベルに応じて出力パルスの幅が変
化するようにしてもよい（請求項７）。
【００１７】また、上記パルス発生回路をトランスの二
次巻線に供給される負荷電力に応じて出力パルスの幅が
変化するようにしてもよい（請求項８）。
次巻線に供給される負荷電力に応じて出力パルスの幅が
変化するようにしてもよい（請求項８）。
【００１８】
【作用】請求項１記載の発明によれば、スイッチング素
子は、帰還巻線から制御端に印加される制御端電圧によ
り、共振回路と同期してオン、オフを繰り返し、これに
より自励発振が持続される。このスイッチング素子の制
御端電圧をパルス電圧で制御することにより、共振波形
が零電圧以下の負電圧の期間中に、パルス電圧が印加さ
れる。この時には、バイアス制御回路等の働きによりバ
イアス電圧が低下し、パルス電圧が印加された期間だけ
スイッチング素子がオンすることとなり、零電圧スイッ
チングが可能となる。このため、能動電流によるスイッ
チング損失が低減される。
子は、帰還巻線から制御端に印加される制御端電圧によ
り、共振回路と同期してオン、オフを繰り返し、これに
より自励発振が持続される。このスイッチング素子の制
御端電圧をパルス電圧で制御することにより、共振波形
が零電圧以下の負電圧の期間中に、パルス電圧が印加さ
れる。この時には、バイアス制御回路等の働きによりバ
イアス電圧が低下し、パルス電圧が印加された期間だけ
スイッチング素子がオンすることとなり、零電圧スイッ
チングが可能となる。このため、能動電流によるスイッ
チング損失が低減される。
【００１９】請求項２記載の発明によれば、共振波形の
ピーク、すなわち負電圧の最大値に達する時点から制御
端電圧にパルス信号を供給して、このパルス電圧でスイ
ッチング素子のオンオフを制御するので、上記同様、共
振波形が零電圧以下の負電圧期間中に、スイッチング素
子の制御端電圧にパルスが重畳されて、バイアス電圧が
低下され、零電圧スイッチングが行われるため、スイッ
チング損失が低減される。
ピーク、すなわち負電圧の最大値に達する時点から制御
端電圧にパルス信号を供給して、このパルス電圧でスイ
ッチング素子のオンオフを制御するので、上記同様、共
振波形が零電圧以下の負電圧期間中に、スイッチング素
子の制御端電圧にパルスが重畳されて、バイアス電圧が
低下され、零電圧スイッチングが行われるため、スイッ
チング損失が低減される。
【００２０】請求項３記載の発明によれば、電位発生手
段に発生する電位により、スイッチング素子のスレショ
ルドレベルが上昇し、スイッチング素子がオフになる。
そして、一次巻線に発生する共振電圧が零電圧以下とな
る期間中に、スイッチ手段が閉動作され、電位発生手段
が短絡される。従って、上記スレショルドレベルが低下
し、スイッチング素子がオンになり、零電圧スイッチン
グが行われるため、スイッチング損失が低減される。
段に発生する電位により、スイッチング素子のスレショ
ルドレベルが上昇し、スイッチング素子がオフになる。
そして、一次巻線に発生する共振電圧が零電圧以下とな
る期間中に、スイッチ手段が閉動作され、電位発生手段
が短絡される。従って、上記スレショルドレベルが低下
し、スイッチング素子がオンになり、零電圧スイッチン
グが行われるため、スイッチング損失が低減される。
【００２１】請求項４記載の発明によれば、電位発生手
段に発生する電位により、スイッチング素子のスレショ
ルドレベルが上昇し、スイッチング素子がオフになる。
そして、一次巻線に発生する共振電圧のピークに同期し
て所定期間中だけ、スイッチ手段が閉動作され、電位発
生手段が短絡される。従って、上記スレショルドレベル
が低下し、スイッチング素子がオンになり、零電圧スイ
ッチングが行われるため、スイッチング損失が低減され
る。
段に発生する電位により、スイッチング素子のスレショ
ルドレベルが上昇し、スイッチング素子がオフになる。
そして、一次巻線に発生する共振電圧のピークに同期し
て所定期間中だけ、スイッチ手段が閉動作され、電位発
生手段が短絡される。従って、上記スレショルドレベル
が低下し、スイッチング素子がオンになり、零電圧スイ
ッチングが行われるため、スイッチング損失が低減され
る。
【００２２】請求項５記載の発明によれば、電源ライン
からの供給電源によりスイッチング素子のオン、オフに
関りなく電位発生手段で電位が発生し、スイッチング素
子の制御端のスレショルドレベルが上昇したままにな
る。そして、一次巻線に発生する共振電圧が零電圧以下
となる期間中に、または一次巻線に発生する共振電圧の
ピークに同期して所定期間中だけ、スイッチ手段が閉動
作され、電位発生手段が短絡される。従って、上記スレ
ショルドレベルが低下し、スイッチング素子がオンにな
り、零電圧スイッチングが行われて、スイッチング損失
が低減される。
からの供給電源によりスイッチング素子のオン、オフに
関りなく電位発生手段で電位が発生し、スイッチング素
子の制御端のスレショルドレベルが上昇したままにな
る。そして、一次巻線に発生する共振電圧が零電圧以下
となる期間中に、または一次巻線に発生する共振電圧の
ピークに同期して所定期間中だけ、スイッチ手段が閉動
作され、電位発生手段が短絡される。従って、上記スレ
ショルドレベルが低下し、スイッチング素子がオンにな
り、零電圧スイッチングが行われて、スイッチング損失
が低減される。
【００２３】請求項６記載の発明によれば、抵抗素子に
発生する電位により、請求項３または４記載の発明と同
様の作用が行われる。
発生する電位により、請求項３または４記載の発明と同
様の作用が行われる。
【００２４】請求項７記載の発明によれば、入力電圧が
高くなるとパルス幅が短くされて、共振回路に蓄積され
るエネルギーを減少する方向に制御し、入力電圧が低く
なるとパルス幅が長くされて、共振回路に蓄積されるエ
ネルギーを増大する方向に制御する。これにより、入力
電圧に応じて出力が所定値に安定する。
高くなるとパルス幅が短くされて、共振回路に蓄積され
るエネルギーを減少する方向に制御し、入力電圧が低く
なるとパルス幅が長くされて、共振回路に蓄積されるエ
ネルギーを増大する方向に制御する。これにより、入力
電圧に応じて出力が所定値に安定する。
【００２５】請求項８記載の発明によれば、出力電圧が
高くなるとパルス幅が短くされて、共振回路に蓄積され
るエネルギーを減少する方向に制御し、出力電圧が低く
なるとパルス幅が長くされて、共振回路に蓄積されるエ
ネルギーを増大する方向に制御する。これにより、負荷
状態に関りなく安定した出力が送出される。
高くなるとパルス幅が短くされて、共振回路に蓄積され
るエネルギーを減少する方向に制御し、出力電圧が低く
なるとパルス幅が長くされて、共振回路に蓄積されるエ
ネルギーを増大する方向に制御する。これにより、負荷
状態に関りなく安定した出力が送出される。
【００２６】
【実施例】図１〜図５は、本発明に係る電源装置の第１
実施例を示すものである。図１は回路図、図２はパルス
発生回路の回路図、図３はパルス発生回路の波形図、図
４は電源装置の波形図、図５はその一部拡大図である。
実施例を示すものである。図１は回路図、図２はパルス
発生回路の回路図、図３はパルス発生回路の波形図、図
４は電源装置の波形図、図５はその一部拡大図である。
【００２７】図１において、１はトランスで、一次側に
は一次巻線Ｌ１と自励発振のための帰還巻線Ｌ３が、一
方、２次側には二次巻線Ｌ２がぞれぞれ磁気結合して設
けられている。二次巻線Ｌ２に誘起された出力電力はダ
イオードＤ２で整流されて負荷４に供給される。
は一次巻線Ｌ１と自励発振のための帰還巻線Ｌ３が、一
方、２次側には二次巻線Ｌ２がぞれぞれ磁気結合して設
けられている。二次巻線Ｌ２に誘起された出力電力はダ
イオードＤ２で整流されて負荷４に供給される。
【００２８】本電源装置は、後述するように自励発振回
路、バイアス電圧発生回路、バイアス制御回路及びパル
ス発生回路５から構成されている。
路、バイアス電圧発生回路、バイアス制御回路及びパル
ス発生回路５から構成されている。
【００２９】電源３の両端にはトランス１の一次巻線Ｌ
１とＦＥＴ等のスイッチング素子２が直列に接続されて
いる。一次巻線Ｌ１には共振用のコンデンサＣ１が並列
接続されている。また、電源３の両端にはバイアス電圧
発生回路を構成する起動抵抗Ｒ１とコンデンサＣ２の直
列回路が接続されており、その接続点に、後述のバイア
ス電圧ＶBが発生するようになっている。帰還巻線Ｌ３
はこのバイアス電圧ＶBの発生点（以下、Ｂ点という）
とスイッチング素子２のゲート間に介在され、上記共振
回路とスイッチング素子２とで自励発振回路を構成して
いる。
１とＦＥＴ等のスイッチング素子２が直列に接続されて
いる。一次巻線Ｌ１には共振用のコンデンサＣ１が並列
接続されている。また、電源３の両端にはバイアス電圧
発生回路を構成する起動抵抗Ｒ１とコンデンサＣ２の直
列回路が接続されており、その接続点に、後述のバイア
ス電圧ＶBが発生するようになっている。帰還巻線Ｌ３
はこのバイアス電圧ＶBの発生点（以下、Ｂ点という）
とスイッチング素子２のゲート間に介在され、上記共振
回路とスイッチング素子２とで自励発振回路を構成して
いる。
【００３０】また、上記共振回路とスイッチング素子２
のドレイン間には、ダイオードＤ３、抵抗Ｒ３からなる
並列回路が介在されている。ダイオードＤ３は、このダ
イオードＤ３のアノード側（以下、Ａ点という）の電圧
が負電圧にまで低下しようとしたとき、スイッチング素
子２の内部ダイオードを通して電源３側に流入しようと
する回生電流を阻止しつつＡ点の電圧を負電圧まで低下
させるように、すなわちバイアス電圧ＶBを負電圧まで
低下できるようにするものである。抵抗Ｒ３は、ダイオ
ードＤ３の挿入により、共振回路内の発生電圧によって
スイッチング素子２の寄生容量における充放電が阻害さ
れるのを阻止するためのものである。また、上記Ｂ点と
Ａ点間には、発振安定のためのバイアス用の抵抗Ｒ２と
ダイオードＤ１が直列接続されたバイアス制御回路が介
設されている。
のドレイン間には、ダイオードＤ３、抵抗Ｒ３からなる
並列回路が介在されている。ダイオードＤ３は、このダ
イオードＤ３のアノード側（以下、Ａ点という）の電圧
が負電圧にまで低下しようとしたとき、スイッチング素
子２の内部ダイオードを通して電源３側に流入しようと
する回生電流を阻止しつつＡ点の電圧を負電圧まで低下
させるように、すなわちバイアス電圧ＶBを負電圧まで
低下できるようにするものである。抵抗Ｒ３は、ダイオ
ードＤ３の挿入により、共振回路内の発生電圧によって
スイッチング素子２の寄生容量における充放電が阻害さ
れるのを阻止するためのものである。また、上記Ｂ点と
Ａ点間には、発振安定のためのバイアス用の抵抗Ｒ２と
ダイオードＤ１が直列接続されたバイアス制御回路が介
設されている。
【００３１】帰還巻線Ｌ３とスイッチング素子２のゲー
ト間（以下、Ｇ点という）には所定幅のパルス信号を発
生するパルス発生回路５が設けられている。このパルス
発生回路５の詳細な内部回路を図２及び図３を用いて説
明する。
ト間（以下、Ｇ点という）には所定幅のパルス信号を発
生するパルス発生回路５が設けられている。このパルス
発生回路５の詳細な内部回路を図２及び図３を用いて説
明する。
【００３２】図２において、５０は零電圧検出回路で、
５１はオペアンプ等から構成される比較回路、５２は単
安定マルチバイブレータ（図中、ＭＳで示す）である。
零電圧検出回路５０はダイオードＤ１１を逆極性に接続
して前記Ａ点が負電圧である期間（図３，図４のｔｏ）
だけ、この負電圧を取り込むものである（図３、
ＶH）。抵抗Ｒ１１とＲ１２とは比較回路の増幅度を設
定する抵抗で、抵抗Ｒ１３，Ｒ１４は基準電圧Ｖｒｅｆ
を設定する分圧用抵抗である。上記取り込まれた負電圧
ＶHは比較回路５１の反転入力端子に入力され、この電
圧ＶHが基準電圧Ｖｒｅｆ以下のとき増幅されたパルス
状の電圧信号（図３、ＶI）を送出する。単安定マルチ
バイブレータ５２には抵抗ＲTとコンデンサＣTとからな
る時定数回路が外部接続されている。そして、単安定マ
ルチバイブレータ５２は上記時定数により定まる所定幅
（図３、ＶJのＴｏ）のパルス電圧信号を出力するよう
になっている。Ｄ１２は逆流防止用のダイオードであ
る。
５１はオペアンプ等から構成される比較回路、５２は単
安定マルチバイブレータ（図中、ＭＳで示す）である。
零電圧検出回路５０はダイオードＤ１１を逆極性に接続
して前記Ａ点が負電圧である期間（図３，図４のｔｏ）
だけ、この負電圧を取り込むものである（図３、
ＶH）。抵抗Ｒ１１とＲ１２とは比較回路の増幅度を設
定する抵抗で、抵抗Ｒ１３，Ｒ１４は基準電圧Ｖｒｅｆ
を設定する分圧用抵抗である。上記取り込まれた負電圧
ＶHは比較回路５１の反転入力端子に入力され、この電
圧ＶHが基準電圧Ｖｒｅｆ以下のとき増幅されたパルス
状の電圧信号（図３、ＶI）を送出する。単安定マルチ
バイブレータ５２には抵抗ＲTとコンデンサＣTとからな
る時定数回路が外部接続されている。そして、単安定マ
ルチバイブレータ５２は上記時定数により定まる所定幅
（図３、ＶJのＴｏ）のパルス電圧信号を出力するよう
になっている。Ｄ１２は逆流防止用のダイオードであ
る。
【００３３】上記電圧信号ＶIが単安定マルチバイブレ
ータ５２に入力されると、その立上り時点で、幅Ｔｏの
パルス電圧信号ＶJが出力され、上記Ｇ点のゲート電圧
ＶGに重畳されるようになっている。
ータ５２に入力されると、その立上り時点で、幅Ｔｏの
パルス電圧信号ＶJが出力され、上記Ｇ点のゲート電圧
ＶGに重畳されるようになっている。
【００３４】次に、動作について、図４，図５を用いて
説明する。先ず、発振開始の動作について説明する。電
源の投入によって抵抗Ｒ１を経てコンデンサＣ２が充電
され、このバイアス電圧ＶBがスイッチング素子２のス
レショルド電圧Ｖｔｈまでに達すると、スイッチング素
子２が能動状態にされ、一次巻線Ｌ１に電流が流入し、
これに伴い帰還巻線Ｌ３に電圧が誘起される。そして、
ドレイン電圧ＶDが負電圧まで低下する。この後、一次
巻線Ｌ１への流入電流が飽和すると、帰還巻線Ｌ３の誘
起電圧が低下して、ゲート電圧ＶGがスイッチング素子
２のスレショルド電圧Ｖｔｈ以下になると、スイッチン
グ素子２がオフとなる。そして、次周期の共振で、帰還
巻線Ｌ３が同様に電圧を誘起することにより、これ以
降、図４に示すように自励発振動作が持続される。
説明する。先ず、発振開始の動作について説明する。電
源の投入によって抵抗Ｒ１を経てコンデンサＣ２が充電
され、このバイアス電圧ＶBがスイッチング素子２のス
レショルド電圧Ｖｔｈまでに達すると、スイッチング素
子２が能動状態にされ、一次巻線Ｌ１に電流が流入し、
これに伴い帰還巻線Ｌ３に電圧が誘起される。そして、
ドレイン電圧ＶDが負電圧まで低下する。この後、一次
巻線Ｌ１への流入電流が飽和すると、帰還巻線Ｌ３の誘
起電圧が低下して、ゲート電圧ＶGがスイッチング素子
２のスレショルド電圧Ｖｔｈ以下になると、スイッチン
グ素子２がオフとなる。そして、次周期の共振で、帰還
巻線Ｌ３が同様に電圧を誘起することにより、これ以
降、図４に示すように自励発振動作が持続される。
【００３５】続いて、図４に示すように、ゲート電圧Ｖ
Gには、前述のパルス電圧ＶJが重畳されている（図中、
Ｊ１）ため、スイッチング素子２のオン時間が長くな
り、一次巻線Ｌ１に蓄積されるエネルギーが増大する。
このため、Ａ点におけるピーク電圧がさらに高くなり、
同時に負電圧も大きくなる。このように、スイッチング
素子２のオン期間が長くなり、かつ負電圧が大きくなる
ことにより、バイアス制御回路を通して、コンデンサＣ
２の電荷がより放電されるので、バイアス電圧ＶBがま
すます低下することとなる。そして、図４に示すよう
に、ゲート電圧ＶGの内、パルスＪ１の重畳期間のみ
が、スイッチング素子２のスレショルド電圧Ｖｔｈを越
えることとなる。その結果、スイッチング素子２のオン
期間で、Ａ点の電圧が負電圧でない期間のみ、スイッチ
ング素子２に電流が流れることとなる（図中、Ｉ
D１）。すなわち、図５において、電流ＩD１はＡ点の電
圧が負電圧であるＴ１期間は流れず、Ｔ２期間にのみ流
れるので、その分、損失が低下することとなる。これ
は、Ａ点の電圧が零電圧以下の時に、重畳すべきパルス
電圧ＶJを与えれば、スイッチング素子２を常に零電圧
の時のみオン状態にする、いわゆる零電圧スイッチング
を行わすことができることによる。
Gには、前述のパルス電圧ＶJが重畳されている（図中、
Ｊ１）ため、スイッチング素子２のオン時間が長くな
り、一次巻線Ｌ１に蓄積されるエネルギーが増大する。
このため、Ａ点におけるピーク電圧がさらに高くなり、
同時に負電圧も大きくなる。このように、スイッチング
素子２のオン期間が長くなり、かつ負電圧が大きくなる
ことにより、バイアス制御回路を通して、コンデンサＣ
２の電荷がより放電されるので、バイアス電圧ＶBがま
すます低下することとなる。そして、図４に示すよう
に、ゲート電圧ＶGの内、パルスＪ１の重畳期間のみ
が、スイッチング素子２のスレショルド電圧Ｖｔｈを越
えることとなる。その結果、スイッチング素子２のオン
期間で、Ａ点の電圧が負電圧でない期間のみ、スイッチ
ング素子２に電流が流れることとなる（図中、Ｉ
D１）。すなわち、図５において、電流ＩD１はＡ点の電
圧が負電圧であるＴ１期間は流れず、Ｔ２期間にのみ流
れるので、その分、損失が低下することとなる。これ
は、Ａ点の電圧が零電圧以下の時に、重畳すべきパルス
電圧ＶJを与えれば、スイッチング素子２を常に零電圧
の時のみオン状態にする、いわゆる零電圧スイッチング
を行わすことができることによる。
【００３６】次に、本発明の第２実施例について、図６
〜図９を用いて説明する。図６は回路図、図７はパルス
発生回路の回路図、図８はパルス発生回路の波形図、図
９は電源装置の波形図である。なお、図中、第１実施例
と同一番号が付されたものは同一の機能を果たすもので
ある。
〜図９を用いて説明する。図６は回路図、図７はパルス
発生回路の回路図、図８はパルス発生回路の波形図、図
９は電源装置の波形図である。なお、図中、第１実施例
と同一番号が付されたものは同一の機能を果たすもので
ある。
【００３７】図６において、Ｌ４は一次巻線Ｌ１に磁気
結合された検出巻線で、一端はコモンに、他端（以下、
Ｆ点という）は後述するパルス発生回路６に接続されて
いる。なお、検出巻線Ｌ４は一次巻線Ｌ１に発生する共
振波形を検出するものであるから、一次巻線Ｌ１自体、
あるいは二次巻線Ｌ２、帰還巻線Ｌ３を検出巻線として
兼用することも可能である。また、Ｇ点には所定幅のパ
ルス信号を発生するパルス発生回路６が設けられてい
る。このパルス発生回路６の詳細な内部回路を図７及び
図８を用いて説明する。
結合された検出巻線で、一端はコモンに、他端（以下、
Ｆ点という）は後述するパルス発生回路６に接続されて
いる。なお、検出巻線Ｌ４は一次巻線Ｌ１に発生する共
振波形を検出するものであるから、一次巻線Ｌ１自体、
あるいは二次巻線Ｌ２、帰還巻線Ｌ３を検出巻線として
兼用することも可能である。また、Ｇ点には所定幅のパ
ルス信号を発生するパルス発生回路６が設けられてい
る。このパルス発生回路６の詳細な内部回路を図７及び
図８を用いて説明する。
【００３８】図７において、６０はピーク検出回路で、
６１はオペアンプ等から構成される微分回路、６２は比
較回路である。また、６３は単安定マルチバイブレータ
（図中、ＭＳで示す）である。ピーク検出回路６０は検
出巻線Ｌ４に誘起される電圧信号（図８、ＶF）のピー
クタイミングを検出するものである。微分回路６１はコ
ンデンサＣ２１と抵抗Ｒ２２で定まる微分定数で、上記
Ｆ点から抵抗Ｒ２１を経て反転入力端子に入力される、
基準電圧Ｖｒｅｆ以上の信号を微分するものである。こ
の微分処理により、信号ＶFの両ピーク点ｔ１，ｔ２が
微分信号（図８、ＶH）のほぼ中央レベルとなる。そし
て、微分された信号ＶHは次段の比較回路６２に導かれ
て、上記中央レベルに一致して設定されている基準電圧
Ｖｒｅｆ２と比較され、微分信号ＶHが基準電圧Ｖｒｅ
ｆ２以上の期間だけハイレベル信号を出力する（図８、
ＶI）。単安定マルチバイブレータ６３には抵抗ＲTとコ
ンデンサＣTとからなる時定数回路が接続されている。
そして、単安定マルチバイブレータ６３は上記時定数に
より所定幅（図３、信号ＶJのＴｏ）のパルス電圧信号
を出力するようになっている。
６１はオペアンプ等から構成される微分回路、６２は比
較回路である。また、６３は単安定マルチバイブレータ
（図中、ＭＳで示す）である。ピーク検出回路６０は検
出巻線Ｌ４に誘起される電圧信号（図８、ＶF）のピー
クタイミングを検出するものである。微分回路６１はコ
ンデンサＣ２１と抵抗Ｒ２２で定まる微分定数で、上記
Ｆ点から抵抗Ｒ２１を経て反転入力端子に入力される、
基準電圧Ｖｒｅｆ以上の信号を微分するものである。こ
の微分処理により、信号ＶFの両ピーク点ｔ１，ｔ２が
微分信号（図８、ＶH）のほぼ中央レベルとなる。そし
て、微分された信号ＶHは次段の比較回路６２に導かれ
て、上記中央レベルに一致して設定されている基準電圧
Ｖｒｅｆ２と比較され、微分信号ＶHが基準電圧Ｖｒｅ
ｆ２以上の期間だけハイレベル信号を出力する（図８、
ＶI）。単安定マルチバイブレータ６３には抵抗ＲTとコ
ンデンサＣTとからなる時定数回路が接続されている。
そして、単安定マルチバイブレータ６３は上記時定数に
より所定幅（図３、信号ＶJのＴｏ）のパルス電圧信号
を出力するようになっている。
【００３９】上記信号ＶIが単安定マルチバイブレータ
６３に入力されると、その立上り時点ｔ１から幅Ｔｏの
パルス電圧信号ＶJが出力され、上記Ｇ点のゲート電圧
ＶGに重畳されるようになっている。
６３に入力されると、その立上り時点ｔ１から幅Ｔｏの
パルス電圧信号ＶJが出力され、上記Ｇ点のゲート電圧
ＶGに重畳されるようになっている。
【００４０】次に、動作について、図９を用いて説明す
る。ゲート電圧ＶGには、前述のパルス電圧ＶJが重畳さ
れている（図中、Ｊ１１）ため、第１実施例と同様に、
ゲート電圧ＶGの内、パルスＪ１１の重畳期間のみが、
スイッチング素子２のスレショルド電圧Ｖｔｈを越える
こととなり、その結果、スイッチング素子２のオン期間
で、Ａ点の電圧が負電圧でない期間のみ、スイッチング
素子２に電流が流れることとなる（図中、ＩD１１）。
すなわち、電流ＩD１１はＡ点の電圧が負電圧であるＴ
１期間（零電圧スイッチング期間）は流れず、Ｔ２期間
にのみ流れるので、その分、損失が低下することとな
る。
る。ゲート電圧ＶGには、前述のパルス電圧ＶJが重畳さ
れている（図中、Ｊ１１）ため、第１実施例と同様に、
ゲート電圧ＶGの内、パルスＪ１１の重畳期間のみが、
スイッチング素子２のスレショルド電圧Ｖｔｈを越える
こととなり、その結果、スイッチング素子２のオン期間
で、Ａ点の電圧が負電圧でない期間のみ、スイッチング
素子２に電流が流れることとなる（図中、ＩD１１）。
すなわち、電流ＩD１１はＡ点の電圧が負電圧であるＴ
１期間（零電圧スイッチング期間）は流れず、Ｔ２期間
にのみ流れるので、その分、損失が低下することとな
る。
【００４１】次に、本発明の第３実施例について、図１
０〜図１３を用いて説明する。図１０は回路図、図１１
はパルス発生回路の回路図、図１２は入力電圧が低い場
合の電源装置の波形図、図１３は入力電圧が高い場合の
電源装置の波形図である。なお、図中、第１実施例と同
一番号が付されたものは同一の機能を果たすものであ
る。この第３実施例では、入力電源、例えば電源３の電
圧が大小変更された場合に、ゲート電圧ＶGに重畳され
るパルス電圧のパルス幅を切り換えるようにしている。
０〜図１３を用いて説明する。図１０は回路図、図１１
はパルス発生回路の回路図、図１２は入力電圧が低い場
合の電源装置の波形図、図１３は入力電圧が高い場合の
電源装置の波形図である。なお、図中、第１実施例と同
一番号が付されたものは同一の機能を果たすものであ
る。この第３実施例では、入力電源、例えば電源３の電
圧が大小変更された場合に、ゲート電圧ＶGに重畳され
るパルス電圧のパルス幅を切り換えるようにしている。
【００４２】図１０において、８は電源電圧を検出する
電圧検出回路で、例えば電圧レベルに応じた識別信号
（本実施例では、２値信号）を出力するようになってい
る。また、Ｇ点には所定幅のパルス信号を発生するパル
ス発生回路７が設けられている。このパルス発生回路７
の詳細な内部回路を図１１を用いて説明する。
電圧検出回路で、例えば電圧レベルに応じた識別信号
（本実施例では、２値信号）を出力するようになってい
る。また、Ｇ点には所定幅のパルス信号を発生するパル
ス発生回路７が設けられている。このパルス発生回路７
の詳細な内部回路を図１１を用いて説明する。
【００４３】図１１において、零電圧検出回路５０は第
１実施例のものと同一構成である。７１は単安定マルチ
バイブレータで、抵抗ＲTとコンデンサＣTとからなる時
定数回路が接続されている。抵抗ＲTは抵抗ＲT1とＲT2
の並列接続からなり、その一方である抵抗ＲT2にはスイ
ッチ７２が介設されている。スイッチ７２は上記電圧検
出回路８からの識別信号が入力され、この信号によっ
て、スイッチ７２が開閉制御されるようになっている。
なお、このスイッチ７２は電子的なスイッチング素子で
構成してもよい。そして、入力電圧が高いときは、スイ
ッチ７２を開成して時定数を大きくし（抵抗ＲT1のみの
抵抗値）、逆に入力電圧が低いときはスイッチ７２を閉
成して時定数を小さく（抵抗ＲT1とＲT2との並列抵抗
値）する。単安定マルチバイブレータ７１は上記切り換
え設定された時定数により所定幅（図１２，Ｊ２１の広
幅Ｔｏ１、及び図１３，Ｊ２２の狭幅Ｔｏ２）のパルス
電圧信号を出力するようになっている。
１実施例のものと同一構成である。７１は単安定マルチ
バイブレータで、抵抗ＲTとコンデンサＣTとからなる時
定数回路が接続されている。抵抗ＲTは抵抗ＲT1とＲT2
の並列接続からなり、その一方である抵抗ＲT2にはスイ
ッチ７２が介設されている。スイッチ７２は上記電圧検
出回路８からの識別信号が入力され、この信号によっ
て、スイッチ７２が開閉制御されるようになっている。
なお、このスイッチ７２は電子的なスイッチング素子で
構成してもよい。そして、入力電圧が高いときは、スイ
ッチ７２を開成して時定数を大きくし（抵抗ＲT1のみの
抵抗値）、逆に入力電圧が低いときはスイッチ７２を閉
成して時定数を小さく（抵抗ＲT1とＲT2との並列抵抗
値）する。単安定マルチバイブレータ７１は上記切り換
え設定された時定数により所定幅（図１２，Ｊ２１の広
幅Ｔｏ１、及び図１３，Ｊ２２の狭幅Ｔｏ２）のパルス
電圧信号を出力するようになっている。
【００４４】次に、図１２を用いて入力電圧が低い場合
の動作について説明すると、入力電圧が低い場合には、
単安定マルチバイブレータ７１からは広幅Ｔｏ１のパル
ス電圧Ｊ２１が出力される。第１実施例で説明したよう
に、ゲート電圧ＶGの内、パルス期間のみがスイッチン
グ素子２のスレショルド電圧Ｖｔｈを越えるようになっ
ているため、広幅Ｔｏ１のパルスＪ２１により、スイッ
チング素子２はより長い期間、すなわちＴｏ１期間オン
状態となる。この結果、一次巻線Ｌ１に蓄積されるエネ
ルギーが増大し、これに応じて負荷４への供給電力も増
大する。
の動作について説明すると、入力電圧が低い場合には、
単安定マルチバイブレータ７１からは広幅Ｔｏ１のパル
ス電圧Ｊ２１が出力される。第１実施例で説明したよう
に、ゲート電圧ＶGの内、パルス期間のみがスイッチン
グ素子２のスレショルド電圧Ｖｔｈを越えるようになっ
ているため、広幅Ｔｏ１のパルスＪ２１により、スイッ
チング素子２はより長い期間、すなわちＴｏ１期間オン
状態となる。この結果、一次巻線Ｌ１に蓄積されるエネ
ルギーが増大し、これに応じて負荷４への供給電力も増
大する。
【００４５】一方、図１３に示すように、入力電圧が高
い場合の動作について説明すると、入力電圧が高い場合
には、単安定マルチバイブレータ７１からは狭幅Ｔｏ２
のパルス電圧Ｊ２２が出力される。このため、この狭幅
Ｔｏ２のパルスＪ２２により、スイッチング素子２はよ
り短い期間、すなわちＴｏ２期間オン状態となる。この
結果、一次巻線Ｌ１に蓄積されるエネルギーが低下し、
これに応じて負荷４への供給電力を低減させ、上記入力
電圧が低い場合に負荷４へ供給される電力と等しい電力
となるようにしている。このように、入力電圧の大小に
関りなく、一定の電力を負荷４へ供給可能にすること
で、入力電源の種類、例えば１００Ｖ、２００Ｖのいず
れにも接続可能にすることができる。
い場合の動作について説明すると、入力電圧が高い場合
には、単安定マルチバイブレータ７１からは狭幅Ｔｏ２
のパルス電圧Ｊ２２が出力される。このため、この狭幅
Ｔｏ２のパルスＪ２２により、スイッチング素子２はよ
り短い期間、すなわちＴｏ２期間オン状態となる。この
結果、一次巻線Ｌ１に蓄積されるエネルギーが低下し、
これに応じて負荷４への供給電力を低減させ、上記入力
電圧が低い場合に負荷４へ供給される電力と等しい電力
となるようにしている。このように、入力電圧の大小に
関りなく、一定の電力を負荷４へ供給可能にすること
で、入力電源の種類、例えば１００Ｖ、２００Ｖのいず
れにも接続可能にすることができる。
【００４６】次に、本発明の第４実施例について、図１
４〜図１７を用いて説明する。図１４は回路図、図１５
はパルス発生回路の回路図、図１６は出力電圧が高い場
合の電源装置の波形図、図１７は出力電圧が低い場合の
電源装置の波形図である。なお、図中、第１実施例と同
一番号が付されたものは同一の機能を果たすものであ
る。この第４実施例では、出力電圧の大小変化、すなわ
ち負荷状態の変動に応じてゲート電圧ＶGに重畳される
パルス電圧のパルス幅を切り換えるようにしている。
４〜図１７を用いて説明する。図１４は回路図、図１５
はパルス発生回路の回路図、図１６は出力電圧が高い場
合の電源装置の波形図、図１７は出力電圧が低い場合の
電源装置の波形図である。なお、図中、第１実施例と同
一番号が付されたものは同一の機能を果たすものであ
る。この第４実施例では、出力電圧の大小変化、すなわ
ち負荷状態の変動に応じてゲート電圧ＶGに重畳される
パルス電圧のパルス幅を切り換えるようにしている。
【００４７】図１４において、１０はダイオードＤ２に
よる整流電圧のレベルを検出する電圧検出回路で、例え
ば電圧レベルに応じた識別信号を出力するようになって
いる。また、Ｇ点には所定幅のパルス信号を発生するパ
ルス発生回路９が設けられている。このパルス発生回路
９の詳細な内部回路を図１５を用いて説明する。
よる整流電圧のレベルを検出する電圧検出回路で、例え
ば電圧レベルに応じた識別信号を出力するようになって
いる。また、Ｇ点には所定幅のパルス信号を発生するパ
ルス発生回路９が設けられている。このパルス発生回路
９の詳細な内部回路を図１５を用いて説明する。
【００４８】図１５において、零電圧検出回路５０は第
１実施例のものと同一構成である。また、単安定マルチ
バイブレータ９１、スイッチ９２及び時定数回路の構成
は第３実施例のものと同様である。但し、時定数回路の
各定数は各実施例の目的に応じ、適宜設定されているも
のである。スイッチ９２は電圧検出回路１０から入力さ
れる識別信号によって切り換えられるもので、出力電圧
が高いとき（軽負荷状態）は時定数を小さくし、逆に出
力電圧が低い（高負荷状態）ときは時定数を大きくする
ように切り換える。そして、単安定マルチバイブレータ
９１は切り換え設定された時定数により所定幅（図１
６，Ｊ３１の狭幅Ｔｏ３、及び図１７，Ｊ３２の広幅Ｔ
ｏ４）のパルス電圧信号を出力するようになっている。
１実施例のものと同一構成である。また、単安定マルチ
バイブレータ９１、スイッチ９２及び時定数回路の構成
は第３実施例のものと同様である。但し、時定数回路の
各定数は各実施例の目的に応じ、適宜設定されているも
のである。スイッチ９２は電圧検出回路１０から入力さ
れる識別信号によって切り換えられるもので、出力電圧
が高いとき（軽負荷状態）は時定数を小さくし、逆に出
力電圧が低い（高負荷状態）ときは時定数を大きくする
ように切り換える。そして、単安定マルチバイブレータ
９１は切り換え設定された時定数により所定幅（図１
６，Ｊ３１の狭幅Ｔｏ３、及び図１７，Ｊ３２の広幅Ｔ
ｏ４）のパルス電圧信号を出力するようになっている。
【００４９】次に、図１６を用いて出力電圧が高い場合
の動作について説明すると、出力電圧が高い場合には、
単安定マルチバイブレータ９１からは狭幅Ｔｏ３のパル
ス電圧Ｊ３１が出力される。第１実施例で説明したよう
に、ゲート電圧ＶGの内、パルス期間のみがスイッチン
グ素子２のスレショルド電圧Ｖｔｈを越えるようになっ
ているため、狭幅Ｔｏ３のパルスＪ３１により、スイッ
チング素子２はより短い期間Ｔｏ３だけオン状態とな
る。この結果、一次巻線Ｌ１に蓄積されるエネルギーが
減少し、軽負荷時にオーバー気味に発生する出力電圧を
所定電圧に向けて抑制するようになる。
の動作について説明すると、出力電圧が高い場合には、
単安定マルチバイブレータ９１からは狭幅Ｔｏ３のパル
ス電圧Ｊ３１が出力される。第１実施例で説明したよう
に、ゲート電圧ＶGの内、パルス期間のみがスイッチン
グ素子２のスレショルド電圧Ｖｔｈを越えるようになっ
ているため、狭幅Ｔｏ３のパルスＪ３１により、スイッ
チング素子２はより短い期間Ｔｏ３だけオン状態とな
る。この結果、一次巻線Ｌ１に蓄積されるエネルギーが
減少し、軽負荷時にオーバー気味に発生する出力電圧を
所定電圧に向けて抑制するようになる。
【００５０】一方、図１７に示すように、出力電圧が低
い場合の動作について説明すると、出力電圧が低い場合
には、単安定マルチバイブレータ９１からは広幅Ｔｏ４
のパルス電圧Ｊ３２が出力される。このため、この広幅
Ｔｏ４のパルスＪ３２により、スイッチング素子２はよ
り長い期間、すなわちＴｏ４期間オン状態となる。この
結果、一次巻線Ｌ１に蓄積されるエネルギーが増大し、
高負荷時に低下気味に発生する出力電圧を上記所定電圧
に向けて上昇するようになる。このように、負荷状態、
すなわち出力電圧の大小変化に応じて、この変化を吸収
すべく、出力電圧が定電圧制御されるので、安定した負
荷電力の供給が可能となる。
い場合の動作について説明すると、出力電圧が低い場合
には、単安定マルチバイブレータ９１からは広幅Ｔｏ４
のパルス電圧Ｊ３２が出力される。このため、この広幅
Ｔｏ４のパルスＪ３２により、スイッチング素子２はよ
り長い期間、すなわちＴｏ４期間オン状態となる。この
結果、一次巻線Ｌ１に蓄積されるエネルギーが増大し、
高負荷時に低下気味に発生する出力電圧を上記所定電圧
に向けて上昇するようになる。このように、負荷状態、
すなわち出力電圧の大小変化に応じて、この変化を吸収
すべく、出力電圧が定電圧制御されるので、安定した負
荷電力の供給が可能となる。
【００５１】なお、電圧検出回路８，１０が、入力電圧
あるいは出力電圧を多段的に検出可能なものであるとき
は、その段数に対応した時定数回路を準備し、これを適
宜切り換え可能にしておくことで、より細かい対応が可
能となる。または、時定数回路に可変抵抗器等を採用
し、電圧検出回路８，１０からの検出電圧に応じて連続
的に抵抗値を変更し得るようにすることもできる。
あるいは出力電圧を多段的に検出可能なものであるとき
は、その段数に対応した時定数回路を準備し、これを適
宜切り換え可能にしておくことで、より細かい対応が可
能となる。または、時定数回路に可変抵抗器等を採用
し、電圧検出回路８，１０からの検出電圧に応じて連続
的に抵抗値を変更し得るようにすることもできる。
【００５２】次に、本発明の第５実施例について、図１
８〜図２０を用いて説明する。図１８は回路図、図１９
は電源装置の波形図、図２０はその一部拡大図である。
なお、図中、第１，第２実施例と同一番号が付されたも
のは同一の機能を果たすものである。
８〜図２０を用いて説明する。図１８は回路図、図１９
は電源装置の波形図、図２０はその一部拡大図である。
なお、図中、第１，第２実施例と同一番号が付されたも
のは同一の機能を果たすものである。
【００５３】図１８において、ダイオードＤ５１は、ス
イッチング素子２のソースとグランドライン（ＧＮＤ）
間に順方向に接続され、さらに、このダイオードＤ５１
の両端にスイッチ素子Ｑ１１が並列に接続されている。
そして、このスイッチ素子Ｑ１１のゲートに、パルス発
生回路６が接続されている。
イッチング素子２のソースとグランドライン（ＧＮＤ）
間に順方向に接続され、さらに、このダイオードＤ５１
の両端にスイッチ素子Ｑ１１が並列に接続されている。
そして、このスイッチ素子Ｑ１１のゲートに、パルス発
生回路６が接続されている。
【００５４】次に、動作について、図１９，図２０を用
いて説明する。スイッチング素子２のゲート電圧ＶGが
上昇してスイッチング素子２のスレショルド電圧Ｖｔｈ
を越えると能動状態となる。そして、スイッチング素子
２に電流が流れ始めると、ダイオードＤ５１に順方向電
圧ＶFが発生し、スイッチング素子２のソースの電位が
上昇するため、ＧＮＤから見たスイッチング素子２のス
レショルド電圧Ｖｔｈがゲート電圧ＶGより高くなり、
スイッチング素子２はオフになる。一方、パルス発生回
路６からパルス電圧信号ＶJが印加されている期間Ｔ１
０は、スイッチ素子Ｑ１１がオンするのでダイオードＤ
５１が短絡され、ＧＮＤから見たスレショルド電圧Ｖｔ
ｈが低くなる。
いて説明する。スイッチング素子２のゲート電圧ＶGが
上昇してスイッチング素子２のスレショルド電圧Ｖｔｈ
を越えると能動状態となる。そして、スイッチング素子
２に電流が流れ始めると、ダイオードＤ５１に順方向電
圧ＶFが発生し、スイッチング素子２のソースの電位が
上昇するため、ＧＮＤから見たスイッチング素子２のス
レショルド電圧Ｖｔｈがゲート電圧ＶGより高くなり、
スイッチング素子２はオフになる。一方、パルス発生回
路６からパルス電圧信号ＶJが印加されている期間Ｔ１
０は、スイッチ素子Ｑ１１がオンするのでダイオードＤ
５１が短絡され、ＧＮＤから見たスレショルド電圧Ｖｔ
ｈが低くなる。
【００５５】従って、この期間Ｔ１０のみ、スイッチン
グ素子２が能動状態となって、ドレイン電圧ＶDが零電
圧の期間のみスイッチング素子２に電流が流れるため、
その分、損失が低下することとなる。なお、この第５実
施例は、スイッチング素子２のスレショルド電圧Ｖｔｈ
を上昇させる電圧を発生するものであればよく、ダイオ
ードＤ５１に代えて抵抗素子を接続してもよい。
グ素子２が能動状態となって、ドレイン電圧ＶDが零電
圧の期間のみスイッチング素子２に電流が流れるため、
その分、損失が低下することとなる。なお、この第５実
施例は、スイッチング素子２のスレショルド電圧Ｖｔｈ
を上昇させる電圧を発生するものであればよく、ダイオ
ードＤ５１に代えて抵抗素子を接続してもよい。
【００５６】また、この第５実施例では、インピーダン
スが低いスイッチング素子の制御端に比べて、パルス電
圧の確実な重畳が可能になっている。
スが低いスイッチング素子の制御端に比べて、パルス電
圧の確実な重畳が可能になっている。
【００５７】ところで、第５実施例では、スイッチング
素子２がオフの期間はダイオードＤ５１に電流が流れな
いので、ダイオードＤ５１に順方向電圧ＶFが発生しな
いために、スイッチング素子２が能動状態になり、電流
が流れ出す瞬間に電圧が発生し、図２０中、Ａに示すよ
うに、スイッチング素子２のドレイン電圧ＶDが零電位
になる直前に小レベルではあるが電流が流れてしまい、
この分損失となる。
素子２がオフの期間はダイオードＤ５１に電流が流れな
いので、ダイオードＤ５１に順方向電圧ＶFが発生しな
いために、スイッチング素子２が能動状態になり、電流
が流れ出す瞬間に電圧が発生し、図２０中、Ａに示すよ
うに、スイッチング素子２のドレイン電圧ＶDが零電位
になる直前に小レベルではあるが電流が流れてしまい、
この分損失となる。
【００５８】本発明の第６実施例は、上記の点を改良す
るもので、以下、図２１〜図２３を用いて説明する。図
２１は回路図、図２２は電源装置の波形図、図２３はそ
の一部拡大図である。なお、図中、第１，第２実施例と
同一番号が付されたものは同一の機能を果たすものであ
る。
るもので、以下、図２１〜図２３を用いて説明する。図
２１は回路図、図２２は電源装置の波形図、図２３はそ
の一部拡大図である。なお、図中、第１，第２実施例と
同一番号が付されたものは同一の機能を果たすものであ
る。
【００５９】図２１において、ダイオードＤ５１は、ス
イッチング素子２のソースとグランドライン（ＧＮＤ）
間に順方向に接続され、さらに、このダイオードＤ５１
の両端にスイッチ素子Ｑ１１が並列に接続されている。
そして、このスイッチ素子Ｑ１１のゲートに、パルス発
生回路５が接続されている。さらに抵抗Ｒ５１が、スイ
ッチング素子２のソース、電源ライン間に接続されてい
る。
イッチング素子２のソースとグランドライン（ＧＮＤ）
間に順方向に接続され、さらに、このダイオードＤ５１
の両端にスイッチ素子Ｑ１１が並列に接続されている。
そして、このスイッチ素子Ｑ１１のゲートに、パルス発
生回路５が接続されている。さらに抵抗Ｒ５１が、スイ
ッチング素子２のソース、電源ライン間に接続されてい
る。
【００６０】次に、動作について図２２，図２３を用い
て説明する。ダイオードＤ５１には抵抗Ｒ５１を介して
常に電流が流れているので、スイッチング素子２のオフ
期間でも順方向電圧ＶFが発生しており、ＧＮＤから見
たスレショルド電圧Ｖｔｈが上昇してゲート電圧ＶGよ
り高くなって、この間スイッチング素子２は能動状態に
なることなくオフになっている。一方、パルス電圧信号
ＶJが印加されている期間Ｔ１１は、スイッチ素子Ｑ１
１がオンするのでダイオードＤ５１が短絡され、ＧＮＤ
から見たスレショルド電圧Ｖｔｈが低くなる。
て説明する。ダイオードＤ５１には抵抗Ｒ５１を介して
常に電流が流れているので、スイッチング素子２のオフ
期間でも順方向電圧ＶFが発生しており、ＧＮＤから見
たスレショルド電圧Ｖｔｈが上昇してゲート電圧ＶGよ
り高くなって、この間スイッチング素子２は能動状態に
なることなくオフになっている。一方、パルス電圧信号
ＶJが印加されている期間Ｔ１１は、スイッチ素子Ｑ１
１がオンするのでダイオードＤ５１が短絡され、ＧＮＤ
から見たスレショルド電圧Ｖｔｈが低くなる。
【００６１】従って、この期間Ｔ１１のみスイッチング
素子２が能動状態となるので、ドレイン電圧ＶDが零電
圧の期間のみスイッチング素子２に電流が流れるため、
その分、損失が低下することとなる。
素子２が能動状態となるので、ドレイン電圧ＶDが零電
圧の期間のみスイッチング素子２に電流が流れるため、
その分、損失が低下することとなる。
【００６２】しかも、この第６実施例では、図２３に示
すように、スイッチング素子２のドレイン電圧ＶDが零
電位になる直前の時点における電流ＩD（図２０中、
Ａ）も流れなくしたので、一層損失低減が図れる。な
お、第５実施例と同様ダイオードＤ５１に代えて抵抗素
子を接続してもよい。
すように、スイッチング素子２のドレイン電圧ＶDが零
電位になる直前の時点における電流ＩD（図２０中、
Ａ）も流れなくしたので、一層損失低減が図れる。な
お、第５実施例と同様ダイオードＤ５１に代えて抵抗素
子を接続してもよい。
【００６３】次に、本発明の第７実施例について、図２
４の回路図を用いて説明する。なお、図中、第１，第２
実施例と同一番号が付されたものは同一の機能を果たす
ものである。
４の回路図を用いて説明する。なお、図中、第１，第２
実施例と同一番号が付されたものは同一の機能を果たす
ものである。
【００６４】この第７実施例では、第５実施例のダイオ
ードＤ５１に代えて、抵抗Ｒ５２，Ｒ５３の直列回路を
接続するとともに、ベースが抵抗Ｒ５２，Ｒ５３の接続
点に、コレクタがスイッチング素子２のゲートに接続さ
れたダイオードＤ５２のカソードに、エミッタがＧＮＤ
に接続されたトランジスタＱ１２を設け、電源突入保護
回路を構成している。そして、この抵抗Ｒ５２，Ｒ５３
の直列回路は電位発生手段を兼用し、この両端にスイッ
チ素子Ｑ１１が並列に接続され、さらにスイッチ素子Ｑ
１１のゲートにパルス発生回路６が接続されている。
ードＤ５１に代えて、抵抗Ｒ５２，Ｒ５３の直列回路を
接続するとともに、ベースが抵抗Ｒ５２，Ｒ５３の接続
点に、コレクタがスイッチング素子２のゲートに接続さ
れたダイオードＤ５２のカソードに、エミッタがＧＮＤ
に接続されたトランジスタＱ１２を設け、電源突入保護
回路を構成している。そして、この抵抗Ｒ５２，Ｒ５３
の直列回路は電位発生手段を兼用し、この両端にスイッ
チ素子Ｑ１１が並列に接続され、さらにスイッチ素子Ｑ
１１のゲートにパルス発生回路６が接続されている。
【００６５】次に、この回路の電源突入時における動作
について説明すると、抵抗Ｒ１を通してコンデンサＣ２
が充電され、バイアス電圧ＶBが上昇する。そして、バ
イアス電圧ＶBによりゲート・ソース間電圧ＶGSがスイ
ッチング素子２のスレショルド電圧Ｖｔｈを越えると、
スイッチング素子２はオンして電流ＩDが流れるととも
に、ドレイン電圧ＶDが低下し、１次巻線Ｌ１の両端に
電位差が生じる。これに伴って、帰還巻線Ｌ３の両端に
電圧が誘起されるので、ゲート電圧ＶGは、さらに上昇
する。
について説明すると、抵抗Ｒ１を通してコンデンサＣ２
が充電され、バイアス電圧ＶBが上昇する。そして、バ
イアス電圧ＶBによりゲート・ソース間電圧ＶGSがスイ
ッチング素子２のスレショルド電圧Ｖｔｈを越えると、
スイッチング素子２はオンして電流ＩDが流れるととも
に、ドレイン電圧ＶDが低下し、１次巻線Ｌ１の両端に
電位差が生じる。これに伴って、帰還巻線Ｌ３の両端に
電圧が誘起されるので、ゲート電圧ＶGは、さらに上昇
する。
【００６６】一方、電流ＩDにより抵抗Ｒ５２，Ｒ５３
間の電圧が上昇してトランジスタＱ１２にベース電流が
供給されると、トランジスタＱ１２がオンし、これによ
り、スイッチング素子２のゲート電圧ＶGが低下して、
スイッチング素子２がオフにされる。
間の電圧が上昇してトランジスタＱ１２にベース電流が
供給されると、トランジスタＱ１２がオンし、これによ
り、スイッチング素子２のゲート電圧ＶGが低下して、
スイッチング素子２がオフにされる。
【００６７】このように、電源突入時におけるスイッチ
ング素子２のオン時間を大幅に短縮できるので、電流Ｉ
Dによる蓄積エネルギーを適量に抑制し、スイッチング
素子２のオフ後に発生するフライバック電圧を低減する
ことができる。
ング素子２のオン時間を大幅に短縮できるので、電流Ｉ
Dによる蓄積エネルギーを適量に抑制し、スイッチング
素子２のオフ後に発生するフライバック電圧を低減する
ことができる。
【００６８】なお、定常動作時は、第５実施例とほぼ同
様の動作を行う。すなわち、スイッチング素子２のゲー
ト電圧ＶGが上昇してスイッチング素子２のスレショル
ド電圧Ｖｔｈを越えると能動状態となる。そして、スイ
ッチング素子２に電流が流れ始めると、抵抗Ｒ５２，Ｒ
５３に発生する電圧が上昇し、スイッチング素子２のソ
ースの電位が上昇していくため、ＧＮＤから見たスイッ
チング素子２のスレショルド電圧Ｖｔｈがゲート電圧Ｖ
Gより高くなった時点で、スイッチング素子２はオフに
なる。一方、パルス発生回路６からパルス電圧信号が印
加されている期間は、スイッチ素子Ｑ１１がオンするの
で抵抗Ｒ５２，Ｒ５３が短絡され、ＧＮＤから見たスレ
ショルド電圧Ｖｔｈが低くなる。
様の動作を行う。すなわち、スイッチング素子２のゲー
ト電圧ＶGが上昇してスイッチング素子２のスレショル
ド電圧Ｖｔｈを越えると能動状態となる。そして、スイ
ッチング素子２に電流が流れ始めると、抵抗Ｒ５２，Ｒ
５３に発生する電圧が上昇し、スイッチング素子２のソ
ースの電位が上昇していくため、ＧＮＤから見たスイッ
チング素子２のスレショルド電圧Ｖｔｈがゲート電圧Ｖ
Gより高くなった時点で、スイッチング素子２はオフに
なる。一方、パルス発生回路６からパルス電圧信号が印
加されている期間は、スイッチ素子Ｑ１１がオンするの
で抵抗Ｒ５２，Ｒ５３が短絡され、ＧＮＤから見たスレ
ショルド電圧Ｖｔｈが低くなる。
【００６９】従って、この期間のみ、スイッチング素子
２が能動状態となって、ドレイン電圧ＶDが零電圧の期
間のみスイッチング素子２に電流が流れるため、その
分、損失が低下することとなる。
２が能動状態となって、ドレイン電圧ＶDが零電圧の期
間のみスイッチング素子２に電流が流れるため、その
分、損失が低下することとなる。
【００７０】この第７実施例では、トランジスタＱ１２
を使用して、抵抗Ｒ５２，Ｒ５３間にトランジスタＱ１
２のオンに要する小レベルの電圧を発生させればすむよ
うにしたので、抵抗Ｒ５２，Ｒ５３の抵抗値を小さくす
ることができ、これにより、抵抗Ｒ５２，Ｒ５３による
効率の低下をさらに抑えることができる。
を使用して、抵抗Ｒ５２，Ｒ５３間にトランジスタＱ１
２のオンに要する小レベルの電圧を発生させればすむよ
うにしたので、抵抗Ｒ５２，Ｒ５３の抵抗値を小さくす
ることができ、これにより、抵抗Ｒ５２，Ｒ５３による
効率の低下をさらに抑えることができる。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
一次巻線の巻線電圧が零電圧ライン以下となる期間中
に、あるいは一次巻線に発生する巻線電圧のピークに同
期して、スイッチングを行わすようにしたので、スイッ
チング素子での損失を低減することができ、さらに電源
効率が向上する。
一次巻線の巻線電圧が零電圧ライン以下となる期間中
に、あるいは一次巻線に発生する巻線電圧のピークに同
期して、スイッチングを行わすようにしたので、スイッ
チング素子での損失を低減することができ、さらに電源
効率が向上する。
【００７２】また、スイッチング素子とアースライン間
に電位発生手段を設け、この電位発生手段に並列に設け
られた短絡用のスイッチ手段を閉動作させるようにした
ので、零電圧スイッチングによる損失の低減を、スイッ
チング素子の制御端にパルスを重畳するのに比べて容易
に実現することができる。
に電位発生手段を設け、この電位発生手段に並列に設け
られた短絡用のスイッチ手段を閉動作させるようにした
ので、零電圧スイッチングによる損失の低減を、スイッ
チング素子の制御端にパルスを重畳するのに比べて容易
に実現することができる。
【００７３】また、入力電圧、あるいは出力電力の検出
結果によりスイッチング素子への制御端電圧に重畳され
るパルス電圧のパルス幅を変更するようにしたので、電
源電圧等の変動、あるいは負荷変動に対しても安定した
出力を得ることが可能となる。
結果によりスイッチング素子への制御端電圧に重畳され
るパルス電圧のパルス幅を変更するようにしたので、電
源電圧等の変動、あるいは負荷変動に対しても安定した
出力を得ることが可能となる。
【図１】本発明に係る電源装置の第１実施例を示す回路
図である。
図である。
【図２】第１実施例のパルス発生回路の回路図である。
【図３】第１実施例のパルス発生回路の波形図である。
【図４】第１実施例の電源装置の波形図である。
【図５】図４の一部拡大波形図である。
【図６】本発明に係る電源装置の第２実施例を示す回路
図である。
図である。
【図７】第２実施例のパルス発生回路の回路図である。
【図８】第２実施例のパルス発生回路の波形図である。
【図９】第２実施例の電源装置の波形図である。
【図１０】本発明に係る電源装置の第３実施例を示す回
路図である。
路図である。
【図１１】第３実施例のパルス発生回路の回路図であ
る。
る。
【図１２】第３実施例において、入力電圧が低い場合の
電源装置の波形図である。
電源装置の波形図である。
【図１３】第３実施例において、入力電圧が高い場合の
電源装置の波形図である。
電源装置の波形図である。
【図１４】本発明に係る電源装置の第４実施例を示す回
路図である。
路図である。
【図１５】第４実施例のパルス発生回路の回路図であ
る。
る。
【図１６】第４実施例において、出力電圧が高い場合の
電源装置の波形図である。
電源装置の波形図である。
【図１７】第４実施例において、出力電圧が低い場合の
電源装置の波形図である。
電源装置の波形図である。
【図１８】本発明に係る電源装置の第５実施例を示す回
路図である。
路図である。
【図１９】第５実施例の電源装置の波形図である。
【図２０】図１９の一部拡大波形図である。
【図２１】本発明に係る電源装置の第６実施例を示す回
路図である。
路図である。
【図２２】第６実施例の電源装置の波形図である。
【図２３】図２２の一部拡大波形図である。
【図２４】本発明に係る電源装置の第７実施例を示す回
路図である。
路図である。
【図２５】従来のインバータ電源回路の回路図である。
【図２６】従来のインバータ電源回路の波形図である。
【図２７】図２６の一部拡大波形図である。
１ トランス ２ スイッチング素子 ３ 電源 ４ 負荷 ５，６，７，９ パルス発生回路 ８，１０ 電圧検出回路 Ｃ１ 共振用コンデンサ Ｃ２ バイアス電圧発生用コンデンサ Ｒ２，Ｄ１ バイアス制御回路 Ｌ１ 一次巻線 Ｌ２ 二次巻線 Ｌ３ 帰還巻線 Ｌ４ 検出巻線 ５０ 零電圧検出回路 ６０ ピーク検出回路 ５１，６２ 比較回路 ６１，Ｃ２１，Ｒ２２ 微分回路 ５２，６３，７１，９１ 単安定マルチバイブレータ ＲT，ＲT１，ＲT２ 時定数設定用の抵抗 ＣT 時定数設定用のコンデンサ Ｄ５１ ダイオード（電位発生手段） Ｒ５２，Ｒ５３ 抵抗（電位発生手段） Ｑ１１ スイッチ素子 Ｑ１２ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/732 (72)発明者 古川 薫 大阪府門真市大字門真1048番地 松下電工 株式会社内
Claims (8)
- 【請求項１】 スイッチング素子と帰還巻線を有し、上
記スイッチング素子に直列接続されたトランスの一次巻
線とコンデンサとで構成される共振回路を自励発振させ
る自励発振回路と、上記帰還巻線を介して上記スイッチ
ング素子のスイッチング制御端に接続されるバイアス電
圧発生回路とを有する電源装置において、上記一次巻線
に発生する共振電圧が零電圧以下となる期間中に、パル
スを発生するパルス発生回路を設け、このパルスを上記
スイッチング素子のスイッチング制御端電圧に重畳した
ことを特徴とする電源装置。 - 【請求項２】 スイッチング素子と帰還巻線を有し、上
記スイッチング素子に直列接続されたトランスの一次巻
線とコンデンサとで構成される共振回路を自励発振させ
る自励発振回路と、上記帰還巻線を介して上記スイッチ
ング素子のスイッチング制御端に接続されるバイアス電
圧発生回路とを有する電源装置において、上記一次巻線
に発生する共振電圧のピークに同期してパルスを発生す
るパルス発生回路を設け、このパルスを上記スイッチン
グ素子のスイッチング制御端電圧に重畳したことを特徴
とする電源装置。 - 【請求項３】 スイッチング素子と帰還巻線を有し、上
記スイッチング素子に直列接続されたトランスの一次巻
線とコンデンサとで構成される共振回路を自励発振させ
る自励発振回路と、上記帰還巻線を介して上記スイッチ
ング素子のスイッチング制御端に接続されるバイアス電
圧発生回路とを有する電源装置において、上記スイッチ
ング素子とアースライン間に設けられた電位発生手段
と、この電位発生手段に並列に設けられた短絡用のスイ
ッチ手段とを備え、上記一次巻線に発生する共振電圧が
零電圧以下となる期間中に、上記スイッチ手段を閉動作
させるようにしたことを特徴とする電源装置。 - 【請求項４】 スイッチング素子と帰還巻線を有し、上
記スイッチング素子に直列接続されたトランスの一次巻
線とコンデンサとで構成される共振回路を自励発振させ
る自励発振回路と、上記帰還巻線を介して上記スイッチ
ング素子のスイッチング制御端に接続されるバイアス電
圧発生回路とを有する電源装置において、上記スイッチ
ング素子とアースライン間に設けられた電位発生手段
と、この電位発生手段に並列に設けられた短絡用のスイ
ッチ手段とを備え、上記一次巻線に発生する共振電圧の
ピークに同期して所定期間中だけ上記スイッチ手段を閉
動作させるようにしたことを特徴とする電源装置。 - 【請求項５】 請求項３または４記載の電源装置におい
て、上記スイッチング素子と上記電位発生手段との接続
点が、抵抗素子を介して電源ラインに接続されているこ
とを特徴とする電源装置。 - 【請求項６】 上記電位発生手段は、抵抗素子で構成さ
れていることを特徴とする請求項３または４記載の電源
装置。 - 【請求項７】 前記パルス発生回路は、前記一次巻線に
印加される入力電圧のレベルに応じて出力パルスの幅が
変化するようになされていることを特徴とする請求項
１、２、３または４記載の電源装置。 - 【請求項８】 前記パルス発生回路は、前記トランスの
二次巻線に供給される負荷電力に応じて出力パルスの幅
が変化するようになされていることを特徴とする請求項
１、２、３または４記載の電源装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15486493A JP3366058B2 (ja) | 1992-10-07 | 1993-06-25 | 電源装置 |
| US08/132,454 US5488552A (en) | 1992-10-07 | 1993-10-06 | Inverter power supply |
| DE4334128A DE4334128C2 (de) | 1992-10-07 | 1993-10-07 | Resonanz-Wechselrichter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-268909 | 1992-10-07 | ||
| JP26890992 | 1992-10-07 | ||
| JP15486493A JP3366058B2 (ja) | 1992-10-07 | 1993-06-25 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06225528A true JPH06225528A (ja) | 1994-08-12 |
| JP3366058B2 JP3366058B2 (ja) | 2003-01-14 |
Family
ID=26483026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15486493A Expired - Lifetime JP3366058B2 (ja) | 1992-10-07 | 1993-06-25 | 電源装置 |
Country Status (3)
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