JPH06232155A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06232155A JPH06232155A JP1902293A JP1902293A JPH06232155A JP H06232155 A JPH06232155 A JP H06232155A JP 1902293 A JP1902293 A JP 1902293A JP 1902293 A JP1902293 A JP 1902293A JP H06232155 A JPH06232155 A JP H06232155A
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Abstract
(57)【要約】
【目的】 酸化工程における高融点金属シリサイド層の
異常酸化や剥れを抑制する。 【構成】 高融点金属シリサイド層を含むゲート電極を
形成後、常圧ＣＶＤ酸化膜で被覆し、その後に低圧ＣＶ
Ｄ酸化膜を成膜する。このため、高融点シリサイド層を
低圧ＣＶＤ酸化膜成膜時の酸化雰囲気中にさらすことな
く、カバレジ良くＣＶＤ酸化膜を形成することができ
る。さらに、この常圧ＣＶＤ酸化膜と低圧ＣＶＤ酸化膜
を同時にエッチバックすることにより、形状の良いサイ
ドスペーサを形成することができる。この結果、ポリサ
イド構造のゲート電極を有するデバイスを剥れや異常酸
化を防止しつつ、ＬＤＤ構造を制御性良く製造すること
ができる。
異常酸化や剥れを抑制する。 【構成】 高融点金属シリサイド層を含むゲート電極を
形成後、常圧ＣＶＤ酸化膜で被覆し、その後に低圧ＣＶ
Ｄ酸化膜を成膜する。このため、高融点シリサイド層を
低圧ＣＶＤ酸化膜成膜時の酸化雰囲気中にさらすことな
く、カバレジ良くＣＶＤ酸化膜を形成することができ
る。さらに、この常圧ＣＶＤ酸化膜と低圧ＣＶＤ酸化膜
を同時にエッチバックすることにより、形状の良いサイ
ドスペーサを形成することができる。この結果、ポリサ
イド構造のゲート電極を有するデバイスを剥れや異常酸
化を防止しつつ、ＬＤＤ構造を制御性良く製造すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にポリサイドゲート電極を有するＭＯＳトラ
ンジスタの製造方法に関する。
に係り、特にポリサイドゲート電極を有するＭＯＳトラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】近年、高集積ＬＳＩでは高速動作を可能
とするためにゲート電極・配線をポリサイド構造（ポリ
シリコン層上に高融点金属（例えばタングステンＷ）シ
リサイド層を形成した構造）とし、低抵抗化をはかって
いる。この種の構造をしたゲート電極は、高融点シリサ
イド層が露出した状態で酸化処理を行うと、高融点シリ
サイド層の表面が異常に酸化されたり、ポリシリコン層
との界面において剥れてしまうことが知られている。し
たがって、ゲート電極をシリコン窒化膜、ポリシリコ
ン、シリコン酸化膜などの耐酸化性マスクで覆い、その
後に酸化処理を行うことで、上記問題を解決している。
とするためにゲート電極・配線をポリサイド構造（ポリ
シリコン層上に高融点金属（例えばタングステンＷ）シ
リサイド層を形成した構造）とし、低抵抗化をはかって
いる。この種の構造をしたゲート電極は、高融点シリサ
イド層が露出した状態で酸化処理を行うと、高融点シリ
サイド層の表面が異常に酸化されたり、ポリシリコン層
との界面において剥れてしまうことが知られている。し
たがって、ゲート電極をシリコン窒化膜、ポリシリコ
ン、シリコン酸化膜などの耐酸化性マスクで覆い、その
後に酸化処理を行うことで、上記問題を解決している。
【０００３】このようなＭＯＳトランジスタ，特にＬＤ
Ｄ構造のものの製造方法を図２の（ａ）〜（ｃ）に示
す。
Ｄ構造のものの製造方法を図２の（ａ）〜（ｃ）に示
す。
【０００４】まず図２（ａ）に示すように、半導体基板
１上に例えばゲート酸化膜等の絶縁膜２上にポリシリコ
ン層３、高融点金属シリサイド層（例えばＷ、Ｍｏ等の
高融点シリサイド層）４およびＣＶＤ酸化膜層（例えば
常圧ＣＶＤ酸化膜層）５を順次成膜する。
１上に例えばゲート酸化膜等の絶縁膜２上にポリシリコ
ン層３、高融点金属シリサイド層（例えばＷ、Ｍｏ等の
高融点シリサイド層）４およびＣＶＤ酸化膜層（例えば
常圧ＣＶＤ酸化膜層）５を順次成膜する。
【０００５】次に、図２（ｂ）に示すようにゲート電極
の形状のレジスト層６をマスクとして、ＣＶＤ酸化膜層
５、高融点シリサイド層４、ポリシリコン層３を順次あ
るいは、同時にドライエッチングして、所望のゲート電
極・配線を形成する。
の形状のレジスト層６をマスクとして、ＣＶＤ酸化膜層
５、高融点シリサイド層４、ポリシリコン層３を順次あ
るいは、同時にドライエッチングして、所望のゲート電
極・配線を形成する。
【０００６】次に、図２（ｃ）に示すように、レジスト
６を除去した後、電極の側面にサイドスペーサ膜１０を
形成する。このサイドスペーサ膜１０は、例えば常圧Ｃ
ＶＤ酸化膜層を付着した後、異方性エッチングして形成
され、ＬＤＤ構造のソースドレイン形成時のイオン注入
マスクとして用いられる。すなわち、ソースおよびドレ
イン領域形成用のイオン注入をこのサイドスペーサ膜１
０の形成前後の２回に分けることによって、ソースおよ
びドレイン領域のゲート電極側（チャネル領域側）の不
純物濃度を低下することができＬＤＤ構造を得る。
６を除去した後、電極の側面にサイドスペーサ膜１０を
形成する。このサイドスペーサ膜１０は、例えば常圧Ｃ
ＶＤ酸化膜層を付着した後、異方性エッチングして形成
され、ＬＤＤ構造のソースドレイン形成時のイオン注入
マスクとして用いられる。すなわち、ソースおよびドレ
イン領域形成用のイオン注入をこのサイドスペーサ膜１
０の形成前後の２回に分けることによって、ソースおよ
びドレイン領域のゲート電極側（チャネル領域側）の不
純物濃度を低下することができＬＤＤ構造を得る。
【０００７】このような製造方法によれば、ゲート電極
は、ＣＶＤ酸化膜５およびＬＤＤサイドスペーサ１０に
完全に覆われており、その後の酸化処理工程において酸
化雰囲気に直接さらされることがない。
は、ＣＶＤ酸化膜５およびＬＤＤサイドスペーサ１０に
完全に覆われており、その後の酸化処理工程において酸
化雰囲気に直接さらされることがない。
【０００８】なお、このようなポリサイド構造のゲート
電極に対する酸化処理工程における保護については、特
開平３−２２２３６３号公報や特開昭６３−５００４３
号公報などに示されている。
電極に対する酸化処理工程における保護については、特
開平３−２２２３６３号公報や特開昭６３−５００４３
号公報などに示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術においては、図２（ｃ）に示した常圧ＣＶ
Ｄ酸化膜層をエッチングしてサイドスペーサ膜１０を形
成する工程において、図のような形状の良いサイドスペ
ーサ膜１０を得ることができず、この形状が悪くなる
と、ＬＤＤ構造の制御性が悪くなるという問題点があっ
た。すなわち、常圧ＣＶＤによる酸化膜は、その形成の
際のステップカバレジが悪くなる傾向がある。そして、
ステップカバレジが悪いと、図３（ａ）に示すように、
常圧ＣＶＤ酸化膜１１がオーバーハング形状になる。そ
して、このような形状の悪い常圧ＣＶＤ酸化膜１１に対
し、ＲＩＥによる異方性エッチングを行うと、図３
（ｂ）に示すような形状の悪いサイドスペーサ膜１２が
形成され、ＬＤＤ構造のソースおよびドレインの形成時
のイオン注入マスクとして、制御性が悪くなるという問
題点があった。
た従来の技術においては、図２（ｃ）に示した常圧ＣＶ
Ｄ酸化膜層をエッチングしてサイドスペーサ膜１０を形
成する工程において、図のような形状の良いサイドスペ
ーサ膜１０を得ることができず、この形状が悪くなる
と、ＬＤＤ構造の制御性が悪くなるという問題点があっ
た。すなわち、常圧ＣＶＤによる酸化膜は、その形成の
際のステップカバレジが悪くなる傾向がある。そして、
ステップカバレジが悪いと、図３（ａ）に示すように、
常圧ＣＶＤ酸化膜１１がオーバーハング形状になる。そ
して、このような形状の悪い常圧ＣＶＤ酸化膜１１に対
し、ＲＩＥによる異方性エッチングを行うと、図３
（ｂ）に示すような形状の悪いサイドスペーサ膜１２が
形成され、ＬＤＤ構造のソースおよびドレインの形成時
のイオン注入マスクとして、制御性が悪くなるという問
題点があった。
【００１０】一方、このサイドスペーサ膜１０をステッ
プカバレジの良い低圧ＣＶＤ酸化膜で形成することも考
えられる。しかし、低圧ＣＶＤ酸化膜の成膜レートを現
実的な値（例えば１０Ａ〜３０Ａ／ｍｉｎ）とするため
には、高温（例えば７５０℃〜８５０℃）の酸化雰囲気
（例えばＮ2 Ｏを含む雰囲気）にしなければならない。
そこで、ゲート電極が酸化雰囲気に直接さらされてしま
い、上述したように、高融点シリサイド層が異常酸化や
剥れを起こしてしまう等の問題点があった。
プカバレジの良い低圧ＣＶＤ酸化膜で形成することも考
えられる。しかし、低圧ＣＶＤ酸化膜の成膜レートを現
実的な値（例えば１０Ａ〜３０Ａ／ｍｉｎ）とするため
には、高温（例えば７５０℃〜８５０℃）の酸化雰囲気
（例えばＮ2 Ｏを含む雰囲気）にしなければならない。
そこで、ゲート電極が酸化雰囲気に直接さらされてしま
い、上述したように、高融点シリサイド層が異常酸化や
剥れを起こしてしまう等の問題点があった。
【００１１】本発明は、このような問題を解決すること
を課題とするものであり、高融点シリサイド層の異常酸
化、剥れ等を抑えた状態で、形状の良いＬＤＤサイドス
ペーサ膜を有する半導体装置の製造方法を提供すること
を目的とする。
を課題とするものであり、高融点シリサイド層の異常酸
化、剥れ等を抑えた状態で、形状の良いＬＤＤサイドス
ペーサ膜を有する半導体装置の製造方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、本発明は、高融点金属シリサイド層を含むゲート電
極を、低温で形成する常圧ＣＶＤ酸化膜層で被覆した
後、その上にカバレジの良い高温で形成する低圧ＣＶＤ
酸化膜層を形成し、ＬＤＤサイドスペーサ膜を形成する
ことを特徴とする。
に、本発明は、高融点金属シリサイド層を含むゲート電
極を、低温で形成する常圧ＣＶＤ酸化膜層で被覆した
後、その上にカバレジの良い高温で形成する低圧ＣＶＤ
酸化膜層を形成し、ＬＤＤサイドスペーサ膜を形成する
ことを特徴とする。
【００１３】また、常圧ＣＶＤ酸化膜層の膜厚を低圧Ｃ
ＶＤ酸化膜層の膜厚より小さくすることを特徴とする。
ＶＤ酸化膜層の膜厚より小さくすることを特徴とする。
【００１４】
【作用】本発明によれば、高融点金属シリサイド層を予
め常圧ＣＶＤ酸化膜で被覆している。このため、高融点
シリサイド層を直接酸化雰囲気にさらすことなく、高温
でカバレジの良い低圧ＣＶＤ酸化膜層を成膜することが
できる。そこで、高融点シリサイド層の異常酸化や剥れ
等を防止することができる。また、低圧ＣＶＤでカバレ
ッジの良い酸化膜層を成膜しているため、形状の良いサ
イドスペーサ膜を形成することができ、ＬＤＤ構造を制
御性良く構成することができる。
め常圧ＣＶＤ酸化膜で被覆している。このため、高融点
シリサイド層を直接酸化雰囲気にさらすことなく、高温
でカバレジの良い低圧ＣＶＤ酸化膜層を成膜することが
できる。そこで、高融点シリサイド層の異常酸化や剥れ
等を防止することができる。また、低圧ＣＶＤでカバレ
ッジの良い酸化膜層を成膜しているため、形状の良いサ
イドスペーサ膜を形成することができ、ＬＤＤ構造を制
御性良く構成することができる。
【００１５】また、常圧ＣＶＤ酸化膜層の膜厚を薄く、
低圧ＣＶＤ酸化膜層の膜厚を厚くすることにより、ステ
ップカバレジを良くしてサイドスペーサ膜の形状を良く
することができる。
低圧ＣＶＤ酸化膜層の膜厚を厚くすることにより、ステ
ップカバレジを良くしてサイドスペーサ膜の形状を良く
することができる。
【００１６】
【実施例】本発明に係る実施例について、図面を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明の一実施例
に係る半導体装置の製造方法である。
て説明する。図１（ａ）〜（ｄ）は、本発明の一実施例
に係る半導体装置の製造方法である。
【００１７】まず、図１（ａ）に示す工程では、半導体
基板１上に形成した絶縁膜（例えばゲート酸化膜）２上
にポリシリコン層３、高融点金属シリサイド層（例えば
Ｍｏ、Ｗシリサイド層）４、ＣＶＤ酸化膜５を順次成膜
する。ポリシリコン層３は低圧ＣＶＤにより、１０００
〜２０００Å（オングストローム：以下Åと表す）成膜
し、高融点金属シリサイド層４は、スパッタもしくは低
圧ＣＶＤにより、１５００〜２５００Å程度成膜する。
さらに、ＣＶＤ酸化膜（例えば４２０℃前後で成膜する
常圧ＣＶＤ酸化膜）５を５００〜１５００Å程度成膜す
る。
基板１上に形成した絶縁膜（例えばゲート酸化膜）２上
にポリシリコン層３、高融点金属シリサイド層（例えば
Ｍｏ、Ｗシリサイド層）４、ＣＶＤ酸化膜５を順次成膜
する。ポリシリコン層３は低圧ＣＶＤにより、１０００
〜２０００Å（オングストローム：以下Åと表す）成膜
し、高融点金属シリサイド層４は、スパッタもしくは低
圧ＣＶＤにより、１５００〜２５００Å程度成膜する。
さらに、ＣＶＤ酸化膜（例えば４２０℃前後で成膜する
常圧ＣＶＤ酸化膜）５を５００〜１５００Å程度成膜す
る。
【００１８】次に、図１（ｂ）に示す工程では、所定の
ゲート電極パターンを形成するレジスト層６をＣＶＤ酸
化膜層５上に形成し、これをマスクとして、ＣＶＤ酸化
膜層５、高融点シリサイド層４、ポリシリコン層３を順
次あるいは同時にドライエッチングしてゲート電極を形
成する。
ゲート電極パターンを形成するレジスト層６をＣＶＤ酸
化膜層５上に形成し、これをマスクとして、ＣＶＤ酸化
膜層５、高融点シリサイド層４、ポリシリコン層３を順
次あるいは同時にドライエッチングしてゲート電極を形
成する。
【００１９】次いで、図１（ｃ）に示す工程では、図１
（ｂ）に示す工程で得たゲート電極を覆うように常圧Ｃ
ＶＤ酸化膜層（例えば４２０℃前後のＳｉＨ4 とＯ2 の
反応による酸化膜層）７を例えば３００〜７００Å程度
成膜し、さらに常圧ＣＶＤ酸化膜７上に低圧ＣＶＤ酸化
膜層（例えば７５０℃〜８５０℃程度で、７０〜１２０
Ｐａ、Ｎ2 ＯとＳｉＨ4 の反応による酸化膜層）８を例
えば８００〜２２００Å程度成膜する。
（ｂ）に示す工程で得たゲート電極を覆うように常圧Ｃ
ＶＤ酸化膜層（例えば４２０℃前後のＳｉＨ4 とＯ2 の
反応による酸化膜層）７を例えば３００〜７００Å程度
成膜し、さらに常圧ＣＶＤ酸化膜７上に低圧ＣＶＤ酸化
膜層（例えば７５０℃〜８５０℃程度で、７０〜１２０
Ｐａ、Ｎ2 ＯとＳｉＨ4 の反応による酸化膜層）８を例
えば８００〜２２００Å程度成膜する。
【００２０】これにより、高融点金属シリサイド層４の
上面および側面が、常圧ＣＶＤ酸化膜層７により完全に
覆われた状態で、低圧ＣＶＤ酸化膜８が形成される。そ
こで、高融点シリサイド層４は、低圧ＣＶＤ酸化膜８形
成の際に、酸化雰囲気から保護される。また、オーバー
ハングを抑えた形状でサイドスペーサ用のＣＶＤ酸化膜
（常圧ＣＶＤ酸化膜層７および低圧ＣＶＤ酸化膜）８を
形成することができる。
上面および側面が、常圧ＣＶＤ酸化膜層７により完全に
覆われた状態で、低圧ＣＶＤ酸化膜８が形成される。そ
こで、高融点シリサイド層４は、低圧ＣＶＤ酸化膜８形
成の際に、酸化雰囲気から保護される。また、オーバー
ハングを抑えた形状でサイドスペーサ用のＣＶＤ酸化膜
（常圧ＣＶＤ酸化膜層７および低圧ＣＶＤ酸化膜）８を
形成することができる。
【００２１】次に、図１（ｄ）に示す工程では、図１
（ｃ）に示す工程で得た低圧ＣＶＤ酸化膜層８、常圧Ｃ
ＶＤ酸化膜層７を同時に異方性ドライエッチングで、例
えば絶縁膜が露出するまでエッチバックし、常圧ＣＶＤ
酸化膜層７および低圧ＣＶＤ酸化膜からなるサイドスペ
ーサ膜９を形成する。これにより、形状の良いスペーサ
が形成され、ＬＤＤ構造のソースおよびドレインの形成
時のイオン注入マスクとして、制御性が良くなる。
（ｃ）に示す工程で得た低圧ＣＶＤ酸化膜層８、常圧Ｃ
ＶＤ酸化膜層７を同時に異方性ドライエッチングで、例
えば絶縁膜が露出するまでエッチバックし、常圧ＣＶＤ
酸化膜層７および低圧ＣＶＤ酸化膜からなるサイドスペ
ーサ膜９を形成する。これにより、形状の良いスペーサ
が形成され、ＬＤＤ構造のソースおよびドレインの形成
時のイオン注入マスクとして、制御性が良くなる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
高融点金属シリサイド層を含むゲート電極を形成直後、
常圧ＣＶＤ酸化膜で被覆し、さらに低圧ＣＶＤ酸化膜を
成膜することにより、高融点シリサイド層を低圧ＣＶＤ
酸化膜成膜時の酸化雰囲気中にさらすことなく、カバレ
ジ良くＣＶＤ酸化膜を形成することができる。さらに、
この常圧ＣＶＤ酸化膜と低圧ＣＶＤ酸化膜を同時にエッ
チバックすることにより、形状の良いサイドスペーサを
形成することができる。この結果、ポリサイド構造のゲ
ート電極を有するデバイスを剥れや異常酸化を防止しつ
つ、ＬＤＤ構造を制御性良く製造することができる。従
って、半導体デバイスの高速化、微細化を実現すること
ができる。
高融点金属シリサイド層を含むゲート電極を形成直後、
常圧ＣＶＤ酸化膜で被覆し、さらに低圧ＣＶＤ酸化膜を
成膜することにより、高融点シリサイド層を低圧ＣＶＤ
酸化膜成膜時の酸化雰囲気中にさらすことなく、カバレ
ジ良くＣＶＤ酸化膜を形成することができる。さらに、
この常圧ＣＶＤ酸化膜と低圧ＣＶＤ酸化膜を同時にエッ
チバックすることにより、形状の良いサイドスペーサを
形成することができる。この結果、ポリサイド構造のゲ
ート電極を有するデバイスを剥れや異常酸化を防止しつ
つ、ＬＤＤ構造を制御性良く製造することができる。従
って、半導体デバイスの高速化、微細化を実現すること
ができる。
【図１】本発明に係る半導体装置の製造工程を説明する
ための断面図であり、（ａ）〜（ｄ）は各工程を示して
いる。
ための断面図であり、（ａ）〜（ｄ）は各工程を示して
いる。
【図２】従来の半導体装置の製造工程を説明するための
断面図であり、（ａ）〜（ｃ）は、各工程を示してい
る。
断面図であり、（ａ）〜（ｃ）は、各工程を示してい
る。
【図３】従来の半導体装置の製造方法の問題点を説明す
るための断面図であり、（ａ）、（ｂ）は、その工程を
示している。
るための断面図であり、（ａ）、（ｂ）は、その工程を
示している。
１ 半導体基板 ２ 絶縁膜 ３ ポリシリコン層 ４ 高融点金属シリサイド層 ５ ＣＶＤ酸化膜 ６ レジスト層 ７ 常圧ＣＶＤ酸化膜層 ８ 低圧ＣＶＤ酸化膜層
Claims (3)
- 【請求項１】 半導体基板上に高融点金属シリサイド層
を含むポリサイド構造のゲート電極を加工形成する工程
と、 前記ゲート電極を第１のＣＶＤ酸化膜層で被覆する工程
と、 前記第１のＣＶＤ酸化膜層上に第２のＣＶＤ酸化膜層を
成膜する工程と、 前記第１のＣＶＤ酸化膜層と前記第２のＣＶＤ酸化膜層
を同時に異方性ドライエッチングを用いてエッチバック
する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の方法において、 前記第１のＣＶＤ酸化膜層が常圧ＣＶＤ法により形成さ
れ、第２のＣＶＤ酸化膜層が低圧ＣＶＤ法で形成される
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２に記載の方法におい
て、 前記第１のＣＶＤ酸化膜層の半導体基板平坦部の膜厚
が、前記第２のＣＶＤ酸化膜層の平坦部の膜厚より小さ
いことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902293A JPH06232155A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1902293A JPH06232155A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232155A true JPH06232155A (ja) | 1994-08-19 |
Family
ID=11987854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1902293A Pending JPH06232155A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232155A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356789B1 (ko) * | 1999-06-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2006303404A (ja) * | 2005-04-22 | 2006-11-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| TWI749247B (zh) * | 2017-07-26 | 2021-12-11 | 日商日油股份有限公司 | 聚氨酯塗料組合物、固化塗膜及樹脂構件 |
-
1993
- 1993-02-05 JP JP1902293A patent/JPH06232155A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004193629A (ja) * | 1996-12-03 | 2004-07-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| KR100356789B1 (ko) * | 1999-06-28 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2006303404A (ja) * | 2005-04-22 | 2006-11-02 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| TWI749247B (zh) * | 2017-07-26 | 2021-12-11 | 日商日油股份有限公司 | 聚氨酯塗料組合物、固化塗膜及樹脂構件 |
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