JPH0832066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0832066A JPH0832066A JP16649094A JP16649094A JPH0832066A JP H0832066 A JPH0832066 A JP H0832066A JP 16649094 A JP16649094 A JP 16649094A JP 16649094 A JP16649094 A JP 16649094A JP H0832066 A JPH0832066 A JP H0832066A
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Abstract
(57)【要約】
【目的】 予めタングステンシリサイド（ＷＳｉ）層３
の上面にＳｉＯ2 膜を形成しておかなくともＷＳｉ層３
の異常酸化を防止することができ、半導体装置の平坦性
及び半導体装置製造のスル−プットを向上させることが
できる半導体装置の製造方法を提供すること。 【構成】 半導体基板１上に多結晶シリコン層２及びタ
ングステンシリサイド層３で構成されたポリサイド層２
３が形成され、ポリサイド層２３をレジストパタ−ン５
で所定のパタ−ンにエッチングした後、工程（ｄ）で半
導体基板１に１回目の熱酸化処理を施し、次に、サイド
ウォ−ル７を形成した後、工程（ｇ）で２回目の熱酸化
処理を窒素希釈の酸素雰囲気（Ｏ2 濃度１０％）で施
す。
の上面にＳｉＯ2 膜を形成しておかなくともＷＳｉ層３
の異常酸化を防止することができ、半導体装置の平坦性
及び半導体装置製造のスル−プットを向上させることが
できる半導体装置の製造方法を提供すること。 【構成】 半導体基板１上に多結晶シリコン層２及びタ
ングステンシリサイド層３で構成されたポリサイド層２
３が形成され、ポリサイド層２３をレジストパタ−ン５
で所定のパタ−ンにエッチングした後、工程（ｄ）で半
導体基板１に１回目の熱酸化処理を施し、次に、サイド
ウォ−ル７を形成した後、工程（ｇ）で２回目の熱酸化
処理を窒素希釈の酸素雰囲気（Ｏ2 濃度１０％）で施
す。
Description
【０００１】
【産業上の利用分野】本発明はポリサイドゲ−トを用い
た半導体装置の製造方法に関する。
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置を製造する場合、酸化シリコ
ン膜などの絶縁膜の除去処理及び熱酸化処理が複数回行
なわれる。熱酸化処理について言えば、例えばポリサイ
ド構造のＭＯＳトランジスタを形成する場合、金属シリ
サイド層の結晶化を図るための熱処理、ポリサイドゲ−
ト層上に保護酸化膜を形成するための熱処理、拡散層へ
のイオン注入用バッファ酸化膜を形成するための熱処
理、注入不純物を活性化させるための熱処理、注入損傷
を回復させることを目的とした熱処理等、半導体装置に
対して複数回の熱処理が施される。その際、前記金属シ
リサイド層に膜剥れや段切れが生じたり、前記金属シリ
サイド層が異常酸化されたりする可能性がある。膜剥が
れは熱処理の際の膜応力変化によって生じ、段切れは同
じく膜応力変化による段差部などでのクラックの発生に
よって生じる。また、異常酸化は以下のようにして生じ
る。
ン膜などの絶縁膜の除去処理及び熱酸化処理が複数回行
なわれる。熱酸化処理について言えば、例えばポリサイ
ド構造のＭＯＳトランジスタを形成する場合、金属シリ
サイド層の結晶化を図るための熱処理、ポリサイドゲ−
ト層上に保護酸化膜を形成するための熱処理、拡散層へ
のイオン注入用バッファ酸化膜を形成するための熱処
理、注入不純物を活性化させるための熱処理、注入損傷
を回復させることを目的とした熱処理等、半導体装置に
対して複数回の熱処理が施される。その際、前記金属シ
リサイド層に膜剥れや段切れが生じたり、前記金属シリ
サイド層が異常酸化されたりする可能性がある。膜剥が
れは熱処理の際の膜応力変化によって生じ、段切れは同
じく膜応力変化による段差部などでのクラックの発生に
よって生じる。また、異常酸化は以下のようにして生じ
る。
【０００３】例えば、前記金属シリサイド層がタングス
テンシリサイド層（ＷＳｉｘ：ｘ＞２）の場合、ＷＳｉ
ｘを一度熱酸化処理すると、 ＷＳｉｘ＋（ｘ−２）Ｏ2 →ＷＳｉ2 ＋（ｘ−２）Ｓｉ
Ｏ2 の反応式で表される反応により、ＷＳｉｘは結晶化して
ＷＳｉ2 のストイキオメトリを持ち、グレインを形成す
る。その一方で、ＷＳｉｘ中の余剰なシリコンが酸化さ
れて酸化シリコン（ＳｉＯ2 ）となり、これがＷＳｉ2
グレイン層表面を被覆する。次に、トランジスタのＬＤ
Ｄ（Lightly Doped Drain ）構造形成のための最初のイ
オン注入が行われた後、絶縁膜（ＳｉＯ2 膜）を形成し
てから異方性エッチングを行うことによりスペーサ構造
（サイドウォール）を形成するが、この時前記タングス
テンシリサイド層表面を被覆しているＳｉＯ2 膜は異方
性エッチングによりかなり薄いものとなってしまい、次
の熱酸化処理工程（二回目の熱酸化処理工程で、ＭＯＳ
トランジスタの拡散層上に絶縁膜を形成する工程）でタ
ングステンシリサイド層への酸素の拡散供給を抑制しに
くい膜厚となっている。この状態で、前記二回目の熱酸
化処理を施すと、図３（ａ）に示したように、タングス
テンシリサイド層表面のＳｉＯ2 膜３１中を拡散してく
る酸素３２と、タングステンシリサイド層の下側にある
多結晶シリコン層から、ＷＳｉ2 グレイン３４のグレイ
ンバンダリーを拡散してくるシリコン３５との供給バラ
ンスが保たれている時は、タングステンシリサイド層と
その上のＳｉＯ2 膜３１との界面付近で、 （正常酸化） Ｓｉ＋Ｏ2 →ＳｉＯ2 の反応式で表される反応のみが進行する。これに対して
前記供給バランスが崩れて酸素３２の供給が過剰になる
と、図３（ｂ）に示したように、ＷＳｉｘグレイン３４
そのものが酸化され、下式で示される異常酸化反応が生
じる。 （異常酸化）ＷＳｉ2 ＋（７／２）Ｏ2 →ＷＯ3 ＋２Ｓ
ｉＯ2 上式に示したように異常酸化反応が生じると、ＷＯ3
（酸化タングステン）３６が生成される。異常酸化が一
旦生じると、ＷＳｉ2 グレイン３４の破壊による抵抗の
増大、ＷＯ3 （酸化タングステン）３６の生成による体
積膨張、ひいては、膜剥れや断線などを引き起こす。な
お図３において、符号３３はＳｉＯ2 分子を示してい
る。
テンシリサイド層（ＷＳｉｘ：ｘ＞２）の場合、ＷＳｉ
ｘを一度熱酸化処理すると、 ＷＳｉｘ＋（ｘ−２）Ｏ2 →ＷＳｉ2 ＋（ｘ−２）Ｓｉ
Ｏ2 の反応式で表される反応により、ＷＳｉｘは結晶化して
ＷＳｉ2 のストイキオメトリを持ち、グレインを形成す
る。その一方で、ＷＳｉｘ中の余剰なシリコンが酸化さ
れて酸化シリコン（ＳｉＯ2 ）となり、これがＷＳｉ2
グレイン層表面を被覆する。次に、トランジスタのＬＤ
Ｄ（Lightly Doped Drain ）構造形成のための最初のイ
オン注入が行われた後、絶縁膜（ＳｉＯ2 膜）を形成し
てから異方性エッチングを行うことによりスペーサ構造
（サイドウォール）を形成するが、この時前記タングス
テンシリサイド層表面を被覆しているＳｉＯ2 膜は異方
性エッチングによりかなり薄いものとなってしまい、次
の熱酸化処理工程（二回目の熱酸化処理工程で、ＭＯＳ
トランジスタの拡散層上に絶縁膜を形成する工程）でタ
ングステンシリサイド層への酸素の拡散供給を抑制しに
くい膜厚となっている。この状態で、前記二回目の熱酸
化処理を施すと、図３（ａ）に示したように、タングス
テンシリサイド層表面のＳｉＯ2 膜３１中を拡散してく
る酸素３２と、タングステンシリサイド層の下側にある
多結晶シリコン層から、ＷＳｉ2 グレイン３４のグレイ
ンバンダリーを拡散してくるシリコン３５との供給バラ
ンスが保たれている時は、タングステンシリサイド層と
その上のＳｉＯ2 膜３１との界面付近で、 （正常酸化） Ｓｉ＋Ｏ2 →ＳｉＯ2 の反応式で表される反応のみが進行する。これに対して
前記供給バランスが崩れて酸素３２の供給が過剰になる
と、図３（ｂ）に示したように、ＷＳｉｘグレイン３４
そのものが酸化され、下式で示される異常酸化反応が生
じる。 （異常酸化）ＷＳｉ2 ＋（７／２）Ｏ2 →ＷＯ3 ＋２Ｓ
ｉＯ2 上式に示したように異常酸化反応が生じると、ＷＯ3
（酸化タングステン）３６が生成される。異常酸化が一
旦生じると、ＷＳｉ2 グレイン３４の破壊による抵抗の
増大、ＷＯ3 （酸化タングステン）３６の生成による体
積膨張、ひいては、膜剥れや断線などを引き起こす。な
お図３において、符号３３はＳｉＯ2 分子を示してい
る。
【０００４】これらの現象を回避するため、ポリサイド
層の上層側を構成する金属シリサイド層表面に予めシリ
コン酸化膜、あるいはシリコン窒化膜、あるいはＰＳＧ
（Phospho Silicate Glass）膜等の絶縁キャップ層を形
成しておく半導体装置の製造方法（特開平５−２２６６
７１号公報）が提案されている。この場合、熱酸化処理
の前にあらかじめ絶縁キャップ層を形成しておけば、該
絶縁キャップ層が酸素の拡散供給を律速・抑制するの
で、シリコンと酸素との供給バランスを崩すことなく正
常な酸化を行なわせることが可能になる。
層の上層側を構成する金属シリサイド層表面に予めシリ
コン酸化膜、あるいはシリコン窒化膜、あるいはＰＳＧ
（Phospho Silicate Glass）膜等の絶縁キャップ層を形
成しておく半導体装置の製造方法（特開平５−２２６６
７１号公報）が提案されている。この場合、熱酸化処理
の前にあらかじめ絶縁キャップ層を形成しておけば、該
絶縁キャップ層が酸素の拡散供給を律速・抑制するの
で、シリコンと酸素との供給バランスを崩すことなく正
常な酸化を行なわせることが可能になる。
【０００５】次に、図４に基づいて前記公報に開示され
た半導体装置の製造方法に基づいて半導体装置を製造す
る場合の一例として、ＭＯＳトランジスタのゲ−ト電極
をポリサイド構造で形成する場合の各工程を簡単に説明
する。図４は前記各工程を順に示した模式的断面図であ
る。
た半導体装置の製造方法に基づいて半導体装置を製造す
る場合の一例として、ＭＯＳトランジスタのゲ−ト電極
をポリサイド構造で形成する場合の各工程を簡単に説明
する。図４は前記各工程を順に示した模式的断面図であ
る。
【０００６】工程（ａ）：半導体基板１上に形成された
ゲ−ト酸化膜８上に、減圧ＣＶＤ装置によりＳｉＨ4 ガ
スを用いて２０００Åの多結晶シリコン層２を形成する
（例えば、ＳｉＨ4 ：２５０ｓｃｃｍ、Ｎ2 ：５００ｓ
ｃｃｍの割合の混合ガスを供給し、温度６２０℃、圧力
０．３Ｔｏｒｒの条件で形成する）。次に、コ−ルドウ
ォ−ル型減圧ＣＶＤ装置によりＷＦ6 、ＳｉＨ4 の混合
ガスを用いて２０００Åのタングステンシリサイド層３
を形成し（例えば、ＷＦ6 ：１．６ｓｃｃｍ、ＳｉＨ
4 ：３００ｓｃｃｍの割合の混合ガスを供給し、温度３
８０℃、圧力２００ｍＴｏｒｒの条件で形成し）、ポリ
サイド層２３を形成する。その後、絶縁キャップ層とし
てのＳｉＯ2 キャップ膜４をＣＶＤ装置によりＳｉＨ
4 、Ｎ2 Ｏの混合ガスを用いて絶縁キャップ層としての
ＳｉＯ2 キャップ膜４を形成した後（例えばプラズマＣ
ＶＤ装置を用い、ＳｉＨ4 ：６ｓｃｃｍ、Ｎ2 Ｏ：４ｓ
ｃｃｍの割合の混合ガスを供給し、温度４００℃、圧力
２．２Ｔｏｒｒの条件で形成した後）、ＳｉＯ2 キャッ
プ膜４上にゲ−ト電極形成用のレジストパタ−ン５をフ
ォトリソグラフィ−技術により形成する。
ゲ−ト酸化膜８上に、減圧ＣＶＤ装置によりＳｉＨ4 ガ
スを用いて２０００Åの多結晶シリコン層２を形成する
（例えば、ＳｉＨ4 ：２５０ｓｃｃｍ、Ｎ2 ：５００ｓ
ｃｃｍの割合の混合ガスを供給し、温度６２０℃、圧力
０．３Ｔｏｒｒの条件で形成する）。次に、コ−ルドウ
ォ−ル型減圧ＣＶＤ装置によりＷＦ6 、ＳｉＨ4 の混合
ガスを用いて２０００Åのタングステンシリサイド層３
を形成し（例えば、ＷＦ6 ：１．６ｓｃｃｍ、ＳｉＨ
4 ：３００ｓｃｃｍの割合の混合ガスを供給し、温度３
８０℃、圧力２００ｍＴｏｒｒの条件で形成し）、ポリ
サイド層２３を形成する。その後、絶縁キャップ層とし
てのＳｉＯ2 キャップ膜４をＣＶＤ装置によりＳｉＨ
4 、Ｎ2 Ｏの混合ガスを用いて絶縁キャップ層としての
ＳｉＯ2 キャップ膜４を形成した後（例えばプラズマＣ
ＶＤ装置を用い、ＳｉＨ4 ：６ｓｃｃｍ、Ｎ2 Ｏ：４ｓ
ｃｃｍの割合の混合ガスを供給し、温度４００℃、圧力
２．２Ｔｏｒｒの条件で形成した後）、ＳｉＯ2 キャッ
プ膜４上にゲ−ト電極形成用のレジストパタ−ン５をフ
ォトリソグラフィ−技術により形成する。
【０００７】工程（ｂ）：ＳｉＯ2 キャップ膜４をＲＩ
Ｅ（Reactive Ion Etching）によりＣＦ4 ガスを用いて
エッチングし、次に、タングステンシリサイド層３及び
多結晶シリコン層２をＲＩＥによりＣｌ2 、Ｏ2 の混合
ガスを用いてエッチングする。
Ｅ（Reactive Ion Etching）によりＣＦ4 ガスを用いて
エッチングし、次に、タングステンシリサイド層３及び
多結晶シリコン層２をＲＩＥによりＣｌ2 、Ｏ2 の混合
ガスを用いてエッチングする。
【０００８】工程（ｃ）：不要となったレジストパタ−
ン５をＯ2 プラズマを用いてアッシングする。
ン５をＯ2 プラズマを用いてアッシングする。
【０００９】工程（ｄ）：酸素雰囲気中で９００℃、６
０分の熱酸化処理を施し、タングステンシリサイド層３
の結晶化を図ると共に、拡散層１４へのイオン注入用バ
ッファ酸化膜１２を形成した後、ＬＤＤ構造形成のため
のイオン注入を行う。なおこの時、ＳｉＯ2 キャップ膜
４が前記熱酸化処理により成長したＳｉＯ2 膜１１とな
ってタングステンシリサイド層３上に形成される。
０分の熱酸化処理を施し、タングステンシリサイド層３
の結晶化を図ると共に、拡散層１４へのイオン注入用バ
ッファ酸化膜１２を形成した後、ＬＤＤ構造形成のため
のイオン注入を行う。なおこの時、ＳｉＯ2 キャップ膜
４が前記熱酸化処理により成長したＳｉＯ2 膜１１とな
ってタングステンシリサイド層３上に形成される。
【００１０】工程（ｅ）：サイドウォ−ルを形成するた
めに、ＳｉＨ4 、Ｎ2 Ｏの混合ガスを用いてシリコン基
板１上に２５００ÅのＳｉＯ2 膜６を形成する（例え
ば、ＳｉＨ4 ：６５ｓｃｃｍ、Ｎ2 Ｏ：３２５０ｓｃｃ
ｍの割合の混合ガスを供給し、温度８５０℃、圧力０．
３５ｍＴｏｒｒの条件下の減圧ＣＶＤ法により形成す
る）。
めに、ＳｉＨ4 、Ｎ2 Ｏの混合ガスを用いてシリコン基
板１上に２５００ÅのＳｉＯ2 膜６を形成する（例え
ば、ＳｉＨ4 ：６５ｓｃｃｍ、Ｎ2 Ｏ：３２５０ｓｃｃ
ｍの割合の混合ガスを供給し、温度８５０℃、圧力０．
３５ｍＴｏｒｒの条件下の減圧ＣＶＤ法により形成す
る）。
【００１１】工程（ｆ）：ＣＦ4 とＣＨＦ3 の混合ガス
などを用いた異方性ドライエッチングによりＳｉＯ2 膜
６をエッチングし、サイドウォ−ル７を形成する。なお
この時、タングステンシリサイド層３上に残されている
ＳｉＯ2 膜を符号１３とする。
などを用いた異方性ドライエッチングによりＳｉＯ2 膜
６をエッチングし、サイドウォ−ル７を形成する。なお
この時、タングステンシリサイド層３上に残されている
ＳｉＯ2 膜を符号１３とする。
【００１２】工程（ｇ）：酸素雰囲気（Ｏ2 濃度１００
％）で、１０５０℃、３０分の熱酸化処理を施し、Ｓｉ
Ｏ2 膜９を形成する。
％）で、１０５０℃、３０分の熱酸化処理を施し、Ｓｉ
Ｏ2 膜９を形成する。
【００１３】
【発明が解決しようとする課題】特開平５−２２６６７
１号の公報に開示された半導体装置の製造方法に基づい
て半導体装置を製造する場合には、以下に示す課題があ
る。まず、工程（ａ）で示したように、前もって絶縁キ
ャップ層としてのＳｉＯ2キャップ膜４を形成する工程
が必要である。加えて、工程（ｂ）で示したように、Ｓ
ｉＯ2 キャップ膜４をエッチングするにはフッ素系のガ
スを用い、ポリサイド層２３のエッチングには塩素系の
ガスを用いる必要があるので、ＳｉＯ2 キャップ膜４と
ポリサイド層２３を所定のパターンにエッチングするに
はまず上層のＳｉＯ2 キャップ膜４をエッチングしてか
ら供給ガス種を切り換えてポリサイド層２３をエッチン
グしなければならず、必ず二段階のエッチング工程が必
要となる。この方法では、工程時間・工程数が共に増加
するため、半導体製造スピードが遅くなる（スループッ
トが低くなる）という課題がある。
１号の公報に開示された半導体装置の製造方法に基づい
て半導体装置を製造する場合には、以下に示す課題があ
る。まず、工程（ａ）で示したように、前もって絶縁キ
ャップ層としてのＳｉＯ2キャップ膜４を形成する工程
が必要である。加えて、工程（ｂ）で示したように、Ｓ
ｉＯ2 キャップ膜４をエッチングするにはフッ素系のガ
スを用い、ポリサイド層２３のエッチングには塩素系の
ガスを用いる必要があるので、ＳｉＯ2 キャップ膜４と
ポリサイド層２３を所定のパターンにエッチングするに
はまず上層のＳｉＯ2 キャップ膜４をエッチングしてか
ら供給ガス種を切り換えてポリサイド層２３をエッチン
グしなければならず、必ず二段階のエッチング工程が必
要となる。この方法では、工程時間・工程数が共に増加
するため、半導体製造スピードが遅くなる（スループッ
トが低くなる）という課題がある。
【００１４】さらに、タングステンシリサイド層３上に
形成される絶縁膜（ＳｉＯ2 膜）は、半導体製造工程中
の絶縁膜除去工程などで膜減りを起こし、ある程度以上
薄くなると熱酸化工程で異常酸化を引き起こしてしまう
ので、例えば、工程（ｆ）におけるＳｉＯ2 膜１３の膜
厚が所定以上に薄くなっている場合には、工程（ｇ）に
おける熱酸化処理でタングステンシリサイド層３に異常
酸化反応が生じる可能性があるので、最初にＳｉＯ2 キ
ャップ膜４をかなり厚めに形成しておく必要がある。こ
のためゲ−ト電極の高さが高くなり、半導体装置の平坦
性を損なうという課題がある。
形成される絶縁膜（ＳｉＯ2 膜）は、半導体製造工程中
の絶縁膜除去工程などで膜減りを起こし、ある程度以上
薄くなると熱酸化工程で異常酸化を引き起こしてしまう
ので、例えば、工程（ｆ）におけるＳｉＯ2 膜１３の膜
厚が所定以上に薄くなっている場合には、工程（ｇ）に
おける熱酸化処理でタングステンシリサイド層３に異常
酸化反応が生じる可能性があるので、最初にＳｉＯ2 キ
ャップ膜４をかなり厚めに形成しておく必要がある。こ
のためゲ−ト電極の高さが高くなり、半導体装置の平坦
性を損なうという課題がある。
【００１５】本発明は上記課題に鑑みなされたものであ
り、金属シリサイド層上にＳｉＯ2膜等の絶縁キャップ
層を形成しなくとも前記金属シリサイド層の異常酸化を
防止することができ、また従来の半導体装置の製造方法
に比べ、半導体装置の平坦性及び半導体装置製造のスル
−プットを向上させることができる半導体装置の製造方
法を提供することを目的としている。
り、金属シリサイド層上にＳｉＯ2膜等の絶縁キャップ
層を形成しなくとも前記金属シリサイド層の異常酸化を
防止することができ、また従来の半導体装置の製造方法
に比べ、半導体装置の平坦性及び半導体装置製造のスル
−プットを向上させることができる半導体装置の製造方
法を提供することを目的としている。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置の製造方法は、ポリサイドゲ
−トを用いた半導体装置の製造方法において、一度熱処
理が施されたポリサイドゲ−トに対して、１０％以上の
Ｎ2 を含むＯ2 雰囲気下で２回目以降の熱処理を施すこ
とを特徴としている。
に本発明に係る半導体装置の製造方法は、ポリサイドゲ
−トを用いた半導体装置の製造方法において、一度熱処
理が施されたポリサイドゲ−トに対して、１０％以上の
Ｎ2 を含むＯ2 雰囲気下で２回目以降の熱処理を施すこ
とを特徴としている。
【００１７】
【作用】図２及び図３に基づいて作用を説明する。図３
（ａ）は酸化反応が正常に進行している場合における金
属シリサイド層とＳｉＯ2 膜との界面の状態を示した模
式図であり、図３（ｂ）は異常な酸化反応が進行してい
る場合における金属シリサイド層とＳｉＯ2 膜との界面
の状態を示した模式図である。以下、金属シリサイド層
がタングステンシリサイド（ＷＳｉ）層である場合につ
いて説明する。
（ａ）は酸化反応が正常に進行している場合における金
属シリサイド層とＳｉＯ2 膜との界面の状態を示した模
式図であり、図３（ｂ）は異常な酸化反応が進行してい
る場合における金属シリサイド層とＳｉＯ2 膜との界面
の状態を示した模式図である。以下、金属シリサイド層
がタングステンシリサイド（ＷＳｉ）層である場合につ
いて説明する。
【００１８】半導体基板上に金属シリサイド層として形
成されたＷＳｉ層は、通常、形成直後はアモルファス状
態であるが、一旦熱処理を行うと正方晶構造のＷＳｉ2
結晶になる。そして、その後の工程で熱酸化処理する場
合、ＷＳｉ表層部分のＷＳｉ2 −ＳｉＯ2 膜３１界面で
酸化反応が進行するわけであるが、多結晶シリコン層
（図示せず）から拡散されたシリコン３５の供給と、雰
囲気から表面ＳｉＯ2 膜３１中を拡散した酸素３２の供
給とによって反応は維持される。しかし、ＷＳｉ層表面
のＳｉＯ2 膜３１がない場合、あるいは非常に薄い場
合、多結晶シリコン層（図示せず）からのシリコン３５
の供給に比べて酸素３２の供給が相対的に過剰になり、
反応相手を失った酸素３２はＷＳｉ2 のＷと結合するこ
とになってＷＯ3 （酸化タングステン３６）が生成さ
れ、ＷＳｉが異常酸化される。
成されたＷＳｉ層は、通常、形成直後はアモルファス状
態であるが、一旦熱処理を行うと正方晶構造のＷＳｉ2
結晶になる。そして、その後の工程で熱酸化処理する場
合、ＷＳｉ表層部分のＷＳｉ2 −ＳｉＯ2 膜３１界面で
酸化反応が進行するわけであるが、多結晶シリコン層
（図示せず）から拡散されたシリコン３５の供給と、雰
囲気から表面ＳｉＯ2 膜３１中を拡散した酸素３２の供
給とによって反応は維持される。しかし、ＷＳｉ層表面
のＳｉＯ2 膜３１がない場合、あるいは非常に薄い場
合、多結晶シリコン層（図示せず）からのシリコン３５
の供給に比べて酸素３２の供給が相対的に過剰になり、
反応相手を失った酸素３２はＷＳｉ2 のＷと結合するこ
とになってＷＯ3 （酸化タングステン３６）が生成さ
れ、ＷＳｉが異常酸化される。
【００１９】実際のＬＳＩプロセスではタングステンポ
リサイドゲートの形成後、酸化処理が行われ、さらにイ
オン注入やＷＳｉ上のＳｉＯ2 膜のエッチングといった
処理が施され、再度熱処理される。この時点で上記異常
酸化が発生することが多く見られる。
リサイドゲートの形成後、酸化処理が行われ、さらにイ
オン注入やＷＳｉ上のＳｉＯ2 膜のエッチングといった
処理が施され、再度熱処理される。この時点で上記異常
酸化が発生することが多く見られる。
【００２０】従来の技術では、ＷＳｉ層上に絶縁キャッ
プ層として予めある程度の膜厚のＳｉＯ2 キャップ膜を
形成しておき、この酸化膜によって酸素３２の供給を律
速させ異常酸化を抑制している。本発明は酸素３２の供
給の律速化を前記ＳｉＯ2 キャップ膜を用いるのではな
く、タングステンポリサイドゲ−トに対する２回目以降
の熱処理雰囲気を工夫することによって実現するもので
ある。すなわち、２回目以降の熱処理雰囲気として１０
０％の酸素を用いるのではなく、Ｎ2 で希釈した酸素雰
囲気を用いることによって酸素３２の供給を律速し、酸
素３２とシリコン３５との供給バランスをとり、異常酸
化反応の発生を抑制している。
プ層として予めある程度の膜厚のＳｉＯ2 キャップ膜を
形成しておき、この酸化膜によって酸素３２の供給を律
速させ異常酸化を抑制している。本発明は酸素３２の供
給の律速化を前記ＳｉＯ2 キャップ膜を用いるのではな
く、タングステンポリサイドゲ−トに対する２回目以降
の熱処理雰囲気を工夫することによって実現するもので
ある。すなわち、２回目以降の熱処理雰囲気として１０
０％の酸素を用いるのではなく、Ｎ2 で希釈した酸素雰
囲気を用いることによって酸素３２の供給を律速し、酸
素３２とシリコン３５との供給バランスをとり、異常酸
化反応の発生を抑制している。
【００２１】図２はＷＳｉ層上に形成されたＳｉＯ2 膜
厚とその後の熱酸化処理（１０５０℃、３０分の熱酸化
処理）によって異常酸化の発生する割合を示したグラフ
である。横軸にＳｉＯ2 の膜厚、縦軸に異常酸化率をと
り、○で示したグラフは酸素１００％の雰囲気で行った
場合を示し、●で示したグラフは窒素希釈酸素濃度１０
％の雰囲気で行った場合を示している。
厚とその後の熱酸化処理（１０５０℃、３０分の熱酸化
処理）によって異常酸化の発生する割合を示したグラフ
である。横軸にＳｉＯ2 の膜厚、縦軸に異常酸化率をと
り、○で示したグラフは酸素１００％の雰囲気で行った
場合を示し、●で示したグラフは窒素希釈酸素濃度１０
％の雰囲気で行った場合を示している。
【００２２】図２からわかるように、ＷＳｉ層上のＳｉ
Ｏ2 膜厚が薄くなるにつれ異常酸化の発生率が増大して
いる。これはＳｉＯ2 膜厚が薄くなると、ＳｉＯ2 膜中
を拡散してＳｉＯ2 膜−ＷＳｉ界面に到達する酸素３２
の量が急激に増加するためである。ここで注目すべき
は、濃度１００％の酸素雰囲気を用いるよりもＮ2 希釈
の濃度１０％の酸素雰囲気を用いた方が、ＷＳｉ層上の
ＳｉＯ2 膜が薄くなっても異常酸化が発生しにくいとい
うことである。図２のグラフは、従来の半導体装置の製
造方法の場合、異常酸化を防止するにはＷＳｉ層上のＳ
ｉＯ2 膜厚が１００ｎｍ程度必要で、前もってＳｉＯ2
キャップ膜を形成しておかなければならないことを示し
ている。しかし本発明に係る半導体装置の製造方法の場
合、ＷＳｉ層上のＳｉＯ2 膜厚が５０ｎｍであっても殆
ど異常酸化反応は発生せず、前もってＳｉＯ2 キャップ
膜を形成しておかなくとも半導体装置の各熱処理工程で
ＷＳｉ層上に形成されるＳｉＯ2 膜の膜厚で十分異常酸
化反応を抑制することができることを示している。すな
わち本発明に係る半導体装置の製造方法を用いれば、Ｗ
Ｓｉ層上に絶縁キャップ層としてＳｉＯ2 キャップ膜を
形成しなくともＷＳｉ層の異常酸化を防ぐことが可能で
ある。
Ｏ2 膜厚が薄くなるにつれ異常酸化の発生率が増大して
いる。これはＳｉＯ2 膜厚が薄くなると、ＳｉＯ2 膜中
を拡散してＳｉＯ2 膜−ＷＳｉ界面に到達する酸素３２
の量が急激に増加するためである。ここで注目すべき
は、濃度１００％の酸素雰囲気を用いるよりもＮ2 希釈
の濃度１０％の酸素雰囲気を用いた方が、ＷＳｉ層上の
ＳｉＯ2 膜が薄くなっても異常酸化が発生しにくいとい
うことである。図２のグラフは、従来の半導体装置の製
造方法の場合、異常酸化を防止するにはＷＳｉ層上のＳ
ｉＯ2 膜厚が１００ｎｍ程度必要で、前もってＳｉＯ2
キャップ膜を形成しておかなければならないことを示し
ている。しかし本発明に係る半導体装置の製造方法の場
合、ＷＳｉ層上のＳｉＯ2 膜厚が５０ｎｍであっても殆
ど異常酸化反応は発生せず、前もってＳｉＯ2 キャップ
膜を形成しておかなくとも半導体装置の各熱処理工程で
ＷＳｉ層上に形成されるＳｉＯ2 膜の膜厚で十分異常酸
化反応を抑制することができることを示している。すな
わち本発明に係る半導体装置の製造方法を用いれば、Ｗ
Ｓｉ層上に絶縁キャップ層としてＳｉＯ2 キャップ膜を
形成しなくともＷＳｉ層の異常酸化を防ぐことが可能で
ある。
【００２３】
【実施例及び比較例】以下、本発明に係る半導体装置の
製造方法の実施例を図面に基づいて説明する。図１は実
施例に係る半導体装置の製造方法を用いてＭＯＳトラン
ジスタのゲ−ト電極を形成する場合の各工程を順に示し
た模式的断面図である。
製造方法の実施例を図面に基づいて説明する。図１は実
施例に係る半導体装置の製造方法を用いてＭＯＳトラン
ジスタのゲ−ト電極を形成する場合の各工程を順に示し
た模式的断面図である。
【００２４】工程（ａ）：半導体基板１上に形成された
ゲート酸化膜８上に減圧ＣＶＤ装置によりＳｉＨ4 、Ｎ
2 の混合ガスを用いて２０００Åの多結晶シリコン層２
を形成する（例えば、ＳｉＨ4 ：２５０ｓｃｃｍ、Ｎ
2 ：５００ｓｃｃｍの割合の混合ガスを供給し、温度６
２０℃、圧力０．３Ｔｏｒｒの条件で形成する）。次
に、コールドウォール型減圧ＣＶＤ装置によりＷＦ6 、
ＳｉＨ4 の混合ガスを用いて２０００Åのタングステン
シリサイド（ＷＳｉ）層３を形成する（例えば、ＷＦ
6 ：１．６ｓｃｃｍ、ＳｉＨ4 ：３００ｓｃｃｍの割合
の混合ガスを供給し、温度６２０℃、圧力０．３Ｔｏｒ
ｒの条件で形成する）。その後、ゲート電極形成用のレ
ジストパターン５をフォトリソグラフィー技術により形
成する。
ゲート酸化膜８上に減圧ＣＶＤ装置によりＳｉＨ4 、Ｎ
2 の混合ガスを用いて２０００Åの多結晶シリコン層２
を形成する（例えば、ＳｉＨ4 ：２５０ｓｃｃｍ、Ｎ
2 ：５００ｓｃｃｍの割合の混合ガスを供給し、温度６
２０℃、圧力０．３Ｔｏｒｒの条件で形成する）。次
に、コールドウォール型減圧ＣＶＤ装置によりＷＦ6 、
ＳｉＨ4 の混合ガスを用いて２０００Åのタングステン
シリサイド（ＷＳｉ）層３を形成する（例えば、ＷＦ
6 ：１．６ｓｃｃｍ、ＳｉＨ4 ：３００ｓｃｃｍの割合
の混合ガスを供給し、温度６２０℃、圧力０．３Ｔｏｒ
ｒの条件で形成する）。その後、ゲート電極形成用のレ
ジストパターン５をフォトリソグラフィー技術により形
成する。
【００２５】工程（ｂ）：ＷＳｉ層３及び多結晶シリコ
ン層２とで構成されるポリサイド層２３をＲＩＥにより
Ｃｌ2 、Ｏ2 の混合ガスを用いてエッチングする。
ン層２とで構成されるポリサイド層２３をＲＩＥにより
Ｃｌ2 、Ｏ2 の混合ガスを用いてエッチングする。
【００２６】工程（ｃ）：不用となったレジストパタ−
ン５をＯ2 プラズマを用いてアッシングする。
ン５をＯ2 プラズマを用いてアッシングする。
【００２７】工程（ｄ）：９００℃、６０分の熱酸化処
理を行いＷＳｉ層３の結晶化を図ると共に、拡散層１４
上にイオン注入のためのバッファ酸化膜１２を形成した
後、ＬＤＤ構造形成のためのイオン注入を行う。なおこ
の時、前記熱酸化処理によりＷＳｉ層３上にはＳｉＯ2
膜１５が形成される。
理を行いＷＳｉ層３の結晶化を図ると共に、拡散層１４
上にイオン注入のためのバッファ酸化膜１２を形成した
後、ＬＤＤ構造形成のためのイオン注入を行う。なおこ
の時、前記熱酸化処理によりＷＳｉ層３上にはＳｉＯ2
膜１５が形成される。
【００２８】工程（ｅ）：サイドウォールを形成するた
め、ＳｉＨ4 ガスとＮ2 Ｏガスを用いて半導体基板１上
に２５００ÅのＳｉＯ2 膜６を形成する（例えば、Ｓｉ
Ｈ4：６５ｓｃｃｍ、Ｎ2 Ｏ：３２５０ｓｃｃｍの割合
の混合ガスを供給し、温度８５０℃、圧力０．３５ｍＴ
ｏｒｒの条件下の減圧ＣＶＤ法により形成する）。
め、ＳｉＨ4 ガスとＮ2 Ｏガスを用いて半導体基板１上
に２５００ÅのＳｉＯ2 膜６を形成する（例えば、Ｓｉ
Ｈ4：６５ｓｃｃｍ、Ｎ2 Ｏ：３２５０ｓｃｃｍの割合
の混合ガスを供給し、温度８５０℃、圧力０．３５ｍＴ
ｏｒｒの条件下の減圧ＣＶＤ法により形成する）。
【００２９】工程（ｆ）：異方性エッチング例えばＣＦ
4 とＣＨＦ3 の混合ガスを用いた異方性ドライエッチン
グによりＳｉＯ2 膜６をエッチングし、サイドウォール
７を形成する。この時、前記エッチングにより除去され
ずにＷＳｉ層３上に残っているＳｉＯ2 膜を１６とす
る。
4 とＣＨＦ3 の混合ガスを用いた異方性ドライエッチン
グによりＳｉＯ2 膜６をエッチングし、サイドウォール
７を形成する。この時、前記エッチングにより除去され
ずにＷＳｉ層３上に残っているＳｉＯ2 膜を１６とす
る。
【００３０】工程（ｇ）：窒素希釈の酸素雰囲気（Ｏ2
濃度１０％）で、１０５０℃、３０分の熱酸化処理を施
し、拡散層１４上にＳｉＯ2 膜９を形成する。
濃度１０％）で、１０５０℃、３０分の熱酸化処理を施
し、拡散層１４上にＳｉＯ2 膜９を形成する。
【００３１】以上説明したように実施例に係る半導体装
置の製造方法にあっては、図４に示した従来の半導体装
置の製造方法に比べ、工程（ａ）においてＳｉＯ2 キャ
ップ膜４を形成する工程を省略することができ、さらに
工程（ｂ）においてＳｉＯ2キャップ膜４をエッチング
する工程も省略することができる。図１の工程（ｄ）で
ＷＳｉ層３の表面上には１０００Å程度のＳｉＯ2 膜１
５が形成されるが、ＳｉＯ2 膜１５は工程（ｆ）で厚さ
が４００Å程度のＳｉＯ2膜１６になっている。この状
態で工程（ｇ）において前記条件のもとで熱酸化処理を
行った後、断面をＳＥＭ観察したがＷＳｉ層３の異常酸
化は認められなかった。
置の製造方法にあっては、図４に示した従来の半導体装
置の製造方法に比べ、工程（ａ）においてＳｉＯ2 キャ
ップ膜４を形成する工程を省略することができ、さらに
工程（ｂ）においてＳｉＯ2キャップ膜４をエッチング
する工程も省略することができる。図１の工程（ｄ）で
ＷＳｉ層３の表面上には１０００Å程度のＳｉＯ2 膜１
５が形成されるが、ＳｉＯ2 膜１５は工程（ｆ）で厚さ
が４００Å程度のＳｉＯ2膜１６になっている。この状
態で工程（ｇ）において前記条件のもとで熱酸化処理を
行った後、断面をＳＥＭ観察したがＷＳｉ層３の異常酸
化は認められなかった。
【００３２】〈比較例〉ＳｉＯ2 キャップ膜４の膜厚が
約５００Å（サンプルａ）のものと約１０００Å（サン
プルｂ）のものとの二種類のサンプルに関し、図４に示
した工程に従ってポリサイドゲ−ト電極を有するＭＯＳ
トランジスタを製造した。図４（ｄ）の工程においてＷ
Ｓｉ層３上面のＳｉＯ2 膜１１の膜厚は、サンプルａで
は１０８０Å程度であり、サンプルｂでは１３３０Å程
度であったが、図４（ｆ）の工程になると、ＷＳｉ層３
上面のＳｉＯ2 膜１３の膜厚はサンプルａでは４９０Å
程度、サンプルｂでは７４０Å程度になっていた。この
状態で図４（ｇ）の工程での熱酸化処理をＯ2 ：１００
％雰囲気中で施したところ、サンプルｂでは異常酸化を
生じなかったが、サンプルａでは異常酸化を生じた。
約５００Å（サンプルａ）のものと約１０００Å（サン
プルｂ）のものとの二種類のサンプルに関し、図４に示
した工程に従ってポリサイドゲ−ト電極を有するＭＯＳ
トランジスタを製造した。図４（ｄ）の工程においてＷ
Ｓｉ層３上面のＳｉＯ2 膜１１の膜厚は、サンプルａで
は１０８０Å程度であり、サンプルｂでは１３３０Å程
度であったが、図４（ｆ）の工程になると、ＷＳｉ層３
上面のＳｉＯ2 膜１３の膜厚はサンプルａでは４９０Å
程度、サンプルｂでは７４０Å程度になっていた。この
状態で図４（ｇ）の工程での熱酸化処理をＯ2 ：１００
％雰囲気中で施したところ、サンプルｂでは異常酸化を
生じなかったが、サンプルａでは異常酸化を生じた。
【００３３】以上説明したように従来の半導体製造方法
の場合、上記比較例及び図２のグラフに示したように、
異常酸化反応の発生を防止するには、ＷＳｉ層３の上面
に絶縁キャップ層として１０００Å（１００ｎｍ）程度
のＳｉＯ2 キャップ膜４を形成する必要があるのに対
し、実施例に係る半導体装置の製造方法の場合、ＳｉＯ
2 キャップ膜４等の絶縁キャップ層を形成しなくとも異
常酸化反応の発生を防止することができる。また前記絶
縁キャップ層を形成しなくてよいので、その分、ゲ−ト
電極の高さを抑えることができ半導体装置の平坦性を向
上させることができる（図１（ｇ）及び図４（ｇ）参
照）。
の場合、上記比較例及び図２のグラフに示したように、
異常酸化反応の発生を防止するには、ＷＳｉ層３の上面
に絶縁キャップ層として１０００Å（１００ｎｍ）程度
のＳｉＯ2 キャップ膜４を形成する必要があるのに対
し、実施例に係る半導体装置の製造方法の場合、ＳｉＯ
2 キャップ膜４等の絶縁キャップ層を形成しなくとも異
常酸化反応の発生を防止することができる。また前記絶
縁キャップ層を形成しなくてよいので、その分、ゲ−ト
電極の高さを抑えることができ半導体装置の平坦性を向
上させることができる（図１（ｇ）及び図４（ｇ）参
照）。
【００３４】
【発明の効果】以上詳述したように本発明に係る半導体
装置の製造方法にあっては、異常酸化防止用のＳｉＯ2
キャップ膜等の絶縁キャップ層を熱酸化処理前にＣＶＤ
法などで金属シリサイド層の上面に形成しなくとも、異
常酸化を防止することができる。また、前記絶縁キャッ
プ層を形成しなくてもよいので該形成工程を省くことが
でき、したがって電極パタ−ンを形成する際の前記絶縁
キャップ層のエッチング工程をも省くことができるの
で、従来の半導体装置の製造方法に比べ、半導体装置製
造のスル−プットを向上させることができる。さらに前
記絶縁キャップ層を形成しなくてもよくなる分、素子の
高さを抑えることができ、半導体装置の平坦性を向上さ
せることができる。
装置の製造方法にあっては、異常酸化防止用のＳｉＯ2
キャップ膜等の絶縁キャップ層を熱酸化処理前にＣＶＤ
法などで金属シリサイド層の上面に形成しなくとも、異
常酸化を防止することができる。また、前記絶縁キャッ
プ層を形成しなくてもよいので該形成工程を省くことが
でき、したがって電極パタ−ンを形成する際の前記絶縁
キャップ層のエッチング工程をも省くことができるの
で、従来の半導体装置の製造方法に比べ、半導体装置製
造のスル−プットを向上させることができる。さらに前
記絶縁キャップ層を形成しなくてもよくなる分、素子の
高さを抑えることができ、半導体装置の平坦性を向上さ
せることができる。
【図１】本発明の実施例に係る半導体装置の製造方法を
用いて半導体装置を製造する場合の各工程を順に模式的
に示した断面図である。
用いて半導体装置を製造する場合の各工程を順に模式的
に示した断面図である。
【図２】タングステンシリサイド（ＷＳｉ）層上に形成
されたＳｉＯ2 膜の膜厚と異常酸化の発生する割合を示
したグラフである。
されたＳｉＯ2 膜の膜厚と異常酸化の発生する割合を示
したグラフである。
【図３】（ａ）は正常な酸化反応が進行している場合の
タングステンシリサイド（ＷＳｉ）層とＳｉＯ2 膜との
界面付近の状態を模式的に示した断面図である。（ｂ）
は異常酸化反応が進行している場合のＷＳｉ層とＳｉＯ
2 膜との界面付近の状態を模式的に示した断面図であ
る。
タングステンシリサイド（ＷＳｉ）層とＳｉＯ2 膜との
界面付近の状態を模式的に示した断面図である。（ｂ）
は異常酸化反応が進行している場合のＷＳｉ層とＳｉＯ
2 膜との界面付近の状態を模式的に示した断面図であ
る。
【図４】従来の半導体装置の製造方法で半導体装置を製
造する場合の各工程を順に模式的に示した断面図であ
る。
造する場合の各工程を順に模式的に示した断面図であ
る。
１ 半導体基板 ２ 多結晶シリコン層 ３ タングステンシリサイド（ＷＳｉ）層 ２３ ポリサイド層
Claims (1)
- 【請求項１】 ポリサイドゲートを用いた半導体装置の
製造方法において、一度熱処理が施されたポリサイドゲ
−トに対して、１０％以上のＮ2 を含むＯ2雰囲気下で
２回目以降の熱処理を施すことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16649094A JPH0832066A (ja) | 1994-07-19 | 1994-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16649094A JPH0832066A (ja) | 1994-07-19 | 1994-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832066A true JPH0832066A (ja) | 1996-02-02 |
Family
ID=15832355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16649094A Pending JPH0832066A (ja) | 1994-07-19 | 1994-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832066A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975397A (en) * | 1985-04-13 | 1990-12-04 | Feldmuehle Aktiengesellschaft | Sintered molding, a method for producing it and its use |
| JP2005045204A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | リセスを備えたｓｏｉ構造の半導体素子及びその製造方法 |
| KR100472745B1 (ko) * | 2002-10-31 | 2005-03-11 | 삼성전자주식회사 | 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법. |
| KR100465855B1 (ko) * | 1997-12-27 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
-
1994
- 1994-07-19 JP JP16649094A patent/JPH0832066A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975397A (en) * | 1985-04-13 | 1990-12-04 | Feldmuehle Aktiengesellschaft | Sintered molding, a method for producing it and its use |
| KR100465855B1 (ko) * | 1997-12-27 | 2005-05-19 | 주식회사 하이닉스반도체 | 반도체장치의게이트전극형성방법 |
| KR100472745B1 (ko) * | 2002-10-31 | 2005-03-11 | 삼성전자주식회사 | 게이트 전극 형성 방법, 게이트 전극을 포함하는 반도체장치의 형성 방법 및 기판의 산화 방법. |
| US6881637B2 (en) | 2002-10-31 | 2005-04-19 | Samsung Electronics Co., Ltd. | Method of forming a gate electrode, method of manufacturing a semiconductor device having the gate electrode, and method of oxidizing a substrate |
| JP2005045204A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | リセスを備えたｓｏｉ構造の半導体素子及びその製造方法 |
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