JPH06232171A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH06232171A JPH06232171A JP1871393A JP1871393A JPH06232171A JP H06232171 A JPH06232171 A JP H06232171A JP 1871393 A JP1871393 A JP 1871393A JP 1871393 A JP1871393 A JP 1871393A JP H06232171 A JPH06232171 A JP H06232171A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ソース抵抗が低く、かつ、ドレイン耐圧の良
好なＦＥＴの製造方法を提供する。 【構成】 半導体基板１１の表層部にチャネル層１３が
形成され、このチャネル層１３上に２つのレジストパタ
ーン１５ａ，ｂが形成される。この２つのパターン１５
ａ，ｂ間のチャネル層１３には不純物が添加されないソ
ース領域側に傾斜した方向からｎ型不純物が各パターン
をマスクとして高濃度に注入され、ソース領域１６およ
びドレイン領域１７が形成される。各パターン１５ａ，
ｂの外形がエッチングにより縮小された後、ＳｉＯ2 膜
１８が堆積される。その後、各パターンが除去され、Ｓ
ｉＯ2 膜１８によって複数の反転パターンが形成され
る。ゲート電極２１はソース領域側の反転パターンに形
成される。
好なＦＥＴの製造方法を提供する。 【構成】 半導体基板１１の表層部にチャネル層１３が
形成され、このチャネル層１３上に２つのレジストパタ
ーン１５ａ，ｂが形成される。この２つのパターン１５
ａ，ｂ間のチャネル層１３には不純物が添加されないソ
ース領域側に傾斜した方向からｎ型不純物が各パターン
をマスクとして高濃度に注入され、ソース領域１６およ
びドレイン領域１７が形成される。各パターン１５ａ，
ｂの外形がエッチングにより縮小された後、ＳｉＯ2 膜
１８が堆積される。その後、各パターンが除去され、Ｓ
ｉＯ2 膜１８によって複数の反転パターンが形成され
る。ゲート電極２１はソース領域側の反転パターンに形
成される。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴ）の製造方法に関し、特に高出力で高利得な特
性を備えた集積化に適したＦＥＴの製造方法に関するも
のである。
（ＦＥＴ）の製造方法に関し、特に高出力で高利得な特
性を備えた集積化に適したＦＥＴの製造方法に関するも
のである。
【０００２】
【従来の技術】近年、情報ネットワークシステムの急速
な進展に伴って半導体デバイスにも超高速動作、高周波
動作、低消費電力、高効率のものが要求されている。Ｇ
ａＡｓからなるショットキバリア型ＦＥＴ（ＭＥＳＦＥ
Ｔ）はこの要求に合致し、超高速、高周波回路へこのＧ
ａＡｓＭＥＳＦＥＴを応用する研究が勢力的に行われて
いる。ＧａＡｓＭＥＳＦＥＴの高出力、高効率化を図る
ためには、ソース電極・ゲート電極間の抵抗、即ちソー
ス抵抗を低減させてトランスコンダクタンス（ｇm ）を
向上させると共に、ゲート電極・ドレイン電極間におけ
るドレイン耐圧を増大させることが重要である。
な進展に伴って半導体デバイスにも超高速動作、高周波
動作、低消費電力、高効率のものが要求されている。Ｇ
ａＡｓからなるショットキバリア型ＦＥＴ（ＭＥＳＦＥ
Ｔ）はこの要求に合致し、超高速、高周波回路へこのＧ
ａＡｓＭＥＳＦＥＴを応用する研究が勢力的に行われて
いる。ＧａＡｓＭＥＳＦＥＴの高出力、高効率化を図る
ためには、ソース電極・ゲート電極間の抵抗、即ちソー
ス抵抗を低減させてトランスコンダクタンス（ｇm ）を
向上させると共に、ゲート電極・ドレイン電極間におけ
るドレイン耐圧を増大させることが重要である。
【０００３】このような低ソース抵抗で高ドレイン耐圧
を持つＧａＡｓＭＥＳＦＥＴを歩留まり良く製造する方
法として、従来、例えば、特開昭５８−６０５７４号公
報に開示された技術がある。この製造方法においては図
３に示す構造を持つＧａＡａＭＥＳＦＥＴが製造され
る。ソース領域３，ドレイン領域４は、低抵抗に形成さ
れており、ＧａＡｓ半導体基板１の能動層２上に形成さ
れたゲート電極５に対して自己整合的に形成されてい
る。ソース電極６，ドレイン電極７はソース領域３，ド
レイン領域４にそれぞれオーミック接触して形成されて
いる。
を持つＧａＡｓＭＥＳＦＥＴを歩留まり良く製造する方
法として、従来、例えば、特開昭５８−６０５７４号公
報に開示された技術がある。この製造方法においては図
３に示す構造を持つＧａＡａＭＥＳＦＥＴが製造され
る。ソース領域３，ドレイン領域４は、低抵抗に形成さ
れており、ＧａＡｓ半導体基板１の能動層２上に形成さ
れたゲート電極５に対して自己整合的に形成されてい
る。ソース電極６，ドレイン電極７はソース領域３，ド
レイン領域４にそれぞれオーミック接触して形成されて
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法によっては、ソース領域３・ゲート電極５
間の距離Ｌsgとドレイン領域４・ゲート電極５間の距離
Ｌdgとが等しく形成される。従って、ソース抵抗Ｒs を
低減させるためにソース・ゲート間の距離Ｌsgを短く形
成しようとすると、ドレイン・ゲート間の距離Ｌdgも同
様に短く形成されてしまう。このため、ドレイン耐圧は
低下してしまう。一方、ドレイン耐圧を向上させるた
め、ドレイン・ゲート間の距離Ｌdgを長くするとこれに
伴ってソース・ゲート間の距離Ｌsgも長くなり、今度は
ソース抵抗Ｒs が増大してしまう。このような問題を解
消するには、距離Ｌdgが距離Ｌsgより長くなる非対称な
ＦＥＴ構造を実現する必要がある。
来の製造方法によっては、ソース領域３・ゲート電極５
間の距離Ｌsgとドレイン領域４・ゲート電極５間の距離
Ｌdgとが等しく形成される。従って、ソース抵抗Ｒs を
低減させるためにソース・ゲート間の距離Ｌsgを短く形
成しようとすると、ドレイン・ゲート間の距離Ｌdgも同
様に短く形成されてしまう。このため、ドレイン耐圧は
低下してしまう。一方、ドレイン耐圧を向上させるた
め、ドレイン・ゲート間の距離Ｌdgを長くするとこれに
伴ってソース・ゲート間の距離Ｌsgも長くなり、今度は
ソース抵抗Ｒs が増大してしまう。このような問題を解
消するには、距離Ｌdgが距離Ｌsgより長くなる非対称な
ＦＥＴ構造を実現する必要がある。
【０００５】
【課題を解決するための手段】このために本発明は、半
導体基板の表層部に能動層を形成する工程と、この能動
層上に単層のレジスト層を形成してこの単層レジスト層
によって少なくとも２つのパターンを形成する工程と、
これらパターン間の能動層には不純物が添加されないソ
ース領域側に傾斜した方向から能動層と同じ導電型の不
純物を上記各パターンをマスクとして高濃度に注入しソ
ース領域およびドレイン領域を形成する工程と、上記各
パターンの外形をエッチングにより縮小させる工程と、
縮小した各パターン上に絶縁膜を形成する工程と、各パ
ターンを除去して絶縁膜に複数の反転パターンを形成す
る工程と、ソース領域側の反転パターンにゲート電極を
形成する工程とを備えてＦＥＴを製造する。
導体基板の表層部に能動層を形成する工程と、この能動
層上に単層のレジスト層を形成してこの単層レジスト層
によって少なくとも２つのパターンを形成する工程と、
これらパターン間の能動層には不純物が添加されないソ
ース領域側に傾斜した方向から能動層と同じ導電型の不
純物を上記各パターンをマスクとして高濃度に注入しソ
ース領域およびドレイン領域を形成する工程と、上記各
パターンの外形をエッチングにより縮小させる工程と、
縮小した各パターン上に絶縁膜を形成する工程と、各パ
ターンを除去して絶縁膜に複数の反転パターンを形成す
る工程と、ソース領域側の反転パターンにゲート電極を
形成する工程とを備えてＦＥＴを製造する。
【０００６】また、形成した複数の各反転パターンにそ
れぞれゲート電極を形成する。
れぞれゲート電極を形成する。
【０００７】また、半導体基板の表層部に複数の能動層
を形成する工程と、これら各能動層上に単層のレジスト
層を形成してこの単層レジスト層によって各能動層に対
して少なくとも２つのパターンを形成する工程と、これ
らパターン間の能動層には不純物が添加されないソース
領域側に傾斜した方向から能動層と同じ導電型の不純物
を各パターンをマスクとして高濃度に注入し複数のソー
ス領域およびドレイン領域を形成する工程と、各パター
ンの外形をエッチングにより縮小させる工程と、縮小し
た各パターン上に絶縁膜を形成する工程と、各パターン
を除去して各能動層に対して複数の反転パターンをこの
絶縁膜に形成する工程と、一群の各能動層に対して形成
された複数の反転パターンのうちソース領域側の反転パ
ターンにゲート電極を形成し他群の各能動層に対して形
成された複数の各反転パターンにそれぞれゲート電極を
形成する工程とを備えてＦＥＴを製造する。
を形成する工程と、これら各能動層上に単層のレジスト
層を形成してこの単層レジスト層によって各能動層に対
して少なくとも２つのパターンを形成する工程と、これ
らパターン間の能動層には不純物が添加されないソース
領域側に傾斜した方向から能動層と同じ導電型の不純物
を各パターンをマスクとして高濃度に注入し複数のソー
ス領域およびドレイン領域を形成する工程と、各パター
ンの外形をエッチングにより縮小させる工程と、縮小し
た各パターン上に絶縁膜を形成する工程と、各パターン
を除去して各能動層に対して複数の反転パターンをこの
絶縁膜に形成する工程と、一群の各能動層に対して形成
された複数の反転パターンのうちソース領域側の反転パ
ターンにゲート電極を形成し他群の各能動層に対して形
成された複数の各反転パターンにそれぞれゲート電極を
形成する工程とを備えてＦＥＴを製造する。
【０００８】
【作用】ソース領域への不純物注入は、最もソース側に
あるレジストパターンと半導体基板との接触端部にまで
行われる。また、ドレイン領域への不純物注入は、最も
ドレイン側にあるレジストパターンと半導体基板との接
触端部から離れて行われる。その後、各レジストパター
ンの外形が縮小され、この縮小したレジストパターンの
反転跡にゲート電極が形成される。従って、ソース領域
端部およびゲート電極間の距離は短く、ドレイン領域端
部およびゲート電極間の距離は長く形成され、ＦＥＴは
非対称構造になる。
あるレジストパターンと半導体基板との接触端部にまで
行われる。また、ドレイン領域への不純物注入は、最も
ドレイン側にあるレジストパターンと半導体基板との接
触端部から離れて行われる。その後、各レジストパター
ンの外形が縮小され、この縮小したレジストパターンの
反転跡にゲート電極が形成される。従って、ソース領域
端部およびゲート電極間の距離は短く、ドレイン領域端
部およびゲート電極間の距離は長く形成され、ＦＥＴは
非対称構造になる。
【０００９】また、各反転パターンにゲート電極を形成
することにより、マルチゲートを持つ非対称なＦＥＴが
容易に製造される。
することにより、マルチゲートを持つ非対称なＦＥＴが
容易に製造される。
【００１０】また、一群の各能動層に対して形成された
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成し、他群の各能動層に対して形成さ
れた複数の各反転パターンにそれぞれゲート電極を形成
することにより、シングルゲートの非対称ＦＥＴとマル
チゲートの非対称ＦＥＴとが同時に製造される。
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成し、他群の各能動層に対して形成さ
れた複数の各反転パターンにそれぞれゲート電極を形成
することにより、シングルゲートの非対称ＦＥＴとマル
チゲートの非対称ＦＥＴとが同時に製造される。
【００１１】
【実施例】図１は本発明の一実施例によるＧａＡｓＭＥ
ＳＦＥＴの製造方法を示す工程断面図である。
ＳＦＥＴの製造方法を示す工程断面図である。
【００１２】半絶縁性ＧａＡｓ半導体基板１１の主表面
にレジスト層１２が塗布される。このレジスト層１２は
リソグラフィ技術によってパターニングされ、能動層形
成領域の上部にあるレジスト層１２が選択的に除去され
る。次に、パターニングされたこのレジスト層１２をマ
スクとして半導体基板１１に不純物イオンが注入され、
チャネル層１３が形成される（図１（ａ）参照）。この
不純物イオンにはｎ型不純物となるＳｉ，Ｓｅ等が用い
られ、加速電圧４０ＫｅＶ、ドーズ量８×１０ 12／ｃｍ
2 の条件下でイオン注入される。
にレジスト層１２が塗布される。このレジスト層１２は
リソグラフィ技術によってパターニングされ、能動層形
成領域の上部にあるレジスト層１２が選択的に除去され
る。次に、パターニングされたこのレジスト層１２をマ
スクとして半導体基板１１に不純物イオンが注入され、
チャネル層１３が形成される（図１（ａ）参照）。この
不純物イオンにはｎ型不純物となるＳｉ，Ｓｅ等が用い
られ、加速電圧４０ＫｅＶ、ドーズ量８×１０ 12／ｃｍ
2 の条件下でイオン注入される。
【００１３】次に、半導体基板１１上に残ったレジスト
層１２が除去された後、ＥＣＲプラズマＣＶＤ法やプラ
ズマＣＶＤ法によって半導体基板１１上にＳｉＮ膜１４
が８００オングストロームの厚さに形成される。このＳ
ｉＮ膜１４は半導体基板１１の表面保護膜として機能す
る。次に、このＳｉＮ膜１４上のウエハ全面に厚さａが
２．２μｍの単層のレジスト層１５が塗布される。この
単層レジスト層１５は露光，現像処理によってパターニ
ングされ、ゲート領域に２つのパターン１５ａ，１５ｂ
がチャネル層１３を横切るように形成される（同図
（ｂ）参照）。また、低抵抗なソース領域およびドレイ
ン領域の形成が予定されるレジスト部分が除去される。
ここで、パターン１５ａの幅Ｌ1 は１．１μｍ、パター
ン１５ｂの幅Ｌ2 は０．７μｍに形成されており、各パ
ターン間の距離ｂは０．６μｍに設定されている。ま
た、ソース領域形成のためにレジスト層１５が除去され
た開口部の長さはｃ、ドレイン領域形成のためにレジス
ト層１５が除去された開口部の長さはｄに設定されてい
る。
層１２が除去された後、ＥＣＲプラズマＣＶＤ法やプラ
ズマＣＶＤ法によって半導体基板１１上にＳｉＮ膜１４
が８００オングストロームの厚さに形成される。このＳ
ｉＮ膜１４は半導体基板１１の表面保護膜として機能す
る。次に、このＳｉＮ膜１４上のウエハ全面に厚さａが
２．２μｍの単層のレジスト層１５が塗布される。この
単層レジスト層１５は露光，現像処理によってパターニ
ングされ、ゲート領域に２つのパターン１５ａ，１５ｂ
がチャネル層１３を横切るように形成される（同図
（ｂ）参照）。また、低抵抗なソース領域およびドレイ
ン領域の形成が予定されるレジスト部分が除去される。
ここで、パターン１５ａの幅Ｌ1 は１．１μｍ、パター
ン１５ｂの幅Ｌ2 は０．７μｍに形成されており、各パ
ターン間の距離ｂは０．６μｍに設定されている。ま
た、ソース領域形成のためにレジスト層１５が除去され
た開口部の長さはｃ、ドレイン領域形成のためにレジス
ト層１５が除去された開口部の長さはｄに設定されてい
る。
【００１４】次に、半導体基板１１に対向し、２つのパ
ターン１５ａ，ｂ間のチャネル層１３には不純物イオン
が注入されないソース領域側に傾斜した方向、例えば、
半導体基板１１の主表面の法線方向に対してソース領域
側にθ＝１７°傾いた方向から、不純物イオンが注入さ
れる（同図（ｃ）参照）。この不純物イオンはチャネル
層１３と同じ導電型であるｎ型の不純物イオンであり、
例えば、ＳｉやＳｅ等のイオンが用いられる。不純物イ
オンは、ドーズ量６×１０13／ｃｍ2 、加速電圧９０Ｋ
ｅＶの条件下で、各パターン１５ａ，ｂをマスクとして
チャネル層１３に重ねて高濃度に注入される。ここで、
イオン注入角θ＝１７°の正接をとるとｔａｎθ＝０．
３０５である。また、比ｂ／ａはｔａｎαに相当し、こ
の角度αより注入角度θが小さいと、不純物イオンが各
パターン１５ａ，ｂ間のチャネル層１３に注入されるこ
とになる。本実施例では比ｂ／ａ＝０．２７３であるか
ら、ｔａｎθ＞ｔａｎαとなり、角度θは角度αより大
きいから、不純物はソース側レジストパターン１５ａが
壁になり、各パターン１５ａ，ｂ間のチャネル層１３に
は注入されない。また、ソース側にあるレジストパター
ン１５ａと基板との接触端部にまでイオンが注入される
ため、高濃度に不純物が注入されて低抵抗となるソース
領域１６はレジストパターン１５ａ側に寄って形成され
る。また、ドレイン側にあるレジストパターン１５ｂと
基板との接触端部から離れてイオンが注入されるため、
低抵抗領域となるドレイン領域１７はレジストパターン
１５ｂから離れて形成される。
ターン１５ａ，ｂ間のチャネル層１３には不純物イオン
が注入されないソース領域側に傾斜した方向、例えば、
半導体基板１１の主表面の法線方向に対してソース領域
側にθ＝１７°傾いた方向から、不純物イオンが注入さ
れる（同図（ｃ）参照）。この不純物イオンはチャネル
層１３と同じ導電型であるｎ型の不純物イオンであり、
例えば、ＳｉやＳｅ等のイオンが用いられる。不純物イ
オンは、ドーズ量６×１０13／ｃｍ2 、加速電圧９０Ｋ
ｅＶの条件下で、各パターン１５ａ，ｂをマスクとして
チャネル層１３に重ねて高濃度に注入される。ここで、
イオン注入角θ＝１７°の正接をとるとｔａｎθ＝０．
３０５である。また、比ｂ／ａはｔａｎαに相当し、こ
の角度αより注入角度θが小さいと、不純物イオンが各
パターン１５ａ，ｂ間のチャネル層１３に注入されるこ
とになる。本実施例では比ｂ／ａ＝０．２７３であるか
ら、ｔａｎθ＞ｔａｎαとなり、角度θは角度αより大
きいから、不純物はソース側レジストパターン１５ａが
壁になり、各パターン１５ａ，ｂ間のチャネル層１３に
は注入されない。また、ソース側にあるレジストパター
ン１５ａと基板との接触端部にまでイオンが注入される
ため、高濃度に不純物が注入されて低抵抗となるソース
領域１６はレジストパターン１５ａ側に寄って形成され
る。また、ドレイン側にあるレジストパターン１５ｂと
基板との接触端部から離れてイオンが注入されるため、
低抵抗領域となるドレイン領域１７はレジストパターン
１５ｂから離れて形成される。
【００１５】次に、酸素イオンを用いた反応性イオンエ
ッチング（ＲＩＥ）法により、各レジストパターン１５
ａ，ｂが等方的にエッチングされ、各レジストパターン
１５ａ，ｂの外形は０．２μｍ縮小される（同図（ｄ）
参照）。このため、レジストパターン１５ａのパターン
幅Ｌ1 は１．１μｍから０．７μｍに、レジストパター
ン１５ｂのパターン幅Ｌ2 は０．７μｍから０．３μｍ
に縮小する。また、各パターン１５ａ，ｂの間隔ｂは
０．６μｍから１．０μｍに増える。
ッチング（ＲＩＥ）法により、各レジストパターン１５
ａ，ｂが等方的にエッチングされ、各レジストパターン
１５ａ，ｂの外形は０．２μｍ縮小される（同図（ｄ）
参照）。このため、レジストパターン１５ａのパターン
幅Ｌ1 は１．１μｍから０．７μｍに、レジストパター
ン１５ｂのパターン幅Ｌ2 は０．７μｍから０．３μｍ
に縮小する。また、各パターン１５ａ，ｂの間隔ｂは
０．６μｍから１．０μｍに増える。
【００１６】次に、スパッタ法により、基板上にＳｉＯ
2 膜１８が３０００オングストロームの厚さに形成され
る（図２（ｅ）参照）。引き続いて、各レジストパター
ン１５ａ，ｂの側壁にあるＳｉＯ2 膜１８が薄いフッ酸
水溶液によって除去される。その後、有機溶剤を用いて
レジストパターン１５ａ，ｂがリフトオフされ、各レジ
ストパターン１５ａ，ｂの跡に反転パターンが形成され
る（同図（ｆ）参照）。次に、注入したｎ型不純物イオ
ンを活性化させるため、８００℃で２０分間のアニーリ
ングが行われる。
2 膜１８が３０００オングストロームの厚さに形成され
る（図２（ｅ）参照）。引き続いて、各レジストパター
ン１５ａ，ｂの側壁にあるＳｉＯ2 膜１８が薄いフッ酸
水溶液によって除去される。その後、有機溶剤を用いて
レジストパターン１５ａ，ｂがリフトオフされ、各レジ
ストパターン１５ａ，ｂの跡に反転パターンが形成され
る（同図（ｆ）参照）。次に、注入したｎ型不純物イオ
ンを活性化させるため、８００℃で２０分間のアニーリ
ングが行われる。
【００１７】次に、ＳｉＯ2 膜１８上にレジストが塗布
され、ホトリソグラフィ技術を用いてレジストが選択的
に除去され、オーミックパターンが形成される。このオ
ーミックパターンをマスクとし、ＣＦ4 とＨ2 を用いた
ＲＩＥエッチングにより、オーミック電極部のＳｉＯ2
膜１８，ＳｉＮ膜１４が選択的に除去される。そして、
除去して露出したソース領域１６およびドレイン領域１
７上にオーミック金属が形成されて合金化されることに
より、ソース電極１９およびドレイン電極２０が形成さ
れる。また、ソース領域側の反転パターンにあるＳｉＮ
膜１４だけが露出するゲートパターンがリソグラフィ技
術により形成され、このゲートパターンをマスクとし、
上記と同様なＲＩＥエッチングが行われる。このＲＩＥ
エッチングにより、ソース領域側の反転パターンにある
ＳｉＮ膜１４が選択的に除去され、ソース領域側の反転
パターンにチャネル層１３が露出する。その後、露出し
たこのチャネル層１３にショットキ接触してゲート電極
２１が形成され、ＭＥＳＦＥＴが完成する（同図（ｇ）
参照）。
され、ホトリソグラフィ技術を用いてレジストが選択的
に除去され、オーミックパターンが形成される。このオ
ーミックパターンをマスクとし、ＣＦ4 とＨ2 を用いた
ＲＩＥエッチングにより、オーミック電極部のＳｉＯ2
膜１８，ＳｉＮ膜１４が選択的に除去される。そして、
除去して露出したソース領域１６およびドレイン領域１
７上にオーミック金属が形成されて合金化されることに
より、ソース電極１９およびドレイン電極２０が形成さ
れる。また、ソース領域側の反転パターンにあるＳｉＮ
膜１４だけが露出するゲートパターンがリソグラフィ技
術により形成され、このゲートパターンをマスクとし、
上記と同様なＲＩＥエッチングが行われる。このＲＩＥ
エッチングにより、ソース領域側の反転パターンにある
ＳｉＮ膜１４が選択的に除去され、ソース領域側の反転
パターンにチャネル層１３が露出する。その後、露出し
たこのチャネル層１３にショットキ接触してゲート電極
２１が形成され、ＭＥＳＦＥＴが完成する（同図（ｇ）
参照）。
【００１８】このように本実施例においては、ソース領
域１６への不純物注入は、ソース側にあるレジストパタ
ーン１５ａと半導体基板との接触端部にまで行われる。
また、ドレイン領域１７への不純物注入は、ドレイン側
にあるレジストパターン１５ｂと半導体基板との接触端
部から離れて行われる。その後、各レジストパターン１
５ａ，ｂの外形が縮小され、この縮小したレジストパタ
ーン１５ａ，ｂの反転跡にゲート電極２１が形成され
る。従って、ソース領域１６の端部とゲート電極２１と
の間の距離Ｌsgは０．２μｍと短くなり、一方、ドレイ
ン領域１７の端部とゲート電極２１との間の距離Ｌdgは
２．２μｍと長く形成される。従って、本実施例による
ＦＥＴの製造方法によれば、距離Ｌdgが距離Ｌsgよりも
長い非対称な構造を持つＭＥＳＦＥＴが自己整合的に製
造される。このため、ソース抵抗は低減され、しかも、
ドレイン耐圧は向上する。
域１６への不純物注入は、ソース側にあるレジストパタ
ーン１５ａと半導体基板との接触端部にまで行われる。
また、ドレイン領域１７への不純物注入は、ドレイン側
にあるレジストパターン１５ｂと半導体基板との接触端
部から離れて行われる。その後、各レジストパターン１
５ａ，ｂの外形が縮小され、この縮小したレジストパタ
ーン１５ａ，ｂの反転跡にゲート電極２１が形成され
る。従って、ソース領域１６の端部とゲート電極２１と
の間の距離Ｌsgは０．２μｍと短くなり、一方、ドレイ
ン領域１７の端部とゲート電極２１との間の距離Ｌdgは
２．２μｍと長く形成される。従って、本実施例による
ＦＥＴの製造方法によれば、距離Ｌdgが距離Ｌsgよりも
長い非対称な構造を持つＭＥＳＦＥＴが自己整合的に製
造される。このため、ソース抵抗は低減され、しかも、
ドレイン耐圧は向上する。
【００１９】また、ソース領域およびゲート電極間距離
Ｌsg、ドレイン領域およびゲート電極間距離Ｌdgは、簡
単に所望の長さに設定することが出来る。つまり、レジ
ストパターン１５ａ，ｂの各パターン幅Ｌ1 ，Ｌ2 、各
レジストパターン１５ａ，ｂの間隔ｂ及びイオン注入角
度θをそれぞれ適宜変化させることにより、また、各レ
ジストパターン１５ａ，ｂの外形寸法をエッチングによ
り縮小させる度合を適宜調節することにより、所望の長
さに設定される。従って、本実施例によれば、用途に応
じた特性を持つＭＥＳＦＥＴを自由に製造することが可
能になる。
Ｌsg、ドレイン領域およびゲート電極間距離Ｌdgは、簡
単に所望の長さに設定することが出来る。つまり、レジ
ストパターン１５ａ，ｂの各パターン幅Ｌ1 ，Ｌ2 、各
レジストパターン１５ａ，ｂの間隔ｂ及びイオン注入角
度θをそれぞれ適宜変化させることにより、また、各レ
ジストパターン１５ａ，ｂの外形寸法をエッチングによ
り縮小させる度合を適宜調節することにより、所望の長
さに設定される。従って、本実施例によれば、用途に応
じた特性を持つＭＥＳＦＥＴを自由に製造することが可
能になる。
【００２０】また、上記実施例の説明においては、ソー
ス領域側の反転パターンにだけゲート電極２１を形成し
たが、これに限定されるものでなく、ドレイン領域側の
反転パターンにもゲート電極を形成することが可能であ
る。つまり、ゲート電極形成工程において、ドレイン領
域側の反転パターンにあるＳｉＮ膜１４も同時に除去
し、各反転パターンにチャネル層１３を露出させ、各反
転パターンにそれぞれゲート電極２１，２２を同時に形
成することも可能である（図２（ｈ）参照）。このよう
に各反転パターンにゲート電極を同時に形成することに
より、機能性の高いデュアルゲート構造のＭＥＳＦＥＴ
が自己整合的に容易に製造される。このようなデュアル
ゲート構造ＭＥＳＦＥＴの製造時にも、上記実施例と同
様な効果が奏され、ソース抵抗は低減され、ドレイン耐
圧は向上する。
ス領域側の反転パターンにだけゲート電極２１を形成し
たが、これに限定されるものでなく、ドレイン領域側の
反転パターンにもゲート電極を形成することが可能であ
る。つまり、ゲート電極形成工程において、ドレイン領
域側の反転パターンにあるＳｉＮ膜１４も同時に除去
し、各反転パターンにチャネル層１３を露出させ、各反
転パターンにそれぞれゲート電極２１，２２を同時に形
成することも可能である（図２（ｈ）参照）。このよう
に各反転パターンにゲート電極を同時に形成することに
より、機能性の高いデュアルゲート構造のＭＥＳＦＥＴ
が自己整合的に容易に製造される。このようなデュアル
ゲート構造ＭＥＳＦＥＴの製造時にも、上記実施例と同
様な効果が奏され、ソース抵抗は低減され、ドレイン耐
圧は向上する。
【００２１】さらに、本実施例によるＦＥＴの製造方法
によれば、シングルゲートの非対称ＦＥＴとデュアルゲ
ートの非対称ＦＥＴとが容易に同時に製造される。すな
わち、ゲート電極形成工程においてゲートパターンのパ
ターン形状を適宜選択し、反転パターンをマスクするか
否かによって、一群の各チャネル層に対して形成された
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成する。一方、他群の各チャネル層に
対して形成された複数の各反転パターンにそれぞれゲー
ト電極を形成する。このようにすれば、上記のデュアル
ゲート構造を持つＭＥＳＦＥＴと、シングルゲート構造
を持つＭＥＳＦＥＴとが混在する回路を容易に製造する
ことが可能である。また、デュアルゲートＭＥＳＦＥＴ
を必要とする回路と、シングルゲートＭＥＳＦＥＴを必
要とする回路とを同一基板上に簡単に集積化させること
も可能である。このようなＭＥＳＦＥＴの製造方法によ
っても、前述した実施例と同様な効果が奏される。
によれば、シングルゲートの非対称ＦＥＴとデュアルゲ
ートの非対称ＦＥＴとが容易に同時に製造される。すな
わち、ゲート電極形成工程においてゲートパターンのパ
ターン形状を適宜選択し、反転パターンをマスクするか
否かによって、一群の各チャネル層に対して形成された
複数の反転パターンのうちソース領域側の反転パターン
にゲート電極を形成する。一方、他群の各チャネル層に
対して形成された複数の各反転パターンにそれぞれゲー
ト電極を形成する。このようにすれば、上記のデュアル
ゲート構造を持つＭＥＳＦＥＴと、シングルゲート構造
を持つＭＥＳＦＥＴとが混在する回路を容易に製造する
ことが可能である。また、デュアルゲートＭＥＳＦＥＴ
を必要とする回路と、シングルゲートＭＥＳＦＥＴを必
要とする回路とを同一基板上に簡単に集積化させること
も可能である。このようなＭＥＳＦＥＴの製造方法によ
っても、前述した実施例と同様な効果が奏される。
【００２２】なお、この実施例では、ＭＥＳＦＥＴのチ
ャネル層１３を、イオン注入法により形成したが、特に
この方法に限定するものではなく、ＭＢＥ法，ＣＢＥ
法，ＯＭＶＰＥ（ＭＯＣＶＤ）法，クロライドＶＰＥ法
等の結晶成長法により成長させたエピタキシャル結晶層
を用いても良い。
ャネル層１３を、イオン注入法により形成したが、特に
この方法に限定するものではなく、ＭＢＥ法，ＣＢＥ
法，ＯＭＶＰＥ（ＭＯＣＶＤ）法，クロライドＶＰＥ法
等の結晶成長法により成長させたエピタキシャル結晶層
を用いても良い。
【００２３】また、他の化合物半導体基板（例えばＩｎ
Ｐ）へのイオン注入層、及びその基板上に成長させたエ
ピタキシャル結晶層をチャネル層としてもよい。
Ｐ）へのイオン注入層、及びその基板上に成長させたエ
ピタキシャル結晶層をチャネル層としてもよい。
【００２４】
【発明の効果】以上説明したように本発明によれば、ソ
ース領域への不純物注入は、最もソース側にあるレジス
トパターンと半導体基板との接触端部にまで行われ、ま
た、ドレイン領域への不純物注入は、最もドレイン側に
あるレジストパターンと半導体基板との接触端部から離
れて行われる。従って、ソース領域端部およびゲート電
極間の距離が短く、ドレイン領域端部およびゲート電極
間の距離が長い非対称な構造を持つ高出力で高効率なＦ
ＥＴが生産性よくかつ歩留まり高く容易に製造される。
ース領域への不純物注入は、最もソース側にあるレジス
トパターンと半導体基板との接触端部にまで行われ、ま
た、ドレイン領域への不純物注入は、最もドレイン側に
あるレジストパターンと半導体基板との接触端部から離
れて行われる。従って、ソース領域端部およびゲート電
極間の距離が短く、ドレイン領域端部およびゲート電極
間の距離が長い非対称な構造を持つ高出力で高効率なＦ
ＥＴが生産性よくかつ歩留まり高く容易に製造される。
【００２５】また、良好な特性を持つマルチゲート構造
のＦＥＴも容易に生産性よく製造される。
のＦＥＴも容易に生産性よく製造される。
【００２６】さらに、シングルゲートの非対称ＦＥＴと
マルチゲートの非対称ＦＥＴとが容易に生産性よく同時
に製造される。
マルチゲートの非対称ＦＥＴとが容易に生産性よく同時
に製造される。
【００２７】従って本発明は、高出力で高効率なＭＥＳ
ＦＥＴを集積化させたマイクロ波集積回路（ＭＭＩＣ）
に適用すると特に有効である。
ＦＥＴを集積化させたマイクロ波集積回路（ＭＭＩＣ）
に適用すると特に有効である。
【図１】本発明の一実施例によるＦＥＴの製造方法を示
す前半の工程断面図である。
す前半の工程断面図である。
【図２】本発明の一実施例によるＦＥＴの製造方法を示
す後半の工程断面図である。
す後半の工程断面図である。
【図３】従来のＦＥＴの構造を示す断面図である。
１１…ＧａＡｓ半絶縁性半導体基板、１２，１５…レジ
スト層、１５ａ，ｂ…レジストパターン、１３…チャネ
ル層、１４…ＳｉＮ膜、１６…ソース領域、１７…ドレ
イン領域、１８…ＳｉＯ2 膜、１９…ソース電極、２０
…ドレイン電極、２１，２２…ゲート電極。
スト層、１５ａ，ｂ…レジストパターン、１３…チャネ
ル層、１４…ＳｉＮ膜、１６…ソース領域、１７…ドレ
イン領域、１８…ＳｉＯ2 膜、１９…ソース電極、２０
…ドレイン電極、２１，２２…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/804 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 7376−4Ｍ 29/80 Ｗ
Claims (3)
- 【請求項１】 半導体基板の表層部に能動層を形成する
工程と、この能動層上に単層のレジスト層を形成してこ
の単層レジスト層によって少なくとも２つのパターンを
形成する工程と、これらパターン間の前記能動層には不
純物が添加されないソース領域側に傾斜した方向から前
記能動層と同じ導電型の不純物を前記各パターンをマス
クとして高濃度に注入しソース領域およびドレイン領域
を形成する工程と、前記各パターンの外形をエッチング
により縮小させる工程と、縮小した前記各パターン上に
絶縁膜を形成する工程と、前記各パターンを除去して前
記絶縁膜に複数の反転パターンを形成する工程と、ソー
ス領域側の前記反転パターンにゲート電極を形成する工
程とを備えたことを特徴とする電界効果トランジスタの
製造方法。 - 【請求項２】 形成した複数の各反転パターンにそれぞ
れゲート電極を形成することを特徴とする請求項１記載
の電界効果トランジスタの製造方法。 - 【請求項３】 半導体基板の表層部に複数の能動層を形
成する工程と、これら各能動層上に単層のレジスト層を
形成してこの単層レジスト層によって各能動層に対して
少なくとも２つのパターンを形成する工程と、これらパ
ターン間の前記能動層には不純物が添加されないソース
領域側に傾斜した方向から前記能動層と同じ導電型の不
純物を前記各パターンをマスクとして高濃度に注入し複
数のソース領域およびドレイン領域を形成する工程と、
前記各パターンの外形をエッチングにより縮小させる工
程と、縮小した前記各パターン上に絶縁膜を形成する工
程と、前記各パターンを除去して各能動層に対して複数
の反転パターンを前記絶縁膜に形成する工程と、一群の
各能動層に対して形成された複数の反転パターンのうち
ソース領域側の反転パターンにゲート電極を形成し他群
の各能動層に対して形成された複数の各反転パターンに
それぞれゲート電極を形成する工程とを備えたことを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1871393A JPH06232171A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1871393A JPH06232171A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232171A true JPH06232171A (ja) | 1994-08-19 |
Family
ID=11979302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1871393A Pending JPH06232171A (ja) | 1993-02-05 | 1993-02-05 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232171A (ja) |
-
1993
- 1993-02-05 JP JP1871393A patent/JPH06232171A/ja active Pending
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