JPH04291732A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH04291732A JPH04291732A JP3056383A JP5638391A JPH04291732A JP H04291732 A JPH04291732 A JP H04291732A JP 3056383 A JP3056383 A JP 3056383A JP 5638391 A JP5638391 A JP 5638391A JP H04291732 A JPH04291732 A JP H04291732A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；
以下、ＦＥＴという）の製造技術に関し、特に、ＦＥＴ
の微細化に適用して有効な技術に関するものである。
（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；
以下、ＦＥＴという）の製造技術に関し、特に、ＦＥＴ
の微細化に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＦＥＴの微細化が進行し、これに伴って
ゲート長が短くなってくると、しきい値電圧（ＶＴＨ）
の変動など、短チャネル効果によるＦＥＴの電気特性
の劣化が深刻な問題になる。
ゲート長が短くなってくると、しきい値電圧（ＶＴＨ）
の変動など、短チャネル効果によるＦＥＴの電気特性
の劣化が深刻な問題になる。
【０００３】このＦＥＴの短チャネル効果を抑制する対
策の一つに、特開昭６０−１１５２６８号公報に記載さ
れた技術がある。この従来技術は、ＦＥＴのゲートをそ
の断面がＴ字形となるように加工し、基板に不純物をイ
オン注入してソース、ドレインを形成する際、このＴ字
形ゲートをマスクして自己整合的にイオン注入を行うこ
とでＦＥＴの短チャネル効果を抑制しようとするもので
ある。
策の一つに、特開昭６０−１１５２６８号公報に記載さ
れた技術がある。この従来技術は、ＦＥＴのゲートをそ
の断面がＴ字形となるように加工し、基板に不純物をイ
オン注入してソース、ドレインを形成する際、このＴ字
形ゲートをマスクして自己整合的にイオン注入を行うこ
とでＦＥＴの短チャネル効果を抑制しようとするもので
ある。
【０００４】上記従来技術において、Ｔ字形ゲートを形
成するには、まず第一のゲート用導電膜をエッチングに
より加工してゲート長の短いゲートを形成し、その後、
このゲート上に堆積した第二のゲート用導電膜をエッチ
ングにより加工してゲート長の長いゲートを形成する方
法が用いられている。
成するには、まず第一のゲート用導電膜をエッチングに
より加工してゲート長の短いゲートを形成し、その後、
このゲート上に堆積した第二のゲート用導電膜をエッチ
ングにより加工してゲート長の長いゲートを形成する方
法が用いられている。
【０００５】
【発明が解決しようとする課題】前記従来技術は、第一
および第二のゲート用導電膜のそれぞれをフォトレジス
トをマスクに用いたエッチングによって加工するので、
フォトレジストパターンを形成する際に用いるフォトレ
ジストマスクの合わせ精度よりも微細なゲート長を有す
るＴ字形ゲートを形成することができないという問題が
ある。
および第二のゲート用導電膜のそれぞれをフォトレジス
トをマスクに用いたエッチングによって加工するので、
フォトレジストパターンを形成する際に用いるフォトレ
ジストマスクの合わせ精度よりも微細なゲート長を有す
るＴ字形ゲートを形成することができないという問題が
ある。
【０００６】また、ゲート長がマスク合わせ精度以上で
あっても、フォトレジストの合わせずれによって左右が
非対称になったＴ字形ゲートができるので、このＴ字形
ゲートをイオン注入のマスクにして自己整合的にソース
、ドレインを形成した場合には、ソース、ドレインが非
対称になり、ＦＥＴの電気特性が劣化するという問題が
ある。
あっても、フォトレジストの合わせずれによって左右が
非対称になったＴ字形ゲートができるので、このＴ字形
ゲートをイオン注入のマスクにして自己整合的にソース
、ドレインを形成した場合には、ソース、ドレインが非
対称になり、ＦＥＴの電気特性が劣化するという問題が
ある。
【０００７】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、ＦＥＴの微細化を促進す
ることのできる技術を提供することにある。
れたものであり、その目的は、ＦＥＴの微細化を促進す
ることのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明による電界効果トランジスタの製造
方法は、基板上に堆積した第一のゲート用導電膜の上に
、それよりもエッチングレートの小さい第二のゲート用
導電膜を堆積し、前記第一および第二のゲート用導電膜
を一回のエッチングで加工して断面形状がＴ字形のゲー
トを形成するものである。
方法は、基板上に堆積した第一のゲート用導電膜の上に
、それよりもエッチングレートの小さい第二のゲート用
導電膜を堆積し、前記第一および第二のゲート用導電膜
を一回のエッチングで加工して断面形状がＴ字形のゲー
トを形成するものである。
【００１１】
【作用】上記した手段によれば、第一および第二のゲー
ト用導電膜を一回のエッチングで加工することにより、
第一のゲート用導電膜と第二のゲート用導電膜との間で
フォトレジストマスクの合わせずれが生じることはない
ので、フォトレジストマスクの合わせ精度とは無関係に
、微細なゲート長を有するＴ字形ゲートを形成すること
ができる。
ト用導電膜を一回のエッチングで加工することにより、
第一のゲート用導電膜と第二のゲート用導電膜との間で
フォトレジストマスクの合わせずれが生じることはない
ので、フォトレジストマスクの合わせ精度とは無関係に
、微細なゲート長を有するＴ字形ゲートを形成すること
ができる。
【００１２】また、第一および第二のゲート用導電膜を
一回のエッチングで加工することにより、左右対称のＴ
字形ゲートを形成することができるので、このＴ字形ゲ
ートをイオン注入のマスクにして自己整合的にソース、
ドレインを形成した場合に、ソース、ドレインが非対称
になることはない。
一回のエッチングで加工することにより、左右対称のＴ
字形ゲートを形成することができるので、このＴ字形ゲ
ートをイオン注入のマスクにして自己整合的にソース、
ドレインを形成した場合に、ソース、ドレインが非対称
になることはない。
【００１３】
【実施例】以下、本実施例によるＭＥＳＦＥＴの製造方
法を図１乃至図７に従って説明する。
法を図１乃至図７に従って説明する。
【００１４】まず、ＧａＡｓ（ガリウムヒ素）からなる
半絶縁性の半導体基板１の主面にｎ形チャネル層２を形
成する。ｎ形チャネル層２を形成するには、まず、図１
に示すように、基板１の主面のフォトレジストマスク３
によって周囲を囲まれた活性領域に、例えばＳｉのよう
なｎ形不純物をイオン注入し、続いて、図２に示すよう
に、活性領域の表面をキャップ膜４（ＣＶＤ法を用いて
堆積した酸化珪素膜）で覆い、８００℃程度の水素ガス
雰囲気中で基板１を熱処理して上記不純物を活性化する
。
半絶縁性の半導体基板１の主面にｎ形チャネル層２を形
成する。ｎ形チャネル層２を形成するには、まず、図１
に示すように、基板１の主面のフォトレジストマスク３
によって周囲を囲まれた活性領域に、例えばＳｉのよう
なｎ形不純物をイオン注入し、続いて、図２に示すよう
に、活性領域の表面をキャップ膜４（ＣＶＤ法を用いて
堆積した酸化珪素膜）で覆い、８００℃程度の水素ガス
雰囲気中で基板１を熱処理して上記不純物を活性化する
。
【００１５】次に、図３に示すように、基板１の全面に
第一のゲート用導電膜５および第二のゲート用導電膜６
を順次堆積した後、ゲートを形成すべき領域上にフォト
レジストマスク７を形成する。この場合、第二のゲート
用導電膜６は、下層の第一のゲート用導電膜５よりもエ
ッチングレートの小さい材料で構成することを条件とす
る。また、本実施例では、第二のゲート用導電膜６は、
下層の第一のゲート用導電膜５よりも電気抵抗が小さい
材料で構成する。
第一のゲート用導電膜５および第二のゲート用導電膜６
を順次堆積した後、ゲートを形成すべき領域上にフォト
レジストマスク７を形成する。この場合、第二のゲート
用導電膜６は、下層の第一のゲート用導電膜５よりもエ
ッチングレートの小さい材料で構成することを条件とす
る。また、本実施例では、第二のゲート用導電膜６は、
下層の第一のゲート用導電膜５よりも電気抵抗が小さい
材料で構成する。
【００１６】上記二つの条件を満たす導電膜材料の組み
合わせとしては、例えばＷ（タングステン）とそのシリ
サイド（ＷＳｉｘ ） との組み合わせが考えられる。 この場合、Ｗは、ＷＳｉｘ よりもエッチングレートが
小さく、かつＷＳｉｘ よりも電気抵抗が小さいので、
第二のゲート用導電膜６として用い、その下層の第一の
ゲート用導電膜５にＷを用いる。Ｗは、スパッタ法によ
り、また、ＷＳｉｘ は、スパッタ法またはＣＶＤ法に
より、それぞれ基板１上に堆積する。
合わせとしては、例えばＷ（タングステン）とそのシリ
サイド（ＷＳｉｘ ） との組み合わせが考えられる。 この場合、Ｗは、ＷＳｉｘ よりもエッチングレートが
小さく、かつＷＳｉｘ よりも電気抵抗が小さいので、
第二のゲート用導電膜６として用い、その下層の第一の
ゲート用導電膜５にＷを用いる。Ｗは、スパッタ法によ
り、また、ＷＳｉｘ は、スパッタ法またはＣＶＤ法に
より、それぞれ基板１上に堆積する。
【００１７】次に、上記第一のゲート用導電膜５および
第二のゲート用導電膜６を一回のドライエッチングでパ
ターニングする。このとき、第二のゲート用導電膜６よ
りもエッチングレートの大きい第一のゲート用導電膜５
は、フォトレジストマスク７の下の側壁がより大きくサ
イドエッチングされるので、図４に示すように、断面形
状がＴ字形のゲート８が得られる。
第二のゲート用導電膜６を一回のドライエッチングでパ
ターニングする。このとき、第二のゲート用導電膜６よ
りもエッチングレートの大きい第一のゲート用導電膜５
は、フォトレジストマスク７の下の側壁がより大きくサ
イドエッチングされるので、図４に示すように、断面形
状がＴ字形のゲート８が得られる。
【００１８】次に、フォトレジストマスク７をエッチン
グにより除去した後、図５に示すように、基板１の主面
の活性領域の周囲に新たなフォトレジストマスク９を形
成し、このフォトレジストマスク９および上記ゲート８
をマスクして基板１にＳｉのようなｎ形不純物をイオン
注入する。
グにより除去した後、図５に示すように、基板１の主面
の活性領域の周囲に新たなフォトレジストマスク９を形
成し、このフォトレジストマスク９および上記ゲート８
をマスクして基板１にＳｉのようなｎ形不純物をイオン
注入する。
【００１９】次に、フォトレジストマスク９をエッチン
グにより除去した後、例えばアルシン中で基板１を熱処
理を行って上記Ｓｉを活性化することにより、図６に示
すように、ＭＥＳＦＥＴのソース、ドレインを構成する
一対のｎ＋形半導体領域１０，１１をゲート８の両側に
自己整合で形成する。
グにより除去した後、例えばアルシン中で基板１を熱処
理を行って上記Ｓｉを活性化することにより、図６に示
すように、ＭＥＳＦＥＴのソース、ドレインを構成する
一対のｎ＋形半導体領域１０，１１をゲート８の両側に
自己整合で形成する。
【００２０】その後、図７に示すように、上記一対のｎ
＋ 形半導体領域１０，１１上にそれぞれオーミック電
極１２を形成することにより、ＭＥＳＦＥＴが完成する
。
＋ 形半導体領域１０，１１上にそれぞれオーミック電
極１２を形成することにより、ＭＥＳＦＥＴが完成する
。
【００２１】以上の工程からなるＭＥＳＦＥＴの製造方
法によれば、下記の作用、効果を得ることができる。
法によれば、下記の作用、効果を得ることができる。
【００２２】（１）．第一のゲート用導電膜５および第
二のゲート用導電膜６を一回のエッチングで加工してＴ
字形のゲート８を形成するので、第一のゲート用導電膜
５と第二のゲート用導電膜６との間でフォトレジストマ
スクの合わせずれが生じることはない。これにより、フ
ォトレジストマスクの合わせ精度とは無関係に、微細な
ゲート長を有するＴ字形ゲートを形成することができる
。
二のゲート用導電膜６を一回のエッチングで加工してＴ
字形のゲート８を形成するので、第一のゲート用導電膜
５と第二のゲート用導電膜６との間でフォトレジストマ
スクの合わせずれが生じることはない。これにより、フ
ォトレジストマスクの合わせ精度とは無関係に、微細な
ゲート長を有するＴ字形ゲートを形成することができる
。
【００２３】（２）．第一のゲート用導電膜５および第
二のゲート用導電膜６を一回のエッチングで加工してＴ
字形のゲート８を形成するので、ゲート８の形状が左右
で非対称になることはない。これにより、このＴ字形ゲ
ート８をイオン注入のマスクにして自己整合的にソース
、ドレインを形成した場合に、ソース、ドレインが非対
称になることはないので、ＭＥＳＦＥＴの電気特性の劣
化が防止される。
二のゲート用導電膜６を一回のエッチングで加工してＴ
字形のゲート８を形成するので、ゲート８の形状が左右
で非対称になることはない。これにより、このＴ字形ゲ
ート８をイオン注入のマスクにして自己整合的にソース
、ドレインを形成した場合に、ソース、ドレインが非対
称になることはないので、ＭＥＳＦＥＴの電気特性の劣
化が防止される。
【００２４】（３）．上記（１） および（２） によ
り、ＭＥＳＦＥＴの微細化が促進される。
り、ＭＥＳＦＥＴの微細化が促進される。
【００２５】（４）．Ｔ字形ゲート８の一部を構成する
ＷＳｉｘ の上に、それよりも電気抵抗が小さいＷを積
層したので、ゲート８の寄生抵抗（Ｒｇ）が低減され、
ＦＥＴのスイッチング動作が高速化される。
ＷＳｉｘ の上に、それよりも電気抵抗が小さいＷを積
層したので、ゲート８の寄生抵抗（Ｒｇ）が低減され、
ＦＥＴのスイッチング動作が高速化される。
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００２７】前記実施例では、第一および第二のゲート
用導電膜として、ＷとＷＳｉｘ との組み合わせを例示
したが、これに限定されるものではなく、例えばＭｏ、
Ｔｉ、Ｔａあるいはそれらのシリサイドの中から適宜組
み合わせて用いてもよい。
用導電膜として、ＷとＷＳｉｘ との組み合わせを例示
したが、これに限定されるものではなく、例えばＭｏ、
Ｔｉ、Ｔａあるいはそれらのシリサイドの中から適宜組
み合わせて用いてもよい。
【００２８】前記実施例では、ＧａＡｓからなる半絶縁
性半導体基板を用いたが、これに限定されるものではな
く、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｓＰなど
の化合物半導体基板を用いてもよい。
性半導体基板を用いたが、これに限定されるものではな
く、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｓＰなど
の化合物半導体基板を用いてもよい。
【００２９】前記実施例では、ＭＥＳＦＥＴの製造方法
に適用した場合について説明したが、これに限定される
ものではなく、接合形（Ｊｕｎｃｔｉｏｎ）ＦＥＴ、ヘ
テロ接合形ＦＥＴ、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴなど、各種ＦＥ
Ｔの製造方法に適用することができる。
に適用した場合について説明したが、これに限定される
ものではなく、接合形（Ｊｕｎｃｔｉｏｎ）ＦＥＴ、ヘ
テロ接合形ＦＥＴ、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴなど、各種ＦＥ
Ｔの製造方法に適用することができる。
【００３０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３１】基板上に堆積した第一のゲート用導電膜の
上に、それよりもエッチングレートの小さい第二のゲー
ト用導電膜を堆積し、前記第一および第二のゲート用導
電膜を一回のエッチングで加工して断面形状がＴ字形の
ゲートを形成することにより、フォトレジストマスクの
合わせ精度よりも微細なゲート長を有するＴ字形ゲート
を形成することができるので、ＦＥＴの微細化を促進す
ることができる。
上に、それよりもエッチングレートの小さい第二のゲー
ト用導電膜を堆積し、前記第一および第二のゲート用導
電膜を一回のエッチングで加工して断面形状がＴ字形の
ゲートを形成することにより、フォトレジストマスクの
合わせ精度よりも微細なゲート長を有するＴ字形ゲート
を形成することができるので、ＦＥＴの微細化を促進す
ることができる。
【図１】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
【図２】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
【図３】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
【図４】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
【図５】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
【図６】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
【図７】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半導体基板の平面図である。
の製造方法を示す半導体基板の平面図である。
１ 半導体基板
２ ｎ形チャネル層
３ フォトレジストマスク
４ キャップ膜
５ 第一のゲート用導電膜
６ 第二のゲート用導電膜
７ フォトレジストマスク
８ ゲート
９ フォトレジストマスク
１０ ｎ＋ 形半導体領域
１１ ｎ＋ 形半導体領域
１２ オーミック電極
Claims (3)
- 【請求項１】 基板上に堆積した第一のゲート用導電
膜の上に、前記第一のゲート用導電膜よりもエッチング
レートの小さい第二のゲート用導電膜を堆積し、前記第
一および第二のゲート用導電膜を一回のエッチングで加
工することによって、断面形状がＴ字形のゲートを形成
する工程を有することを特徴とする電界効果トランジス
タの製造方法。 - 【請求項２】 前記第二のゲート用導電膜として、前
記第一のゲート用導電膜よりも電気抵抗の小さい導電材
料を用いることを特徴とする請求項１記載の電界効果ト
ランジスタの製造方法。 - 【請求項３】 基板に不純物をイオン注入してソース
、ドレインを形成する際、前記ゲートをマスクして自己
整合的にイオン注入を行うことを特徴とする請求項１ま
たは２記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056383A JPH04291732A (ja) | 1991-03-20 | 1991-03-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056383A JPH04291732A (ja) | 1991-03-20 | 1991-03-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291732A true JPH04291732A (ja) | 1992-10-15 |
Family
ID=13025734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056383A Pending JPH04291732A (ja) | 1991-03-20 | 1991-03-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291732A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148507A (ja) * | 1994-11-15 | 1996-06-07 | Korea Electron Telecommun | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 |
| US8068976B2 (en) | 2008-07-29 | 2011-11-29 | Toyota Jidosha Kabushiki Kaisha | Coaxial two-wheel vehicle and method for controlling the same |
| US8583353B2 (en) | 2009-09-08 | 2013-11-12 | Toyota Jidosha Kabushiki Kaisha | Traveling apparatus and control method therefor |
| US8738259B2 (en) | 2008-07-29 | 2014-05-27 | Toyota Jidosha Kabushiki Kaisha | Movable body, travel device, and movable body control method |
-
1991
- 1991-03-20 JP JP3056383A patent/JPH04291732A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148507A (ja) * | 1994-11-15 | 1996-06-07 | Korea Electron Telecommun | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 |
| US8068976B2 (en) | 2008-07-29 | 2011-11-29 | Toyota Jidosha Kabushiki Kaisha | Coaxial two-wheel vehicle and method for controlling the same |
| US8738259B2 (en) | 2008-07-29 | 2014-05-27 | Toyota Jidosha Kabushiki Kaisha | Movable body, travel device, and movable body control method |
| US8583353B2 (en) | 2009-09-08 | 2013-11-12 | Toyota Jidosha Kabushiki Kaisha | Traveling apparatus and control method therefor |
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