JPH06232175A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06232175A JPH06232175A JP1522993A JP1522993A JPH06232175A JP H06232175 A JPH06232175 A JP H06232175A JP 1522993 A JP1522993 A JP 1522993A JP 1522993 A JP1522993 A JP 1522993A JP H06232175 A JPH06232175 A JP H06232175A
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- Japan
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- undoped
- gate
- type
- gaas
- gate electrode
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Abstract
(57)【要約】
【構成】ＩｎＰ基板に格子整合するＩｎxＡｌ1-xＡｓ／
ＩｎyＧａ1-yＡｓヘテロ接合型ＦＥＴにおいて、Pseudo
morphic 構造のアンドープＡｌzＧａ1-zＡｓ層をゲート
電極下に挿入し、ソースドレイン領域には、アンドープ
ＡｌzＧa1-zＡs層上にｎ型ＧａＡｓを形成し、更に、ｎ
型ＧａＡｓとゲート電極との間隙部分の大気に曝された
アンドープＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）を通常の絶
縁膜で保護するのではなく、格子整合するか、Pseudomo
rphic 接合する高純度IIIV族を保護膜にする。 【効果】ゲートの論理振幅を０.５Ｖから１.０Ｖ程度に
改善でき、ゲートドレイン耐圧を５Ｖから１０Ｖ程度に
改善できる。また、長時間使用時の素子劣化を防げる。
ＩｎyＧａ1-yＡｓヘテロ接合型ＦＥＴにおいて、Pseudo
morphic 構造のアンドープＡｌzＧａ1-zＡｓ層をゲート
電極下に挿入し、ソースドレイン領域には、アンドープ
ＡｌzＧa1-zＡs層上にｎ型ＧａＡｓを形成し、更に、ｎ
型ＧａＡｓとゲート電極との間隙部分の大気に曝された
アンドープＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）を通常の絶
縁膜で保護するのではなく、格子整合するか、Pseudomo
rphic 接合する高純度IIIV族を保護膜にする。 【効果】ゲートの論理振幅を０.５Ｖから１.０Ｖ程度に
改善でき、ゲートドレイン耐圧を５Ｖから１０Ｖ程度に
改善できる。また、長時間使用時の素子劣化を防げる。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合を用いた高
性能な半導体装置に関する。
性能な半導体装置に関する。
【０００２】
【従来の技術】ｎ型ＡｌＧａＡｓ／アンドープＧａＡｓ
へテロ接合界面に形成される二次元電子ガス（２ＤＥ
Ｇ）を電界効果型トランジスタの能動層に用いるという
デバイス上のアイデアがだされてから十年余り経過し
た。その間、デバイス高性能化の方向として、ＩｎＰ基
板に格子整合するｎ型ＩｎxＡｌ1-xＡｓ／アンドープＩ
ｎyＧａ1-yＡｓへテロ接合（ｘ＝０.５２，ｙ＝０.５
３）界面に形成される二次元電子ガス（２ＤＥＧ）を能
動層に用いる事が検討され、高性能ＭＭＩＣ（マイクロ
波集積回路）が実現されている（例えば、１９９２年度
固体素子コンファレンス アブストラクト ５７３ペー
ジ−５７５ページを参照）。
へテロ接合界面に形成される二次元電子ガス（２ＤＥ
Ｇ）を電界効果型トランジスタの能動層に用いるという
デバイス上のアイデアがだされてから十年余り経過し
た。その間、デバイス高性能化の方向として、ＩｎＰ基
板に格子整合するｎ型ＩｎxＡｌ1-xＡｓ／アンドープＩ
ｎyＧａ1-yＡｓへテロ接合（ｘ＝０.５２，ｙ＝０.５
３）界面に形成される二次元電子ガス（２ＤＥＧ）を能
動層に用いる事が検討され、高性能ＭＭＩＣ（マイクロ
波集積回路）が実現されている（例えば、１９９２年度
固体素子コンファレンス アブストラクト ５７３ペー
ジ−５７５ページを参照）。
【０００３】
【発明が解決しようとする課題】しかし、ＡｌＩｎＡｓ
／ＩｎＧａＡｓ／ＩｎＰヘテロ接合素子においては、 (1）ｎ型ＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）にショットキ
ー接合する金属のバリヤ高さΦｂは、不純物濃度が低く
ても０.６Ｖ 以下であり、ＧａＡｓに較べても０.２Ｖ
近く小さい。
／ＩｎＧａＡｓ／ＩｎＰヘテロ接合素子においては、 (1）ｎ型ＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）にショットキ
ー接合する金属のバリヤ高さΦｂは、不純物濃度が低く
ても０.６Ｖ 以下であり、ＧａＡｓに較べても０.２Ｖ
近く小さい。
【０００４】(2）ＩｎＡｌＡｓに対する絶縁体の良い保
護膜が見出されておらず、長時間の使用に対して劣化
し、不安定である。
護膜が見出されておらず、長時間の使用に対して劣化
し、不安定である。
【０００５】と言う固有の問題点を抱えている。
【０００６】デバイス高性能化という視点からは、ｎ型
ＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）の薄膜化が最も効果的
であるが、敷居値電圧を一定にしておけば、ｎ型Ｉｎx
Ａｌ1-xＡｓ(ｘ＝０.５２）の不純物を高濃度化する必
要が生じ、ショットキーバリヤ高さΦｂは更に低くな
る。Φｂが小さくなると、ＦＥＴの印加ゲート電圧の許
容論理振幅が小さくなり、流すことのできるソースドレ
イン電流の値を大きく制限してしまう。更に、ゲートリ
ーク電流が大きくなり、ゲートドレイン耐圧が低くなる
という問題が生じてしまう。一方ＩｎＡｌＡｓ保護膜の
問題は、実用化を考える場合最も大事な課題である。
ＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）の薄膜化が最も効果的
であるが、敷居値電圧を一定にしておけば、ｎ型Ｉｎx
Ａｌ1-xＡｓ(ｘ＝０.５２）の不純物を高濃度化する必
要が生じ、ショットキーバリヤ高さΦｂは更に低くな
る。Φｂが小さくなると、ＦＥＴの印加ゲート電圧の許
容論理振幅が小さくなり、流すことのできるソースドレ
イン電流の値を大きく制限してしまう。更に、ゲートリ
ーク電流が大きくなり、ゲートドレイン耐圧が低くなる
という問題が生じてしまう。一方ＩｎＡｌＡｓ保護膜の
問題は、実用化を考える場合最も大事な課題である。
【０００７】
【課題を解決するための手段】この様な問題を解決する
手段として、プロセス技術の確立したＡｌＧａＡｓ／Ｇ
ａＡｓ系ＦＥＴの技術を応用する事を考えた。即ち、ｎ
型ＩｎxＡｌ1-xＡｓ／アンドープＩｎyＧａ1-yＡｓへテ
ロ接合（ｘ＝０.５２，ｙ＝０.５３）の上部に、アンド
ープＡｌzＧａ1-zＡｓ／ｎ型ＧａＡｓを形成させ、ゲー
ト電極は、アンドープＡｌzＧａ1-zＡｓに接触する構造
にした。この場合、ＡｌＧaＡs／ＧaＡsは、ＩｎＰに対
して格子整合していない、所謂Pseudomorphic 構造をし
ており、 (1）アンドープＡｌzＧａ1-zＡｓは、いわゆる臨界膜厚
（転位等が発生しない最大膜厚）以下に設定する。
手段として、プロセス技術の確立したＡｌＧａＡｓ／Ｇ
ａＡｓ系ＦＥＴの技術を応用する事を考えた。即ち、ｎ
型ＩｎxＡｌ1-xＡｓ／アンドープＩｎyＧａ1-yＡｓへテ
ロ接合（ｘ＝０.５２，ｙ＝０.５３）の上部に、アンド
ープＡｌzＧａ1-zＡｓ／ｎ型ＧａＡｓを形成させ、ゲー
ト電極は、アンドープＡｌzＧａ1-zＡｓに接触する構造
にした。この場合、ＡｌＧaＡs／ＧaＡsは、ＩｎＰに対
して格子整合していない、所謂Pseudomorphic 構造をし
ており、 (1）アンドープＡｌzＧａ1-zＡｓは、いわゆる臨界膜厚
（転位等が発生しない最大膜厚）以下に設定する。
【０００８】(2）キャップ層ｎ型ＧａＡｓは、下地のＡ
ｌzＧａ1-zＡｓに転位を発生させない範囲で臨界膜厚以
下にするか、或いは、臨界膜厚を超えた場合シート抵抗
として大略１００Ω以下になるように設計する必要があ
る。
ｌzＧａ1-zＡｓに転位を発生させない範囲で臨界膜厚以
下にするか、或いは、臨界膜厚を超えた場合シート抵抗
として大略１００Ω以下になるように設計する必要があ
る。
【０００９】本発明のＦＥＴ構造の実施例図１（ａ）を
通じて更に詳しく説明する。半絶縁性ＩｎＰ基板１０上
にＭＢＥなどで形成されたアンドープＩｎyＧａ1-yＡｓ
１１，アンドープＩｎxＡｌ1-xＡｓ１２，ｎ型ＩｎxＡ
ｌ1-xＡｓ１３へテロ接合（ｘ＝０.５２，ｙ＝０.５
３）を形成後、アンドープＡｌzＧａ1-zＡｓ１４，ｎ型
ＧａＡｓ１５を形成させ、通常のプロセスを用いて、ゲ
ート電極２０，ソースドレイン電極２１，２２を形成し
た。ＡｌzＧａ1-zＡｓ１４のＡｌ組成ｚは、通常通り
０.２から０.４５の範囲で使う事が多い。以下、断りが
ないかぎり、ｚ＝０.３を想定している。
通じて更に詳しく説明する。半絶縁性ＩｎＰ基板１０上
にＭＢＥなどで形成されたアンドープＩｎyＧａ1-yＡｓ
１１，アンドープＩｎxＡｌ1-xＡｓ１２，ｎ型ＩｎxＡ
ｌ1-xＡｓ１３へテロ接合（ｘ＝０.５２，ｙ＝０.５
３）を形成後、アンドープＡｌzＧａ1-zＡｓ１４，ｎ型
ＧａＡｓ１５を形成させ、通常のプロセスを用いて、ゲ
ート電極２０，ソースドレイン電極２１，２２を形成し
た。ＡｌzＧａ1-zＡｓ１４のＡｌ組成ｚは、通常通り
０.２から０.４５の範囲で使う事が多い。以下、断りが
ないかぎり、ｚ＝０.３を想定している。
【００１０】この時、ヘテロ接合のエネルギバンド図
（図１（ｂ），図２（ａ）,（ｂ）)を用いて本発明の原
理を説明する。
（図１（ｂ），図２（ａ）,（ｂ）)を用いて本発明の原
理を説明する。
【００１１】ＩｎＰに格子整合するときの、真空をエネ
ルギの基点とした時のΓ点での室温におけるエネルギバ
ンド図の様子を図１（ｂ）に示す。図では、エネルギギ
ャップＥｇ，各ヘテロ接合での価電子帯でのエネルギの
不連続ΔＥｖ，伝導帯でのエネルギの不連続ΔＥｃを夫
々示している。ここで注意すべきは、ＩｎＰに格子整合
しているＩｎＧａＡｓ，ＩｎＡｌＡｓは、通常の値をと
るが、Pseudomorphic接合をしているＡｌzＧａ1-zＡｓ
／ＧａＡｓのＥｇ，ΔＥｖ，ΔＥｃの値は、ＧａＡｓに
格子整合している時のＡｌzＧａ1-zＡｓ／ＧａＡｓのＥ
ｇ，ΔＥｖ，ΔＥｃの値と較べて、かなり小さくなるこ
とである。しかし、ＩｎＰにPseudomorphic 接合をして
いるＡｌzＧａ1-zＡｓ，ＧａＡｓのショットキーバリヤ
高さΦｂは、ＧａＡｓに格子整合している時の値と較べ
て０.１Ｖ 程度しか減少しない。この時、図１（ａ）の
ゲート電極直下のＡ点でのエネルギバンド図とソースゲ
ート電極間隙部分Ｂ点直下のエネルギバンド図を夫々図
２(ａ)，（ｂ）に示す。
ルギの基点とした時のΓ点での室温におけるエネルギバ
ンド図の様子を図１（ｂ）に示す。図では、エネルギギ
ャップＥｇ，各ヘテロ接合での価電子帯でのエネルギの
不連続ΔＥｖ，伝導帯でのエネルギの不連続ΔＥｃを夫
々示している。ここで注意すべきは、ＩｎＰに格子整合
しているＩｎＧａＡｓ，ＩｎＡｌＡｓは、通常の値をと
るが、Pseudomorphic接合をしているＡｌzＧａ1-zＡｓ
／ＧａＡｓのＥｇ，ΔＥｖ，ΔＥｃの値は、ＧａＡｓに
格子整合している時のＡｌzＧａ1-zＡｓ／ＧａＡｓのＥ
ｇ，ΔＥｖ，ΔＥｃの値と較べて、かなり小さくなるこ
とである。しかし、ＩｎＰにPseudomorphic 接合をして
いるＡｌzＧａ1-zＡｓ，ＧａＡｓのショットキーバリヤ
高さΦｂは、ＧａＡｓに格子整合している時の値と較べ
て０.１Ｖ 程度しか減少しない。この時、図１（ａ）の
ゲート電極直下のＡ点でのエネルギバンド図とソースゲ
ート電極間隙部分Ｂ点直下のエネルギバンド図を夫々図
２(ａ)，（ｂ）に示す。
【００１２】
【作用】この様なデバイス構造を採用すると (1）アンドープＡｌzＧａ1-zＡｓに対するショットキー
バリヤ高さΦｂはｚ＝０.３の時、１.１Ｖ程度あり、低
濃度であり、一種の絶縁膜として働き、ゲートリーク電
流を低減でき、ゲートドレイン耐圧も確保できる。この
時、アンドープＡｌzＧａ1-zＡｓに対するショットキー
バリヤ高さΦｂがＩｎＡｌＡｓに対するショットキーバ
リヤ高さに較べて大きくできる点がポイントである。
バリヤ高さΦｂはｚ＝０.３の時、１.１Ｖ程度あり、低
濃度であり、一種の絶縁膜として働き、ゲートリーク電
流を低減でき、ゲートドレイン耐圧も確保できる。この
時、アンドープＡｌzＧａ1-zＡｓに対するショットキー
バリヤ高さΦｂがＩｎＡｌＡｓに対するショットキーバ
リヤ高さに較べて大きくできる点がポイントである。
【００１３】(2）図２（ｂ）に示す様に、ｎ型ＧａＡｓ
１５とＡｌＧａＡｓ１４，ＩｎＡlＡs１３，１２，２Ｄ
ＥＧ１６′とのヘテロ接合障壁は、ＧａＡｓに格子整合
している時のＡｌzＧａ1-zＡｓ／ＧａＡｓのヘテロ接合
障壁ΔＥｖ，ΔＥｃの値と較べてかなり小さくなること
である。更に、２ＤＥＧ自身のシート抵抗も350Ωから
５００Ω程度であり、ＧａＡｓに格子整合している時の
ＡｌzＧa1-zＡs／ＧａＡｓの２ＤＥＧ自身のシート抵抗
の値の半分以下であり、ソースゲート電極間距離が１μ
ｍレヴェルでも、ソースゲート抵抗Ｒｓｇは０.４Ωmm
程度にできるので、ＩｎＡｌＡｓ／ＩｎＧａＡｓ２ＤＥ
Ｇ−ＦＥＴの高性能化を実現でき、更にＦＥＴの印加ゲ
ート電圧の許容論理振幅を０.９Ｖ 程度確保できる。こ
の時、ゲートドレイン耐圧は、大略５から１０Ｖ程度に
設計できる。
１５とＡｌＧａＡｓ１４，ＩｎＡlＡs１３，１２，２Ｄ
ＥＧ１６′とのヘテロ接合障壁は、ＧａＡｓに格子整合
している時のＡｌzＧａ1-zＡｓ／ＧａＡｓのヘテロ接合
障壁ΔＥｖ，ΔＥｃの値と較べてかなり小さくなること
である。更に、２ＤＥＧ自身のシート抵抗も350Ωから
５００Ω程度であり、ＧａＡｓに格子整合している時の
ＡｌzＧa1-zＡs／ＧａＡｓの２ＤＥＧ自身のシート抵抗
の値の半分以下であり、ソースゲート電極間距離が１μ
ｍレヴェルでも、ソースゲート抵抗Ｒｓｇは０.４Ωmm
程度にできるので、ＩｎＡｌＡｓ／ＩｎＧａＡｓ２ＤＥ
Ｇ−ＦＥＴの高性能化を実現でき、更にＦＥＴの印加ゲ
ート電圧の許容論理振幅を０.９Ｖ 程度確保できる。こ
の時、ゲートドレイン耐圧は、大略５から１０Ｖ程度に
設計できる。
【００１４】
【実施例】（実施例１）図１（ａ）に本発明ＦＥＴの断
面形状を示す。半絶縁性ＩｎＰ基板１０上にＭＢＥ法に
よりアンドープＩｎyＧａ1-yＡｓ(ｙ＝０.５３）１１を
１μｍ、アンドープＩｎxＡｌ1-xＡｓ（ｘ＝０.５２）
１２を３ｎｍ、Ｓｉを２×１０18／cm3含有するｎ型Ｉ
ｎxＡｌ1-xＡｓ(ｘ＝０.５２）１３を２５ｎｍ、アンド
ープＡｌzＧａ1-zＡｓ（ｚ＝０.３）１４を１５ｎｍ、
Ｓｉを４×１０18／cm3含有するｎ型ＧａＡｓ１５を１
０ｎｍ形成後、ゲート領域では、ｎ型ＧａＡｓ１５をＡ
ｌzＧａ1-zＡｓ(ｚ＝０.３）１４に対して選択的に除去
し、ゲート電極２０をＡｌで形成した。更に、ソースド
レイン電極２１，２２はＡｕＧｅＮｉＡｕを用いてアロ
イ形成した。
面形状を示す。半絶縁性ＩｎＰ基板１０上にＭＢＥ法に
よりアンドープＩｎyＧａ1-yＡｓ(ｙ＝０.５３）１１を
１μｍ、アンドープＩｎxＡｌ1-xＡｓ（ｘ＝０.５２）
１２を３ｎｍ、Ｓｉを２×１０18／cm3含有するｎ型Ｉ
ｎxＡｌ1-xＡｓ(ｘ＝０.５２）１３を２５ｎｍ、アンド
ープＡｌzＧａ1-zＡｓ（ｚ＝０.３）１４を１５ｎｍ、
Ｓｉを４×１０18／cm3含有するｎ型ＧａＡｓ１５を１
０ｎｍ形成後、ゲート領域では、ｎ型ＧａＡｓ１５をＡ
ｌzＧａ1-zＡｓ(ｚ＝０.３）１４に対して選択的に除去
し、ゲート電極２０をＡｌで形成した。更に、ソースド
レイン電極２１，２２はＡｕＧｅＮｉＡｕを用いてアロ
イ形成した。
【００１５】この時のソースドレイン電流Idssの実測値
を、実線で図４に示す。ＦＥＴ幅Ｗ＝５μｍ，ゲート長
Ｌｇ＝０.３μｍ，ソースドレイン電圧Ｖｄｓ＝２.０Ｖ
である。ゲート電圧Ｖｇと敷居値電圧Ｖｔｈとの差を横
軸、Idssを縦軸に示している。論理振幅が従来構造（破
線）の０.５Ｖから、１.１Ｖまで改善されている事が分
かる。本実施例では、最も良く用いられるエピタキシア
ル構造の例を示したが、アンドープＡｌzＧａ1-zＡｓ１
４では、膜厚は５ｎｍから３５ｎｍの範囲で使う事が多
く、Ａｌ組成は０.２から０.４５の範囲で使う事が多
い。
を、実線で図４に示す。ＦＥＴ幅Ｗ＝５μｍ，ゲート長
Ｌｇ＝０.３μｍ，ソースドレイン電圧Ｖｄｓ＝２.０Ｖ
である。ゲート電圧Ｖｇと敷居値電圧Ｖｔｈとの差を横
軸、Idssを縦軸に示している。論理振幅が従来構造（破
線）の０.５Ｖから、１.１Ｖまで改善されている事が分
かる。本実施例では、最も良く用いられるエピタキシア
ル構造の例を示したが、アンドープＡｌzＧａ1-zＡｓ１
４では、膜厚は５ｎｍから３５ｎｍの範囲で使う事が多
く、Ａｌ組成は０.２から０.４５の範囲で使う事が多
い。
【００１６】（実施例２）保護膜として、アンドープＧ
ａＡｓを用いた素子断面例を図３（ａ）に示す。エピタ
キシアル構造１０−１５は、実施例１と同一。ゲート領
域のｎ型ＧａＡｓ１５をＡｌzＧａ1-zＡｓ(ｚ＝０.３）
１４に対して選択的に除去し、全面にアンドープＧａＡ
ｓ４０を１５０ｎｍＭＯＣＶＤ法でエピタキシアルし、
アンドープＡｌzＧａ1-zＡｓ(ｚ＝０.３）１４上に形成
されたアンドープＧａＡｓを除去し、ゲート電極２０′
を形成、更にソースドレイン電極２１，２２を形成す
る。或いは、高耐熱金属をゲート電極２０′としてｎ型
ＧａＡｓ１５を挟んでＡｌzＧａ1-zＡｓ(ｚ＝０.３）１
４上に形成した後、ＭＯＣＶＤ選択成長により、ｎ型Ｇ
ａＡｓ１５とゲート電極２０′との間隙部分の大気に曝
されたアンドープＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）１２
をアンドープＧａＡｓ４０でパシヴェーションする。い
ずれにしてもｎ型ＧａＡｓ１５とゲート電極２０′との
間隙部分の大気に曝されたアンドープＩｎxＡｌ1-xＡｓ
(ｘ＝０.５２）１２を通常の絶縁膜で保護するのではな
く、格子整合するか、Pseudomorphic 接合する高純度II
IV族で保護することがポイントである。
ａＡｓを用いた素子断面例を図３（ａ）に示す。エピタ
キシアル構造１０−１５は、実施例１と同一。ゲート領
域のｎ型ＧａＡｓ１５をＡｌzＧａ1-zＡｓ(ｚ＝０.３）
１４に対して選択的に除去し、全面にアンドープＧａＡ
ｓ４０を１５０ｎｍＭＯＣＶＤ法でエピタキシアルし、
アンドープＡｌzＧａ1-zＡｓ(ｚ＝０.３）１４上に形成
されたアンドープＧａＡｓを除去し、ゲート電極２０′
を形成、更にソースドレイン電極２１，２２を形成す
る。或いは、高耐熱金属をゲート電極２０′としてｎ型
ＧａＡｓ１５を挟んでＡｌzＧａ1-zＡｓ(ｚ＝０.３）１
４上に形成した後、ＭＯＣＶＤ選択成長により、ｎ型Ｇ
ａＡｓ１５とゲート電極２０′との間隙部分の大気に曝
されたアンドープＩｎxＡｌ1-xＡｓ(ｘ＝０.５２）１２
をアンドープＧａＡｓ４０でパシヴェーションする。い
ずれにしてもｎ型ＧａＡｓ１５とゲート電極２０′との
間隙部分の大気に曝されたアンドープＩｎxＡｌ1-xＡｓ
(ｘ＝０.５２）１２を通常の絶縁膜で保護するのではな
く、格子整合するか、Pseudomorphic 接合する高純度II
IV族で保護することがポイントである。
【００１７】（実施例３）本発明をDoped channel 型Ｆ
ＥＴに適用した場合の素子断面例を図３（ｂ）に示す。
半絶縁性ＩｎＰ基板１０上にＭＢＥ法によりアンドープ
ＩｎyＧａ1-yＡｓ（ｙ＝０.５３）１１を１μｍ、Ｓｉ
を２×１０18／cm3含有するｎ型ＩｎyＧａ1-yＡｓ(ｙ＝
０.５３）１７を２５ｎｍ、アンドープＩｎxＡｌ1-xＡ
ｓ（ｘ＝０.５２）１８を１０ｎｍ、アンドープＡｌzＧ
ａ1-zＡｓ（ｚ＝０.３）１４を１５ｎｍ、Ｓｉを４×１
０18／cm3 含有するｎ型ＧａＡｓ１５を１０ｎｍ形成
後、ゲート領域では、ｎ型ＧａＡｓ１５をＡｌzＧａ1-z
Ａｓ(ｚ＝０.３）１４に対して選択的に除去し、ゲート
電極２０をＡｌで形成した。更に、ソースドレイン電極
２１，２２はＡｕＧｅＮｉＡｕを用いてアロイ形成し
た。
ＥＴに適用した場合の素子断面例を図３（ｂ）に示す。
半絶縁性ＩｎＰ基板１０上にＭＢＥ法によりアンドープ
ＩｎyＧａ1-yＡｓ（ｙ＝０.５３）１１を１μｍ、Ｓｉ
を２×１０18／cm3含有するｎ型ＩｎyＧａ1-yＡｓ(ｙ＝
０.５３）１７を２５ｎｍ、アンドープＩｎxＡｌ1-xＡ
ｓ（ｘ＝０.５２）１８を１０ｎｍ、アンドープＡｌzＧ
ａ1-zＡｓ（ｚ＝０.３）１４を１５ｎｍ、Ｓｉを４×１
０18／cm3 含有するｎ型ＧａＡｓ１５を１０ｎｍ形成
後、ゲート領域では、ｎ型ＧａＡｓ１５をＡｌzＧａ1-z
Ａｓ(ｚ＝０.３）１４に対して選択的に除去し、ゲート
電極２０をＡｌで形成した。更に、ソースドレイン電極
２１，２２はＡｕＧｅＮｉＡｕを用いてアロイ形成し
た。
【００１８】以上の実施例では、ｎ型ＧａＡｓキャップ
層１５で、アンドープＡｌzＧａ1-zＡｓ１４上を覆う場
合を示したが、例えば、膜厚を１６０ｎｍにしたりして
低抵抗化したり、ＩｎＧａＡｓを用いてノンアロイ型の
ソースドレイン電極を形成してもよい。
層１５で、アンドープＡｌzＧａ1-zＡｓ１４上を覆う場
合を示したが、例えば、膜厚を１６０ｎｍにしたりして
低抵抗化したり、ＩｎＧａＡｓを用いてノンアロイ型の
ソースドレイン電極を形成してもよい。
【００１９】
【発明の効果】本発明では、ＩｎＰ基板に格子整合する
ＩｎxＡｌ1-xＡｓ／ＩｎyＧａ1-yＡｓヘテロ接合型ＦＥ
Ｔにおいて、Pseudomorphic構造のアンドープＡｌzＧａ
1-zＡs層をゲート電極下に挿入し、ソースドレイン領域
には、アンドープＡｌzＧａ1-zＡｓ層上にｎ型ＧａＡｓ
を形成する事で、(1）ゲートの論理振幅を０.５Ｖから
１.０Ｖ程度に改善でき、(2）ゲートドレイン耐圧を５
Ｖから１０Ｖ程度に改善できる。
ＩｎxＡｌ1-xＡｓ／ＩｎyＧａ1-yＡｓヘテロ接合型ＦＥ
Ｔにおいて、Pseudomorphic構造のアンドープＡｌzＧａ
1-zＡs層をゲート電極下に挿入し、ソースドレイン領域
には、アンドープＡｌzＧａ1-zＡｓ層上にｎ型ＧａＡｓ
を形成する事で、(1）ゲートの論理振幅を０.５Ｖから
１.０Ｖ程度に改善でき、(2）ゲートドレイン耐圧を５
Ｖから１０Ｖ程度に改善できる。
【００２０】更に、ｎ型ＧａＡｓとゲート電極との間隙
部分の大気に曝されたアンドープＩｎxＡｌ1-xＡｓ(ｘ
＝０.５２）を通常の絶縁膜で保護するのではなく、格
子整合するか、Pseudomorphic 接合する高純度IIIV族を
保護膜にすることで、半導体素子の劣化を防ぐ事ができ
た。
部分の大気に曝されたアンドープＩｎxＡｌ1-xＡｓ(ｘ
＝０.５２）を通常の絶縁膜で保護するのではなく、格
子整合するか、Pseudomorphic 接合する高純度IIIV族を
保護膜にすることで、半導体素子の劣化を防ぐ事ができ
た。
【図１】本発明ＦＥＴの素子断面図とＩｎＰに格子整合
するＩｎＧａＡｓ／ＩｎＡlＡｓ／ＡｌＧａＡｓ／Ｇａ
Ａｓヘテロ接合のエネルギバンド図。
するＩｎＧａＡｓ／ＩｎＡlＡｓ／ＡｌＧａＡｓ／Ｇａ
Ａｓヘテロ接合のエネルギバンド図。
【図２】本発明ＦＥＴのゲート電極直下及び、ソースゲ
ート電極間隙部分のエネルギバンド図。
ート電極間隙部分のエネルギバンド図。
【図３】本発明のＦＥＴの素子断面図。
【図４】本発明ＦＥＴのＩ−Ｖ特性図。
１０…ＩｎＰ基板、１１…アンドープＩｎｙＧａ1-yＡ
ｓ(ｙ＝０.５３)、１２…アンドープＩｎxＡｌ1-xＡｓ
(ｘ＝０.５３）、１３…ｎ型ＩｎxＡｌ1-xＡｓ（ｘ＝
０.５３）、１４…アンドープＡｌzＧａ1-zＡｓ、１５
…ｎ型ＧａＡｓ、２０…ゲート電極、２１…ソースドレ
イン電極。
ｓ(ｙ＝０.５３)、１２…アンドープＩｎxＡｌ1-xＡｓ
(ｘ＝０.５３）、１３…ｎ型ＩｎxＡｌ1-xＡｓ（ｘ＝
０.５３）、１４…アンドープＡｌzＧａ1-zＡｓ、１５
…ｎ型ＧａＡｓ、２０…ゲート電極、２１…ソースドレ
イン電極。
Claims (2)
- 【請求項１】ＩｎＰ基板に格子整合するＩｎxＡｌ1-xＡ
ｓ／ＩｎyＧａ1-yＡｓヘテロ接合型ＦＥＴにおいて、シ
ュードモルフィック(Pseudomorphic）構造のアンドープ
ＡｌzＧａ1-zＡｓ層をゲート電極下に挿入し、ソースド
レイン領域には、前記アンドープＡｌzＧａ1-zＡｓ層上
にｎ型ＧａＡｓ層を形成することを特徴とする半導体装
置。 - 【請求項２】請求項１において、前記ｎ型ＧａＡｓ層と
ゲート電極間隙部分に露出するＩｎxＡｌ1-xＡｓ層は高
純度IIIV族半導体で保護されている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1522993A JPH06232175A (ja) | 1993-02-02 | 1993-02-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1522993A JPH06232175A (ja) | 1993-02-02 | 1993-02-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232175A true JPH06232175A (ja) | 1994-08-19 |
Family
ID=11883038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1522993A Pending JPH06232175A (ja) | 1993-02-02 | 1993-02-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| KR100438895B1 (ko) * | 2001-12-28 | 2004-07-02 | 한국전자통신연구원 | 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법 |
-
1993
- 1993-02-02 JP JP1522993A patent/JPH06232175A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6184547B1 (en) | 1997-02-05 | 2001-02-06 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6448119B1 (en) * | 1997-02-05 | 2002-09-10 | Nec Corporation | Field effect transistor and method of fabricating the same |
| KR100438895B1 (ko) * | 2001-12-28 | 2004-07-02 | 한국전자통신연구원 | 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법 |
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