JPH04298050A - 歪付キャリア供給層を有するヘテロ構造素子 - Google Patents
歪付キャリア供給層を有するヘテロ構造素子Info
- Publication number
- JPH04298050A JPH04298050A JP6287391A JP6287391A JPH04298050A JP H04298050 A JPH04298050 A JP H04298050A JP 6287391 A JP6287391 A JP 6287391A JP 6287391 A JP6287391 A JP 6287391A JP H04298050 A JPH04298050 A JP H04298050A
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- JP
- Japan
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- layer
- buffer layer
- heterostructure
- carrier supply
- undoped
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，低雑音・高速ＨＥＭＴ
素子を含むヘテロ構造素子に関する。
素子を含むヘテロ構造素子に関する。
【０００２】
【従来の技術】従来のヘテロ構造素子は，特開昭６１−
３４６４号公報に記載のように，チャネル層のみに圧縮
歪を有する構造になっており，キャリア供給層はバッフ
ァ層と同一（０．２％以下の精度で一致する）格子定数
を持つものであった。
３４６４号公報に記載のように，チャネル層のみに圧縮
歪を有する構造になっており，キャリア供給層はバッフ
ァ層と同一（０．２％以下の精度で一致する）格子定数
を持つものであった。
【０００３】
【発明が解決しようとする課題】上記従来技術は歪付チ
ャネル層のＩｎ組成で決定される値以上にシートキャリ
ア濃度を高めることができないという問題点があった。 また，Ｉｎ組成で決定される臨界値以上に歪付チャネル
層を厚くすることができず，素子性能向上や結晶成長面
で困難があった。
ャネル層のＩｎ組成で決定される値以上にシートキャリ
ア濃度を高めることができないという問題点があった。 また，Ｉｎ組成で決定される臨界値以上に歪付チャネル
層を厚くすることができず，素子性能向上や結晶成長面
で困難があった。
【０００４】また素子耐圧の向上に対しては全く記述が
なされていなかった。
なされていなかった。
【０００５】本発明はこのようなヘテロ構造素子におい
てシートキャリア濃度を更に高め，また，臨界値以上に
歪付チャネル層を厚くすること，及び，バリア層の禁制
帯幅を拡大することで耐圧を上げ，素子性能を向上する
ことを目的とする。
てシートキャリア濃度を更に高め，また，臨界値以上に
歪付チャネル層を厚くすること，及び，バリア層の禁制
帯幅を拡大することで耐圧を上げ，素子性能を向上する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に，チャネル層に上接するキャリア供給層ないしバリア
層にバッファ層よりも格子定数の小さい引張り歪付半導
体層を用いた。
に，チャネル層に上接するキャリア供給層ないしバリア
層にバッファ層よりも格子定数の小さい引張り歪付半導
体層を用いた。
【０００７】このヘテロ接合素子において最も利用価値
の高いＩｎ系ＩＩＩ−Ｖ族化合物半導体では，このよう
な引張り歪付半導体層はバッファ層のＩｎ組成比を小さ
くすることにより達成できる。
の高いＩｎ系ＩＩＩ−Ｖ族化合物半導体では，このよう
な引張り歪付半導体層はバッファ層のＩｎ組成比を小さ
くすることにより達成できる。
【０００８】
【作用】バリア層ないしキャリア供給層にバッファ層よ
り格子定数の小さい材料を用いると，より大きな禁制幅
を得ることができ，チャネル層との伝導帯不連続や価電
子帯不連続を大きくすることが可能なのでシートキャリ
ア濃度及び耐圧を高めることができる。
り格子定数の小さい材料を用いると，より大きな禁制幅
を得ることができ，チャネル層との伝導帯不連続や価電
子帯不連続を大きくすることが可能なのでシートキャリ
ア濃度及び耐圧を高めることができる。
【０００９】また，このようなバリア層ないしキャリア
供給層はバッファ層より格子定数が小さいことから，引
張り歪を持っている。これをバッファ層よりも格子定数
の大きい圧縮歪チャネル層上に形成した場合，エピタキ
シャル層全体で応力の相殺が生じるため，圧縮歪チャネ
ル層の臨界膜厚は通常の圧縮歪層のみの場合に比べ大き
くなるという作用がある。これにより，量子サイズ効果
によるキャリアの基底準位のポテンシャル損を低下でき
るため更に高シートキャリア濃度化ができる。臨界膜厚
を大きくできるので，結晶成長や素子設計を容易にする
効果もある。
供給層はバッファ層より格子定数が小さいことから，引
張り歪を持っている。これをバッファ層よりも格子定数
の大きい圧縮歪チャネル層上に形成した場合，エピタキ
シャル層全体で応力の相殺が生じるため，圧縮歪チャネ
ル層の臨界膜厚は通常の圧縮歪層のみの場合に比べ大き
くなるという作用がある。これにより，量子サイズ効果
によるキャリアの基底準位のポテンシャル損を低下でき
るため更に高シートキャリア濃度化ができる。臨界膜厚
を大きくできるので，結晶成長や素子設計を容易にする
効果もある。
【００１０】
【実施例】〔実施例１〕以下，本発明の一実施例を図１
により説明する。分子線エピタキシー法により半絶縁性
ＦｅドープＩｎＰ基板１上に，アンドープＩｎ０．５Ａ
ｌ０．５Ａｓバッファ層２を５００ｎｍ，アンドープ圧
縮歪Ｉｎ０．７Ｇａ０．３Ａｓチャネル層３を１３ｎｍ
，アンドープ引張り歪Ｉｎ０．３Ａｌ０．７Ａｓスペー
サ層４を２ｎｍ，Ｓｉドープ引張り歪Ｉｎ０．３Ａｌ０
．７Ａｓキャリア供給層５を１０ｎｍ（ただしＳｉドー
ピング濃度は５×１０１８ｃｍ−３），アンドープ引張
り歪Ｉｎ０．３Ａｌ０．７Ａｓバリア層６を１５ｎｍ，
及び，ＳｉドープＩｎ０．５Ｇａ０．５Ａｓコンタクト
層７を２０ｎｍ（ただしＳｉドーピング濃度は１×１０
１９ｃｍ−３）を順に結晶成長する。この変調ドープエ
ピタキシャルウェハのチャネル層に形成される２次元電
子ガスの電気的特性をバンデアパウ（ｖａｎ ｄｅｒ
ｐａｕｗ）法により評価した結果，シートキャリア濃度
３．５×１０１２ｃｍ−２，移動度１２５００ｃｍ２／
Ｖ・ｓが得られた。このシートキャリア濃度の値は，上
記４〜６の層の引張り歪Ｉｎ０．３Ａｌ０．７Ａｓの代
わりに無歪Ｉｎ０．５Ａｌ０．５Ａｓを用いた同様構造
での値（２．６×１０１２ｃｍ−２）に比べ約３５％大
きい。
により説明する。分子線エピタキシー法により半絶縁性
ＦｅドープＩｎＰ基板１上に，アンドープＩｎ０．５Ａ
ｌ０．５Ａｓバッファ層２を５００ｎｍ，アンドープ圧
縮歪Ｉｎ０．７Ｇａ０．３Ａｓチャネル層３を１３ｎｍ
，アンドープ引張り歪Ｉｎ０．３Ａｌ０．７Ａｓスペー
サ層４を２ｎｍ，Ｓｉドープ引張り歪Ｉｎ０．３Ａｌ０
．７Ａｓキャリア供給層５を１０ｎｍ（ただしＳｉドー
ピング濃度は５×１０１８ｃｍ−３），アンドープ引張
り歪Ｉｎ０．３Ａｌ０．７Ａｓバリア層６を１５ｎｍ，
及び，ＳｉドープＩｎ０．５Ｇａ０．５Ａｓコンタクト
層７を２０ｎｍ（ただしＳｉドーピング濃度は１×１０
１９ｃｍ−３）を順に結晶成長する。この変調ドープエ
ピタキシャルウェハのチャネル層に形成される２次元電
子ガスの電気的特性をバンデアパウ（ｖａｎ ｄｅｒ
ｐａｕｗ）法により評価した結果，シートキャリア濃度
３．５×１０１２ｃｍ−２，移動度１２５００ｃｍ２／
Ｖ・ｓが得られた。このシートキャリア濃度の値は，上
記４〜６の層の引張り歪Ｉｎ０．３Ａｌ０．７Ａｓの代
わりに無歪Ｉｎ０．５Ａｌ０．５Ａｓを用いた同様構造
での値（２．６×１０１２ｃｍ−２）に比べ約３５％大
きい。
【００１１】次に，このウェハに通常のフォトリソグラ
フィー法を適用してアイソレーション用のメサエッチン
グを行い，更に，リン酸系のエッチング液でゲート電極
形成部のＳｉドープＩｎ０．５Ｇａ０．５Ａｓキャップ
層を除去する。ＡｕＧｅＮｉソース電極８及びドレイン
電極９を形成後，電子ビーム露光プロセスによりＴｉＰ
ｔＡｕゲート電極１０を形成した。ゲート長０．１５μ
ｍ，ゲート幅１５０μｍの素子においてｇｍが６０ｍＳ
，１２ＧＨＺにおけるゲイン１４ｄｂ，雑音指数の０．
２ｄｂ以下の特性を示した。また，ゲート耐圧は１２Ｖ
であり従来より５０％大きい。
フィー法を適用してアイソレーション用のメサエッチン
グを行い，更に，リン酸系のエッチング液でゲート電極
形成部のＳｉドープＩｎ０．５Ｇａ０．５Ａｓキャップ
層を除去する。ＡｕＧｅＮｉソース電極８及びドレイン
電極９を形成後，電子ビーム露光プロセスによりＴｉＰ
ｔＡｕゲート電極１０を形成した。ゲート長０．１５μ
ｍ，ゲート幅１５０μｍの素子においてｇｍが６０ｍＳ
，１２ＧＨＺにおけるゲイン１４ｄｂ，雑音指数の０．
２ｄｂ以下の特性を示した。また，ゲート耐圧は１２Ｖ
であり従来より５０％大きい。
【００１２】なお，実施例において，Ｉｎ０．５Ｇａ０
．５Ａｓコンタクト層７を用いなければ当然ながらブレ
ーナ構造の素子が作製可能である。
．５Ａｓコンタクト層７を用いなければ当然ながらブレ
ーナ構造の素子が作製可能である。
【００１３】また，キャリア供給層のＳｉドーピング濃
度も用途に応じて１×１０１８〜７×１０１８ｃｍ−３
変化可能でそれに応じて厚さを制御すれば良い。
度も用途に応じて１×１０１８〜７×１０１８ｃｍ−３
変化可能でそれに応じて厚さを制御すれば良い。
【００１４】更に，Ｉｎ０．５Ｇａ０．５Ａｓコンタク
ト層にはノンアロイ・オーミック電極形成も可能である
。
ト層にはノンアロイ・オーミック電極形成も可能である
。
【００１５】〔実施例２〕以下，本発明の第２の実施例
を図２により説明する。
を図２により説明する。
【００１６】分子線エピタキシー法により，半絶縁性Ｇ
ａＡｓ基板１１上にアンドープＡｌＡｓ０．４Ｓｂ０．
６バッファ層１２を１．５μｍ，アンドープ圧縮歪Ｉｎ
０．２Ｇａ０．８Ｓｂチャネル層１３を１０ｎｍ，アン
ドープ引張り歪ＡｌＡｓ０．７Ｓｂ０．３スペーサー層
１４を２ｎｍ，Ｂｅドープ引張り歪ＡｌＡｓ０．７Ｓｂ
０．３キャリア供給層１５を１０ｎｍ（ただしＢｅドー
ピング濃度は６×１０１８ｃｍ−３）アンドープＡｌＡ
ｓ０．４Ｓｂ０．６層１６を１０ｎｍを順に連続成長し
た。通常のフォトリソグラフィ工程によりＡｕＧｅＮｉ
合金の真空蒸着を用いて，ソース電極１７及びドレイン
電極１８を形成後，ＴｉＰｔＡｕを用いてゲート電極１
９を形成しプレーナ構造ｐチャネルヘテロ構造ＦＥＴを
製作した。
ａＡｓ基板１１上にアンドープＡｌＡｓ０．４Ｓｂ０．
６バッファ層１２を１．５μｍ，アンドープ圧縮歪Ｉｎ
０．２Ｇａ０．８Ｓｂチャネル層１３を１０ｎｍ，アン
ドープ引張り歪ＡｌＡｓ０．７Ｓｂ０．３スペーサー層
１４を２ｎｍ，Ｂｅドープ引張り歪ＡｌＡｓ０．７Ｓｂ
０．３キャリア供給層１５を１０ｎｍ（ただしＢｅドー
ピング濃度は６×１０１８ｃｍ−３）アンドープＡｌＡ
ｓ０．４Ｓｂ０．６層１６を１０ｎｍを順に連続成長し
た。通常のフォトリソグラフィ工程によりＡｕＧｅＮｉ
合金の真空蒸着を用いて，ソース電極１７及びドレイン
電極１８を形成後，ＴｉＰｔＡｕを用いてゲート電極１
９を形成しプレーナ構造ｐチャネルヘテロ構造ＦＥＴを
製作した。
【００１７】ゲート長０．１５μｍの素子において，シ
ートキャリア濃度１．５×１０１２ｃｍ−２，ｇｍ＝３
００ｍＳ／ｍｍが得られた。これらの値はともに引張り
歪層を用いなかった場合に比べ約３０％高い。
ートキャリア濃度１．５×１０１２ｃｍ−２，ｇｍ＝３
００ｍＳ／ｍｍが得られた。これらの値はともに引張り
歪層を用いなかった場合に比べ約３０％高い。
【００１８】なお，実施例１および２に示した素子を用
いることにより，高速論理集積回路を実現することがで
きる。
いることにより，高速論理集積回路を実現することがで
きる。
【００１９】
【発明の効果】引張り歪層をキャリア供給層やバリア層
に用いると，無歪層を用いた場合に比べ，Ｉｎ系ＩＩＩ
−Ｖ族化合物半導体の場合チャネル層との伝導帯不連続
を最大で約４００ｍｅＶ大きくすることができる。これ
により見込まれるシートキャリア濃度の増加分は約１．
５×１０１２ｃｍ−２であり，トランジスタ特性の改善
につながる。
に用いると，無歪層を用いた場合に比べ，Ｉｎ系ＩＩＩ
−Ｖ族化合物半導体の場合チャネル層との伝導帯不連続
を最大で約４００ｍｅＶ大きくすることができる。これ
により見込まれるシートキャリア濃度の増加分は約１．
５×１０１２ｃｍ−２であり，トランジスタ特性の改善
につながる。
【００２０】また，圧縮歪チャネル層の臨膜厚は上部に
引張り歪層を用いると，無歪層を上部に用いた場合に比
べ約２５％厚くすることができる。
引張り歪層を用いると，無歪層を上部に用いた場合に比
べ約２５％厚くすることができる。
【００２１】更に，ＨＩＧＦＥＴのようにチャネル層の
上部をバリア層や絶縁層として用いる場合，帯利帯幅を
大きくできることから耐圧の向上が可能である。
上部をバリア層や絶縁層として用いる場合，帯利帯幅を
大きくできることから耐圧の向上が可能である。
【図１】本発明に係る引張り歪キャリア供給層付ＩｎＡ
ｌＡｓ／ＩｎＧａＡｓＨＥＭＴの縦断面図である。
ｌＡｓ／ＩｎＧａＡｓＨＥＭＴの縦断面図である。
【図２】本発明に係る引張り歪キャリア供給層付ＡｌＡ
ｓＳｂ／ＩｎＧａＳｂｐチャネルヘテロ構造トランジス
タの縦断面図である。
ｓＳｂ／ＩｎＧａＳｂｐチャネルヘテロ構造トランジス
タの縦断面図である。
１…半絶縁性ＦｅドープＩｎＰ基板，２…Ｉｎ０．５Ａ
ｌ０．５Ａｓバッファ層，３…圧縮歪Ｉｎ０．７Ｇａ０
．３Ａｓチャネル層，４…引張り歪Ｉｎ０．３Ａｌ０．
７Ａｓスペーサ層，５…引張り歪ＳｉドープＩｎ０．３
Ａｌ０．７Ａｓキャリア供給層，６…アンドープＩｎ０
．３Ａｌ０．７Ａｓバリア層，７…ＳｉドープＩｎ０．
５Ｇａ０．５Ａｓコンタクト層，８…ソース電極，９…
ドレイン電極，１０…ゲート電極，１１…半絶縁性Ｇａ
Ａｓ基板，１２…ＡｌＡｓ０．４Ｓｂ０．６バッファ層
，１３…圧縮歪Ｉｎ０．２Ｇａ０．８Ａｓチャネル層，
１４…ＡｌＡｓ０．７Ｓｂ０．３スペーサ層，１５…引
張り歪ＳｉドープＡｌＡｓ０．７Ｓｂ０．３キャリア供
給層，１６…アンドープＡｌＡｓ０．４Ｓｂ０．６バリ
ア層，１７…ソース電極，１８…ドレイン電極，１９…
ゲート電極。
ｌ０．５Ａｓバッファ層，３…圧縮歪Ｉｎ０．７Ｇａ０
．３Ａｓチャネル層，４…引張り歪Ｉｎ０．３Ａｌ０．
７Ａｓスペーサ層，５…引張り歪ＳｉドープＩｎ０．３
Ａｌ０．７Ａｓキャリア供給層，６…アンドープＩｎ０
．３Ａｌ０．７Ａｓバリア層，７…ＳｉドープＩｎ０．
５Ｇａ０．５Ａｓコンタクト層，８…ソース電極，９…
ドレイン電極，１０…ゲート電極，１１…半絶縁性Ｇａ
Ａｓ基板，１２…ＡｌＡｓ０．４Ｓｂ０．６バッファ層
，１３…圧縮歪Ｉｎ０．２Ｇａ０．８Ａｓチャネル層，
１４…ＡｌＡｓ０．７Ｓｂ０．３スペーサ層，１５…引
張り歪ＳｉドープＡｌＡｓ０．７Ｓｂ０．３キャリア供
給層，１６…アンドープＡｌＡｓ０．４Ｓｂ０．６バリ
ア層，１７…ソース電極，１８…ドレイン電極，１９…
ゲート電極。
Claims (7)
- 【請求項１】ＩＩＩ−Ｖ族化合物半導体結晶材料からな
るバッファ層よりも格子定数の小さいＩＩＩ−Ｖ族化合
物半導体結晶材料を用いて，引張り歪付キャリア供給層
を有することを特徴とするヘテロ構造素子。 - 【請求項２】ＩＩＩ−Ｖ族化合物半導体結晶材料からな
るバッファ層よりも格子定数の小さいＩＩＩ−Ｖ族化合
物半導体結晶材料を用いて，引張り歪付バリア層を有す
ることを特徴とするヘテロ構造素子。 - 【請求項３】請求項１又は２において，バッファ層より
も格子定数の大きいＩＩＩ−Ｖ族化合物半導体結晶材料
を用いて，圧縮歪付チャネル層を有することを特徴とす
るヘテロ構造素子。 - 【請求項４】請求項３において，バッファ層はＩｎＡｌ
ＧａＡｓからなり，バッファ層のＩＩＩ族元素中のＩｎ
の組成をｘとすると，バリア層ないしキャリア供給層は
ｘより大きくｘ＋０．３以下のＩｎ組成を有するＩｎＡ
ｌＡｓからなり，チャネル層はｘより小さくｘ−０．３
以上のＩｎ組成を有するＩｎＧａＡｓからなることを特
徴とするヘテロ構造素子。 - 【請求項５】請求項３において，バッファ層はＡｌＧａ
ＡｓＳｂからなり，バッファ層のＶ族元素中のＡｓの組
成をｙとすると，バリア層ないしキャリア供給層はｙよ
り大きくｙ＋０．４以下のＡｓ組成を有するＡｌＡｓＳ
ｂからなり，チャネル層がＩｎＧａＳｂからなることを
特徴とするヘテロ構造素子。 - 【請求項６】請求項３において，ゲートリセス構造を有
するヘテロ構造素子。 - 【請求項７】請求項３において，プレーナ構造を有する
ヘテロ構造素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287391A JPH04298050A (ja) | 1991-03-27 | 1991-03-27 | 歪付キャリア供給層を有するヘテロ構造素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287391A JPH04298050A (ja) | 1991-03-27 | 1991-03-27 | 歪付キャリア供給層を有するヘテロ構造素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298050A true JPH04298050A (ja) | 1992-10-21 |
Family
ID=13212824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287391A Pending JPH04298050A (ja) | 1991-03-27 | 1991-03-27 | 歪付キャリア供給層を有するヘテロ構造素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298050A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306924A (en) * | 1992-03-12 | 1994-04-26 | Kokusai Denshin Denwa Kabushiki Kaisha | Semiconductor device with strained-layer superlattice |
| JPH0779031A (ja) * | 1993-09-07 | 1995-03-20 | Showa Denko Kk | 磁電変換素子 |
| JP2001085674A (ja) * | 1999-09-03 | 2001-03-30 | Motorola Inc | 電子部材とその製造方法 |
| US6800878B2 (en) | 2001-11-27 | 2004-10-05 | Fujitsu Quantum Devices Limited | Field-effect type compound semiconductor device and method for fabricating the same |
-
1991
- 1991-03-27 JP JP6287391A patent/JPH04298050A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306924A (en) * | 1992-03-12 | 1994-04-26 | Kokusai Denshin Denwa Kabushiki Kaisha | Semiconductor device with strained-layer superlattice |
| JPH0779031A (ja) * | 1993-09-07 | 1995-03-20 | Showa Denko Kk | 磁電変換素子 |
| JP2001085674A (ja) * | 1999-09-03 | 2001-03-30 | Motorola Inc | 電子部材とその製造方法 |
| US6800878B2 (en) | 2001-11-27 | 2004-10-05 | Fujitsu Quantum Devices Limited | Field-effect type compound semiconductor device and method for fabricating the same |
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