JPH06232181A - ショットキ接合型電界効果トランジスタの製法 - Google Patents
ショットキ接合型電界効果トランジスタの製法Info
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- JPH06232181A JPH06232181A JP5039397A JP3939793A JPH06232181A JP H06232181 A JPH06232181 A JP H06232181A JP 5039397 A JP5039397 A JP 5039397A JP 3939793 A JP3939793 A JP 3939793A JP H06232181 A JPH06232181 A JP H06232181A
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Abstract
(57)【要約】 （修正有）
【目的】 Ｉｎを構成要素として含んでいるＩＩＩ−Ｖ
族化合物半導体でなる基板または層の表面上に、金属で
なるゲ―ト電極を、上記基板または層との間でショット
キ接合を形成するように付す工程を有するショットキ接
合型電界効果トランジスタの製法において、上記基板ま
たは層の表面上にゲ―ト電極を付す工程後、上記基板ま
たは層を比較的高い温度が与えられている状態にさせて
も、ショットキ特性が劣化しないようにする。 【構成】 上述したショットキ接合型電界効果トランジ
スタの製法において、上記基板１または層２の表面上に
上記ゲ―ト電極１０を付す工程における上記ゲ―ト電極
として、高融点金属でなるゲ―ト電極を用いる。
族化合物半導体でなる基板または層の表面上に、金属で
なるゲ―ト電極を、上記基板または層との間でショット
キ接合を形成するように付す工程を有するショットキ接
合型電界効果トランジスタの製法において、上記基板ま
たは層の表面上にゲ―ト電極を付す工程後、上記基板ま
たは層を比較的高い温度が与えられている状態にさせて
も、ショットキ特性が劣化しないようにする。 【構成】 上述したショットキ接合型電界効果トランジ
スタの製法において、上記基板１または層２の表面上に
上記ゲ―ト電極１０を付す工程における上記ゲ―ト電極
として、高融点金属でなるゲ―ト電極を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｉｎを構成要素として
含んでいるＩＩＩ−Ｖ族化合物半導体でなる基板または
層の表面上に、金属でなるゲ―ト電極が、上記基板また
は層との間でショットキ接合を形成するように付されて
いる、という構成を有するショットキ接合型電界効果ト
ランジスタの製法に関する。
含んでいるＩＩＩ−Ｖ族化合物半導体でなる基板または
層の表面上に、金属でなるゲ―ト電極が、上記基板また
は層との間でショットキ接合を形成するように付されて
いる、という構成を有するショットキ接合型電界効果ト
ランジスタの製法に関する。
【０００２】
【従来の技術】従来、Ｉｎを構成要素として含んでいる
ＩＩＩ−Ｖ族化合物半導体でなる基板または層の表面上
に、金属でなるゲ―ト電極が、上記基板または層との間
でショットキ接合を形成するように付されている、とい
う構成を有するショットキ接合型電界効果トランジスタ
が、ＧａＡｓなどのＩｎを構成要素として含んでいない
ＩＩＩ−Ｖ族化合物半導体でなる基板または層の表面上
に、金属でなるゲ―ト電極が、上記基板または層との間
でショットキ接合を形成するように付されている、とい
う構成を有するショットキ接合型電界効果トランジスタ
に比し、電界効果トランジスタとしての機能が高機能で
得られるとして、種々提案されている。
ＩＩＩ−Ｖ族化合物半導体でなる基板または層の表面上
に、金属でなるゲ―ト電極が、上記基板または層との間
でショットキ接合を形成するように付されている、とい
う構成を有するショットキ接合型電界効果トランジスタ
が、ＧａＡｓなどのＩｎを構成要素として含んでいない
ＩＩＩ−Ｖ族化合物半導体でなる基板または層の表面上
に、金属でなるゲ―ト電極が、上記基板または層との間
でショットキ接合を形成するように付されている、とい
う構成を有するショットキ接合型電界効果トランジスタ
に比し、電界効果トランジスタとしての機能が高機能で
得られるとして、種々提案されている。
【０００３】このようなショットキ接合型電界効果トラ
ンジスタは、Ｉｎを構成要素として含んでいるＩＩＩ−
Ｖ族化合物半導体でなる基板または層の表面上に、金属
でなるゲ―ト電極を、上記基板または層との間でショッ
トキ接合を形成するように付す工程を有して製造される
が、このようなショットキ接合型電界効果トランジスタ
の製法において、従来は、上記基板または層の表面上に
上記ゲ―ト電極を付す工程における上記ゲ―ト電極とし
て、上記基板または層がＩｎを構成要素として含んでい
ないＩＩＩ−Ｖ族化合物半導体でなる場合の同様の従来
のショットキ接合型電界効果トランジスタの製法の場合
に用いる場合と同様の、Ｔｉ、Ｐｔなどの高融点金属で
ない金属でなるゲ―ト電極を用いていた。
ンジスタは、Ｉｎを構成要素として含んでいるＩＩＩ−
Ｖ族化合物半導体でなる基板または層の表面上に、金属
でなるゲ―ト電極を、上記基板または層との間でショッ
トキ接合を形成するように付す工程を有して製造される
が、このようなショットキ接合型電界効果トランジスタ
の製法において、従来は、上記基板または層の表面上に
上記ゲ―ト電極を付す工程における上記ゲ―ト電極とし
て、上記基板または層がＩｎを構成要素として含んでい
ないＩＩＩ−Ｖ族化合物半導体でなる場合の同様の従来
のショットキ接合型電界効果トランジスタの製法の場合
に用いる場合と同様の、Ｔｉ、Ｐｔなどの高融点金属で
ない金属でなるゲ―ト電極を用いていた。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のショットキ接合型電界効果トランジスタの製
法の場合、基板または層がＩｎを構成要素として含んで
いるＩＩＩ−Ｖ族化合物半導体でなり、一方、ゲ―ト電
極がＴｉ、Ｐｔなどの高融点金属でない金属でなるた
め、基板または層の表面上にゲ―ト電極を付す工程後、
基板または層を２００℃というような比較的低い温度以
上の温度が与えられている状態にさせた場合、すなわ
ち、例えば、基板または層の表面上にゲ―ト電極を付す
工程後、基板または層の表面上に、ソ―ス電極及びドレ
イン電極を形成し、次で、それらソ―ス電極及びドレイ
ン電極が基板または層に良好なオ―ミック特性を有して
付させている構成を得るために、基板または層を２００
℃以上の比較的高い温度で加熱して、それらソ―ス電極
及びドレイン電極を基板または層と合金化させる、とい
う工程をとったり、基板または層の表面上にゲ―ト電極
を付す工程後、基板または層の表面上に絶縁膜を形成
し、そして、このとき、絶縁膜を、基板または層に２０
０℃以上の比較的高い温度を与えた状態で、ＣＶＤ法に
よって形成する、という工程をとったり、得られたショ
ットキ接合型電界効果トランジスタの使用時、発熱によ
って、基板または層が２００℃以上の温度になったりし
た場合、基板または層を構成しているＩＩＩ−Ｖ族化合
物半導体の構成要素としてのＩｎがゲ―ト電極を構成し
ているＴｉ、Ｐｔなどの高融点金属でない金属と合金化
する態様で、基板または層とゲ―ト電極とが合金化す
る。
うな従来のショットキ接合型電界効果トランジスタの製
法の場合、基板または層がＩｎを構成要素として含んで
いるＩＩＩ−Ｖ族化合物半導体でなり、一方、ゲ―ト電
極がＴｉ、Ｐｔなどの高融点金属でない金属でなるた
め、基板または層の表面上にゲ―ト電極を付す工程後、
基板または層を２００℃というような比較的低い温度以
上の温度が与えられている状態にさせた場合、すなわ
ち、例えば、基板または層の表面上にゲ―ト電極を付す
工程後、基板または層の表面上に、ソ―ス電極及びドレ
イン電極を形成し、次で、それらソ―ス電極及びドレイ
ン電極が基板または層に良好なオ―ミック特性を有して
付させている構成を得るために、基板または層を２００
℃以上の比較的高い温度で加熱して、それらソ―ス電極
及びドレイン電極を基板または層と合金化させる、とい
う工程をとったり、基板または層の表面上にゲ―ト電極
を付す工程後、基板または層の表面上に絶縁膜を形成
し、そして、このとき、絶縁膜を、基板または層に２０
０℃以上の比較的高い温度を与えた状態で、ＣＶＤ法に
よって形成する、という工程をとったり、得られたショ
ットキ接合型電界効果トランジスタの使用時、発熱によ
って、基板または層が２００℃以上の温度になったりし
た場合、基板または層を構成しているＩＩＩ−Ｖ族化合
物半導体の構成要素としてのＩｎがゲ―ト電極を構成し
ているＴｉ、Ｐｔなどの高融点金属でない金属と合金化
する態様で、基板または層とゲ―ト電極とが合金化す
る。
【０００５】このため、上述した従来のショットキ接合
型電界効果トランジスタの製法の場合、ショットキ接合
型電界効果トランジスタを、基板または層の表面上にゲ
―ト電極を付す工程後、基板または層を２００℃という
ような比較的低い温度以上の温度が与えられている状態
にさせた場合、基板または層とゲ―ト電極との間のショ
ットキ接合の特性、従って、ショットキ接合型電界効果
トランジスタとしてのショットキ特性が、所期のショッ
トキ特性から劣化してしまう、というものとしてしか、
製造することができず、また、これを回避せんとすれ
ば、基板または層の表面上にゲ―ト電極を付す工程後、
基板または層を２００℃というような比較的低い温度以
上の温度が与えられている状態にさせることができな
い、という制限が生ずる、という欠点を有していた。
型電界効果トランジスタの製法の場合、ショットキ接合
型電界効果トランジスタを、基板または層の表面上にゲ
―ト電極を付す工程後、基板または層を２００℃という
ような比較的低い温度以上の温度が与えられている状態
にさせた場合、基板または層とゲ―ト電極との間のショ
ットキ接合の特性、従って、ショットキ接合型電界効果
トランジスタとしてのショットキ特性が、所期のショッ
トキ特性から劣化してしまう、というものとしてしか、
製造することができず、また、これを回避せんとすれ
ば、基板または層の表面上にゲ―ト電極を付す工程後、
基板または層を２００℃というような比較的低い温度以
上の温度が与えられている状態にさせることができな
い、という制限が生ずる、という欠点を有していた。
【０００６】よって、本発明は、上述した欠点のない、
新規なショットキ接合型電界効果トランジスタの製法を
提案せんとするものである。
新規なショットキ接合型電界効果トランジスタの製法を
提案せんとするものである。
【０００７】
【課題を解決するための手段】本発明によるショットキ
接合型電界効果トランジスタの製法は、前述した従来の
ショットキ接合型電界効果トランジスタの製法の場合と
同様に、Ｉｎを構成要素として含んでいるＩＩＩ−Ｖ族
化合物半導体でなる基板または層の表面上に、金属でな
るゲ―ト電極を、上記基板または層との間でショットキ
接合を形成するように付す工程を有するが、その上記基
板または層の表面上に上記ゲ―ト電極を付す工程におけ
る上記ゲ―ト電極として、高融点金属でなるゲ―ト電極
を用いる。
接合型電界効果トランジスタの製法は、前述した従来の
ショットキ接合型電界効果トランジスタの製法の場合と
同様に、Ｉｎを構成要素として含んでいるＩＩＩ−Ｖ族
化合物半導体でなる基板または層の表面上に、金属でな
るゲ―ト電極を、上記基板または層との間でショットキ
接合を形成するように付す工程を有するが、その上記基
板または層の表面上に上記ゲ―ト電極を付す工程におけ
る上記ゲ―ト電極として、高融点金属でなるゲ―ト電極
を用いる。
【０００８】この場合、高融点金属でなるゲ―ト電極
は、ＷＳｉＮ系、ＷＳｉ系、ＷＮ系、Ｗ、Ｍｏなどでな
るゲ―ト電極でなり得るが、それら中ＷＳｉＮ系でなる
ゲ―ト電極であるのを可とする。
は、ＷＳｉＮ系、ＷＳｉ系、ＷＮ系、Ｗ、Ｍｏなどでな
るゲ―ト電極でなり得るが、それら中ＷＳｉＮ系でなる
ゲ―ト電極であるのを可とする。
【０００９】また、基板または層は、ＩｎＧａＰ系、Ｉ
ｎＧａＡｓ系などでなる基板または層でなり得るが、そ
れら中ＩｎＧａＰ系でなる基板または層を用いるのを可
とする。
ｎＧａＡｓ系などでなる基板または層でなり得るが、そ
れら中ＩｎＧａＰ系でなる基板または層を用いるのを可
とする。
【００１０】
【作用・効果】本発明によるショットキ接合型電界効果
トランジスタの製法によれば、基板または層の表面上に
ゲ―ト電極を付す工程後、基板または層を２００℃とい
うような比較的低い温度以上の温度が与えられている状
態にさせても、その状態の時間の長さにもよるが、実際
上、その温度が５００℃というような比較的高い温度以
下の温度であれば、基板または層を構成しているＩＩＩ
−Ｖ族化合物半導体の構成要素としてのＩｎが、ゲ―ト
電極を構成している金属とほとんど合金化することがな
い。
トランジスタの製法によれば、基板または層の表面上に
ゲ―ト電極を付す工程後、基板または層を２００℃とい
うような比較的低い温度以上の温度が与えられている状
態にさせても、その状態の時間の長さにもよるが、実際
上、その温度が５００℃というような比較的高い温度以
下の温度であれば、基板または層を構成しているＩＩＩ
−Ｖ族化合物半導体の構成要素としてのＩｎが、ゲ―ト
電極を構成している金属とほとんど合金化することがな
い。
【００１１】このため、本発明によるショットキ接合型
電界効果トランジスタの製法によれば、ショットキ接合
型電界効果トランジスタを、基板または層の表面上にゲ
―ト電極を付す工程後、基板または層を２００℃という
ような比較的低い温度以上の温度が与えられている状態
にさせても、その状態の時間の長さにもよるが、実際
上、その温度が５００℃というような比較的高い温度以
下の温度であれば、基板または層とゲ―ト電極との間の
ショットキ接合の特性、従ってショットキ接合型電界効
果トランジスタとしてのショットキ特性が、所期のショ
ットキ特性からほとんど劣化しない、というものとして
容易に製造することができ、また、このため、例えば、
基板または層の表面上にゲ―ト電極を付す工程後、基板
または層を２００℃というような比較的低い温度以上の
温度が与えられている状態にさせることができ、従っ
て、例えば基板または層の表面上にゲ―ト電極を付す工
程後、基板または層の表面上に、ソ―ス電極及びドレイ
ン電極を形成し、次で、それらソ―ス電極及びドレイン
電極が基板または層に良好なオ―ミック特性を有して付
させている構成を得るために、基板または層を２００℃
以上の比較的高い温度で加熱して、それらソ―ス電極及
びドレイン電極を基板または層と合金化させる、という
工程をとったり、基板または層の表面上にゲ―ト電極を
付す工程後、基板または層の表面上に絶縁膜を形成し、
そして、このとき、絶縁膜を、基板または層に２００℃
以上の比較的高い温度を与えた状態で、ＣＶＤ法によっ
て形成する、という工程をとったりすることができ、ま
た、得られたショットキ接合型電界効果トランジスタ
を、発熱によって、基板または層が２００℃以上の比較
的高い温度になっても、所期のショットキ特性を有する
状態で使用することができる。
電界効果トランジスタの製法によれば、ショットキ接合
型電界効果トランジスタを、基板または層の表面上にゲ
―ト電極を付す工程後、基板または層を２００℃という
ような比較的低い温度以上の温度が与えられている状態
にさせても、その状態の時間の長さにもよるが、実際
上、その温度が５００℃というような比較的高い温度以
下の温度であれば、基板または層とゲ―ト電極との間の
ショットキ接合の特性、従ってショットキ接合型電界効
果トランジスタとしてのショットキ特性が、所期のショ
ットキ特性からほとんど劣化しない、というものとして
容易に製造することができ、また、このため、例えば、
基板または層の表面上にゲ―ト電極を付す工程後、基板
または層を２００℃というような比較的低い温度以上の
温度が与えられている状態にさせることができ、従っ
て、例えば基板または層の表面上にゲ―ト電極を付す工
程後、基板または層の表面上に、ソ―ス電極及びドレイ
ン電極を形成し、次で、それらソ―ス電極及びドレイン
電極が基板または層に良好なオ―ミック特性を有して付
させている構成を得るために、基板または層を２００℃
以上の比較的高い温度で加熱して、それらソ―ス電極及
びドレイン電極を基板または層と合金化させる、という
工程をとったり、基板または層の表面上にゲ―ト電極を
付す工程後、基板または層の表面上に絶縁膜を形成し、
そして、このとき、絶縁膜を、基板または層に２００℃
以上の比較的高い温度を与えた状態で、ＣＶＤ法によっ
て形成する、という工程をとったりすることができ、ま
た、得られたショットキ接合型電界効果トランジスタ
を、発熱によって、基板または層が２００℃以上の比較
的高い温度になっても、所期のショットキ特性を有する
状態で使用することができる。
【００１２】なお、ゲ―ト電極として用いる高融点金属
でなるゲ―ト電極がＷＳｉＮ系でなる場合、ショットキ
接合型電界効果トランジスタとしてのショットキ特性
が、ゲ―ト電極がＷＳｉＮ系以外の他の高融点金属でな
る場合に比し熱的に安定である。
でなるゲ―ト電極がＷＳｉＮ系でなる場合、ショットキ
接合型電界効果トランジスタとしてのショットキ特性
が、ゲ―ト電極がＷＳｉＮ系以外の他の高融点金属でな
る場合に比し熱的に安定である。
【００１３】また、基板または層がＩｎＧａＰでなる場
合、ショットキ接合型電界効果トランジスタとしてのシ
ョットキ特性が、基板または層がＩｎＧａＰ以外のＩｎ
を構成要素として含んでいるＩＩＩ−Ｖ族化合物半導体
でなる場合に比し、良好に得られる。
合、ショットキ接合型電界効果トランジスタとしてのシ
ョットキ特性が、基板または層がＩｎＧａＰ以外のＩｎ
を構成要素として含んでいるＩＩＩ−Ｖ族化合物半導体
でなる場合に比し、良好に得られる。
【００１４】
【実施例】次に、図１〜図４を伴って、本発明によるシ
ョットキ接合型電界効果トランジスタの製法の実施例を
述べよう。
ョットキ接合型電界効果トランジスタの製法の実施例を
述べよう。
【００１５】図１〜図４に示す本発明によるショットキ
接合型電界効果トランジスタの製法は、次に述べる順次
の工程をとって、目的とするショットキ接合型電界効果
トランジスタを製造する。
接合型電界効果トランジスタの製法は、次に述べる順次
の工程をとって、目的とするショットキ接合型電界効果
トランジスタを製造する。
【００１６】すなわち、ＧａＡｓによるＩＩＩ−Ｖ族化
合物半導体でなる基板１を予め用意する（図１Ａ）。
合物半導体でなる基板１を予め用意する（図１Ａ）。
【００１７】そして、その基板１上に、ＩｎＧａＰによ
るＩｎを構成要素として含んでいるＩＩＩ−Ｖ族化合物
半導体でなる層２を、それ自体は公知のエピタキシャル
成長法によって形成する（図１Ｂ）。
るＩｎを構成要素として含んでいるＩＩＩ−Ｖ族化合物
半導体でなる層２を、それ自体は公知のエピタキシャル
成長法によって形成する（図１Ｂ）。
【００１８】次に、層２上に、所要のパタ―ンを有する
マスク層４を、それ自体は公知の種々の方法によって形
成する（図１Ｃ）。
マスク層４を、それ自体は公知の種々の方法によって形
成する（図１Ｃ）。
【００１９】次に、層２に対するマスク層３をマスクと
する、それ自体は公知の、ｎ型またはｐ型の導電型を与
える不純物のイオン５の打込み処理によって、層２内
に、導電型を与える不純物のイオン５の打込領域６を形
成する（図１Ｄ）。なお、図においては、イオン打込領
域６が、基板１内にまで延長している場合が示されてい
る。
する、それ自体は公知の、ｎ型またはｐ型の導電型を与
える不純物のイオン５の打込み処理によって、層２内
に、導電型を与える不純物のイオン５の打込領域６を形
成する（図１Ｄ）。なお、図においては、イオン打込領
域６が、基板１内にまで延長している場合が示されてい
る。
【００２０】次に、層２上から、マスク層４を、それ自
体は公知の方法によって除去する（図２Ｅ）。
体は公知の方法によって除去する（図２Ｅ）。
【００２１】次に、層２上に、熱処理保護膜７を、それ
自体は公知の方法によって形成する（図２Ｆ）。
自体は公知の方法によって形成する（図２Ｆ）。
【００２２】次に、イオン打込領域６を形成している層
２に対する熱処理によって、イオン打込領域６から、そ
れが活性化された能動領域８を形成する（図２Ｇ）。
２に対する熱処理によって、イオン打込領域６から、そ
れが活性化された能動領域８を形成する（図２Ｇ）。
【００２３】次に、層２上から、熱処理保護膜７を、そ
れ自体は公知の方法によって、除去する（図２Ｈ）。
れ自体は公知の方法によって、除去する（図２Ｈ）。
【００２４】次に、層２の表面上に、能動領域８を外部
に臨ませる窓９ａを有し且つ例えばＳｉＯ2 でなる絶縁
膜９を、それ自体は公知の方法によって形成する（図３
Ｉ）。
に臨ませる窓９ａを有し且つ例えばＳｉＯ2 でなる絶縁
膜９を、それ自体は公知の方法によって形成する（図３
Ｉ）。
【００２５】次に、層２の表面上に、能動領域８の、絶
縁膜９の窓９ａに臨む領域において、ＷＳｉＮ系でなる
高融点金属による金属でなるゲ―ト電極１０を、それ自
体は公知の方法によって、層２の能動領域８との間でシ
ョットキ接合１１を形成するように付す（図３Ｊ）。
縁膜９の窓９ａに臨む領域において、ＷＳｉＮ系でなる
高融点金属による金属でなるゲ―ト電極１０を、それ自
体は公知の方法によって、層２の能動領域８との間でシ
ョットキ接合１１を形成するように付す（図３Ｊ）。
【００２６】次に、絶縁膜９に、能動領域８をゲ―ト電
極１０を挟んだ両位置において外部に臨ませる窓９ｂ及
び９ｃを、それ自体は公知の方法によって形成する（図
３Ｋ）。
極１０を挟んだ両位置において外部に臨ませる窓９ｂ及
び９ｃを、それ自体は公知の方法によって形成する（図
３Ｋ）。
【００２７】次に、層２の表面上に、能動領域８の、絶
縁膜９の窓９ｂ及び９ｃに臨む領域において、ＡｕＧｅ
でなるソ―ス電極１２及びドレイン電極１３を、それ自
体は公知の方法によって形成する（図４Ｌ）。
縁膜９の窓９ｂ及び９ｃに臨む領域において、ＡｕＧｅ
でなるソ―ス電極１２及びドレイン電極１３を、それ自
体は公知の方法によって形成する（図４Ｌ）。
【００２８】次に、基板１を、４００℃程度の比較的高
い温度で、１〜２分程度の時間加熱し、ソ―ス電極１２
及びドレイン電極１３を層２と合金化させ、層２内に、
その合金化領域１２′及び１３′を形成する（図４
Ｍ）。なお、図においては、合金化領域１２′及び１
３′が基板１内まで延長している場合が示されている。
い温度で、１〜２分程度の時間加熱し、ソ―ス電極１２
及びドレイン電極１３を層２と合金化させ、層２内に、
その合金化領域１２′及び１３′を形成する（図４
Ｍ）。なお、図においては、合金化領域１２′及び１
３′が基板１内まで延長している場合が示されている。
【００２９】次に、絶縁膜９上に、ＳｉＯ2 でなる絶縁
膜１４を、基板１に３００℃〜４００℃の比較的高い温
度の熱を与えた状態で、それ自体は公知のＣＶＤ法によ
って、げて１０、ソ―ス電極１２及びドレイン電極１３
を覆って形成する（図４Ｎ）。
膜１４を、基板１に３００℃〜４００℃の比較的高い温
度の熱を与えた状態で、それ自体は公知のＣＶＤ法によ
って、げて１０、ソ―ス電極１２及びドレイン電極１３
を覆って形成する（図４Ｎ）。
【００３０】以上が、本発明によるショットキ接合型電
界効果トランジスタの製法の実施例である。
界効果トランジスタの製法の実施例である。
【００３１】図１〜図４に示す本発明によるショットキ
接合型電界効果トランジスタの製法によれば、層２の表
面上にゲ―ト電極１０を付す工程（図３Ｊ）後、ソ―ス
電極１２及びドレイン電極１３を層２と合金化させる工
程（図４Ｍ）をとり、そして、その工程において、層２
を２００℃以上の４００℃程度の比較的高い温度が１〜
２分程度の時間与えられている状態にさせ、また、層２
の表面上にゲ―ト電極１０を付す工程（図３Ｊ）後、層
２の表面上に、絶縁膜９を介して、絶縁膜１４を形成す
る工程をとり、そして、その工程おいて、層２を２００
℃以上の３００℃〜４００℃の比較的高い温度が比較的
短い時間与えられている状態にさせているが、そのよう
にしても、層２を構成しているＩＩＩ−Ｖ族化合物半導
体の構成要素としてのＩｎが、ゲ―ト電極１０を構成し
ているＷＳｉＮ系の金属とほとんど合金化することがな
い。
接合型電界効果トランジスタの製法によれば、層２の表
面上にゲ―ト電極１０を付す工程（図３Ｊ）後、ソ―ス
電極１２及びドレイン電極１３を層２と合金化させる工
程（図４Ｍ）をとり、そして、その工程において、層２
を２００℃以上の４００℃程度の比較的高い温度が１〜
２分程度の時間与えられている状態にさせ、また、層２
の表面上にゲ―ト電極１０を付す工程（図３Ｊ）後、層
２の表面上に、絶縁膜９を介して、絶縁膜１４を形成す
る工程をとり、そして、その工程おいて、層２を２００
℃以上の３００℃〜４００℃の比較的高い温度が比較的
短い時間与えられている状態にさせているが、そのよう
にしても、層２を構成しているＩＩＩ−Ｖ族化合物半導
体の構成要素としてのＩｎが、ゲ―ト電極１０を構成し
ているＷＳｉＮ系の金属とほとんど合金化することがな
い。
【００３２】このため、図１〜図４に示す本発明による
ショットキ接合型電界効果トランジスタの製法によれ
ば、ショットキ接合型電界効果トランジスタを、層２と
ゲ―ト電極１０との間のショットキ接合１１の特性、従
ってショットキ接合型電界効果トランジスタとしてのシ
ョットキ特性が、所期のショットキ特性からほとんど劣
化しない、というものとして容易に製造することができ
る。また、得られたショットキ接合型電界効果トランジ
スタ（図４Ｎ）を、発熱によって、層２が２００℃以上
の比較的高い温度になっても、所期のショットキ特性を
有する状態で使用することができる。
ショットキ接合型電界効果トランジスタの製法によれ
ば、ショットキ接合型電界効果トランジスタを、層２と
ゲ―ト電極１０との間のショットキ接合１１の特性、従
ってショットキ接合型電界効果トランジスタとしてのシ
ョットキ特性が、所期のショットキ特性からほとんど劣
化しない、というものとして容易に製造することができ
る。また、得られたショットキ接合型電界効果トランジ
スタ（図４Ｎ）を、発熱によって、層２が２００℃以上
の比較的高い温度になっても、所期のショットキ特性を
有する状態で使用することができる。
【００３３】このことは、層２の表面上にゲ―ト電極１
０を付す工程（図３Ｊ）において、ゲ―ト電極１０をＷ
ＳｉＮ系でなる高融点金属でなるものとするのに代え、
Ｐｔでなる高融点金属でない金属でなるものとすること
を除いて、図１〜図４に示す上述したショットキ接合型
電界効果トランジスタの製法と同様の製法によって製造
されたショットキ接合型電界効果トランジスタについ
て、それを加熱し、そして、その加熱温度（℃）に対す
る層２とゲ―ト電極１０との間のショットキ接合１１の
障壁高さ（ｅＶ）及びｎ値（理想因子）を、各温度にお
ける加熱時間を３０分として、測定したところ、図５及
び図６の黒点図示の結果が得られたのに対し、図１〜図
４に示す本発明によるショットキ接合型電界効果トラン
ジスタの製法によって製造されたショットキ接合型電界
効果トランジスタについて、同様の障壁高さ（ｅＶ）及
びｎ値を、同様の条件で測定したところ、図５及び図６
の□印図示の結果が得られたことからも、明らかであろ
う。
０を付す工程（図３Ｊ）において、ゲ―ト電極１０をＷ
ＳｉＮ系でなる高融点金属でなるものとするのに代え、
Ｐｔでなる高融点金属でない金属でなるものとすること
を除いて、図１〜図４に示す上述したショットキ接合型
電界効果トランジスタの製法と同様の製法によって製造
されたショットキ接合型電界効果トランジスタについ
て、それを加熱し、そして、その加熱温度（℃）に対す
る層２とゲ―ト電極１０との間のショットキ接合１１の
障壁高さ（ｅＶ）及びｎ値（理想因子）を、各温度にお
ける加熱時間を３０分として、測定したところ、図５及
び図６の黒点図示の結果が得られたのに対し、図１〜図
４に示す本発明によるショットキ接合型電界効果トラン
ジスタの製法によって製造されたショットキ接合型電界
効果トランジスタについて、同様の障壁高さ（ｅＶ）及
びｎ値を、同様の条件で測定したところ、図５及び図６
の□印図示の結果が得られたことからも、明らかであろ
う。
【００３４】また、図１〜図４に示す本発明によるショ
ットキ接合型電界効果トランジスタの製法の場合、ゲ―
ト電極１０を、ＷＳｉＮ系でなる高融点金属でなるもの
として、層２に付すようにしているので、得られるショ
ットキ接合型電界効果トランジスタとしてのショットキ
特性が、ゲ―ト電極１０をＷＳｉＮ系以外のＷＳｉ、Ｗ
Ｎ、Ｗ、Ｍｏなどの高融点金属でなるものとして層２に
付す場合に比し、熱的に安定であることを確認した。
ットキ接合型電界効果トランジスタの製法の場合、ゲ―
ト電極１０を、ＷＳｉＮ系でなる高融点金属でなるもの
として、層２に付すようにしているので、得られるショ
ットキ接合型電界効果トランジスタとしてのショットキ
特性が、ゲ―ト電極１０をＷＳｉＮ系以外のＷＳｉ、Ｗ
Ｎ、Ｗ、Ｍｏなどの高融点金属でなるものとして層２に
付す場合に比し、熱的に安定であることを確認した。
【００３５】さらに、層２をＩｎＧａＰ系でなるものと
して形成しているので、得られるショットキ接合型電界
効果トランジスタのショットキ特性が、層２をＩｎＧａ
Ｐ系以外のＩｎＧａＡｓ系などでなるものとして形成す
る場合に比し、良好に得られることを確認した。
して形成しているので、得られるショットキ接合型電界
効果トランジスタのショットキ特性が、層２をＩｎＧａ
Ｐ系以外のＩｎＧａＡｓ系などでなるものとして形成す
る場合に比し、良好に得られることを確認した。
【００３６】なお、上述においては、本発明のわずかな
例を示したに留まり、基板１をＩｎＧａＰ系でなるもの
とし、これに応じて、層２を省略し、そして、この場合
の基板１を層２と読み代えることもでき、また、層２を
ＩｎＧａＰ以外のＩｎＧａＡｓなどのＩｎを構成要素と
して含むＩＩＩ−Ｖ族化合物半導体でなるものとし、ま
た、ゲ―ト電極１１をＷＳｉＮ系以外の高融点金属でな
るものとすることもでき、その他、本発明の精神を脱す
ることなしに、種々の変型、変更をなし得るであろう。
例を示したに留まり、基板１をＩｎＧａＰ系でなるもの
とし、これに応じて、層２を省略し、そして、この場合
の基板１を層２と読み代えることもでき、また、層２を
ＩｎＧａＰ以外のＩｎＧａＡｓなどのＩｎを構成要素と
して含むＩＩＩ−Ｖ族化合物半導体でなるものとし、ま
た、ゲ―ト電極１１をＷＳｉＮ系以外の高融点金属でな
るものとすることもでき、その他、本発明の精神を脱す
ることなしに、種々の変型、変更をなし得るであろう。
【図１】本発明によるショットキ接合型電界効果トラン
ジスタの製法の実施例の説明に供する、順次の工程にお
ける略線的断面図である。
ジスタの製法の実施例の説明に供する、順次の工程にお
ける略線的断面図である。
【図２】本発明によるショットキ接合型電界効果トラン
ジスタの製法の実施例の説明に供する、図１に示す順次
の工程に続く、順次の工程における略線的断面図であ
る。
ジスタの製法の実施例の説明に供する、図１に示す順次
の工程に続く、順次の工程における略線的断面図であ
る。
【図３】本発明によるショットキ接合型電界効果トラン
ジスタの製法の実施例の説明に供する、図２に示す順次
の工程に続く、順次の工程における略線的断面図であ
る。
ジスタの製法の実施例の説明に供する、図２に示す順次
の工程に続く、順次の工程における略線的断面図であ
る。
【図４】本発明によるショットキ接合型電界効果トラン
ジスタの製法の実施例の説明に供する、図３に示す順次
の工程に続く、順次の工程における略線的断面図であ
る。
ジスタの製法の実施例の説明に供する、図３に示す順次
の工程に続く、順次の工程における略線的断面図であ
る。
【図５】図１〜図４に示す本発明によるショットキ接合
型電界効果トランジスタの製法によって製造されたショ
ットキ接合型電界効果トランジスタについて、それを加
熱し、そして、その加熱温度（℃）に対するＩｎを構成
要素として含むＩＩＩ−Ｖ族化合物半導体でなる層とゲ
―ト電極との間のショットキ接合の障壁高さ（ｅＶ）を
測定した結果を、本発明によるショットキ接合型電界効
果トランジスタの製法に準じているが、本発明によるシ
ョットキ接合型電界効果トランジスタの製法とは異なる
製法によって製造されたショットキ接合型電界効果トラ
ンジスタについての同様の測定結果と対比して示す図で
ある。
型電界効果トランジスタの製法によって製造されたショ
ットキ接合型電界効果トランジスタについて、それを加
熱し、そして、その加熱温度（℃）に対するＩｎを構成
要素として含むＩＩＩ−Ｖ族化合物半導体でなる層とゲ
―ト電極との間のショットキ接合の障壁高さ（ｅＶ）を
測定した結果を、本発明によるショットキ接合型電界効
果トランジスタの製法に準じているが、本発明によるシ
ョットキ接合型電界効果トランジスタの製法とは異なる
製法によって製造されたショットキ接合型電界効果トラ
ンジスタについての同様の測定結果と対比して示す図で
ある。
【図６】図１〜図４に示す本発明によるショットキ接合
型電界効果トランジスタの製法によって製造されたショ
ットキ接合型電界効果トランジスタについて、それを加
熱し、そして、その加熱温度（℃）に対するＩｎを構成
要素として含むＩＩＩ−Ｖ族化合物半導体でなる層とゲ
―ト電極との間のショットキ接合のｎ値（理想因子）を
測定した結果を、本発明によるショットキ接合型電界効
果トランジスタの製法に準じているが、本発明によるシ
ョットキ接合型電界効果トランジスタの製法とは異なる
製法によって製造されたショットキ接合型電界効果トラ
ンジスタについての同様の測定結果と対比して示す図で
ある。
型電界効果トランジスタの製法によって製造されたショ
ットキ接合型電界効果トランジスタについて、それを加
熱し、そして、その加熱温度（℃）に対するＩｎを構成
要素として含むＩＩＩ−Ｖ族化合物半導体でなる層とゲ
―ト電極との間のショットキ接合のｎ値（理想因子）を
測定した結果を、本発明によるショットキ接合型電界効
果トランジスタの製法に準じているが、本発明によるシ
ョットキ接合型電界効果トランジスタの製法とは異なる
製法によって製造されたショットキ接合型電界効果トラ
ンジスタについての同様の測定結果と対比して示す図で
ある。
１ 基板 ２ 層 ４ マスク層 ５ イオン ６ イオン打込領域 ７ 熱処理保護膜 ８ 能動領域 ９ 絶縁膜 ９ａ、９ｂ、９ｃ 窓 １０ ゲ―ト電極 １１ ショットキ接合 １２ ソ―ス電極 １２′ 合金化領域 １３ ドレイン電極 １３′ 合金化領域 １４ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 達雄 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 徳光 雅美 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 浅井 和義 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (3)
- 【請求項１】 Ｉｎを構成要素として含んでいるＩＩＩ
−Ｖ族化合物半導体でなる基板または層の表面上に、金
属でなるゲ―ト電極を、上記基板または層との間でショ
ットキ接合を形成するように付す工程を有するショット
キ接合型電界効果トランジスタの製法において、 上記基板または層の表面上に上記ゲ―ト電極を付す工程
における上記ゲ―ト電極として、高融点金属でなるゲ―
ト電極を用いることを特徴とするショットキ接合型電界
効果トランジスタの製法。 - 【請求項２】 請求項１記載のショットキ接合型電界効
果トランジスタの製法において、 上記高融点金属でなるゲ―ト電極が、ＷＳｉＮ系でなる
ゲ―ト電極であることを特徴とするショットキ接合型電
界効果トランジスタの製法。 - 【請求項３】 請求項１記載のショットキ接合型電界効
果トランジスタの製法において、 上記基板または層として、ＩｎＧａＰ系でなる基板また
は層を用いることを特徴とするショットキ接合型電界効
果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039397A JPH06232181A (ja) | 1993-02-03 | 1993-02-03 | ショットキ接合型電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5039397A JPH06232181A (ja) | 1993-02-03 | 1993-02-03 | ショットキ接合型電界効果トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232181A true JPH06232181A (ja) | 1994-08-19 |
Family
ID=12551866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5039397A Pending JPH06232181A (ja) | 1993-02-03 | 1993-02-03 | ショットキ接合型電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945695A (en) * | 1997-03-19 | 1999-08-31 | Fujitsu Limited | Semiconductor device with InGaP channel layer |
| EP0742847B1 (en) * | 1994-11-30 | 2000-05-24 | Micron Technology, Inc. | A method of depositing tungsten nitride using a source gas comprising silicon |
-
1993
- 1993-02-03 JP JP5039397A patent/JPH06232181A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0742847B1 (en) * | 1994-11-30 | 2000-05-24 | Micron Technology, Inc. | A method of depositing tungsten nitride using a source gas comprising silicon |
| US5945695A (en) * | 1997-03-19 | 1999-08-31 | Fujitsu Limited | Semiconductor device with InGaP channel layer |
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