JPH06232328A - Ｌｏｃ型半導体装置 - Google Patents
Ｌｏｃ型半導体装置Info
- Publication number
- JPH06232328A JPH06232328A JP50A JP1556993A JPH06232328A JP H06232328 A JPH06232328 A JP H06232328A JP 50 A JP50 A JP 50A JP 1556993 A JP1556993 A JP 1556993A JP H06232328 A JPH06232328 A JP H06232328A
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- JP
- Japan
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- power supply
- signal
- pads
- lead wiring
- semiconductor chip
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体チップ内部における電源用配線及び信
号用配線を短くし、これにより、半導体チップ内部にお
ける電源抵抗の低減及び信号入力の入力容量の低減を可
能にしたＬＯＣ型半導体装置を提供する。 【構成】 半導体チップ１の表面に電源パッド５ａ，５
ｂ及び信号パッド６を複数列に配置し、この複数列に設
置された電源パッド５ａ，５ｂ及び信号パッド６の間に
第１電源用リード配線フレーム２及び第２電源用リード
配線フレーム３を配置し、かつ電源パッド５ａ，５ｂ及
び信号パッド６の外側に信号用リード配線フレーム４を
配置する。
号用配線を短くし、これにより、半導体チップ内部にお
ける電源抵抗の低減及び信号入力の入力容量の低減を可
能にしたＬＯＣ型半導体装置を提供する。 【構成】 半導体チップ１の表面に電源パッド５ａ，５
ｂ及び信号パッド６を複数列に配置し、この複数列に設
置された電源パッド５ａ，５ｂ及び信号パッド６の間に
第１電源用リード配線フレーム２及び第２電源用リード
配線フレーム３を配置し、かつ電源パッド５ａ，５ｂ及
び信号パッド６の外側に信号用リード配線フレーム４を
配置する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体チップの表面
に、電源用リード配線フレーム、信号用リード配線フレ
ーム、電源用リード配線フレームを接続するための電源
パッドおよび信号用リード配線フレームを接続するため
の信号パッドをそれぞれ配置したＬＯＣ（リード オン
チップ）型半導体装置に関する。
に、電源用リード配線フレーム、信号用リード配線フレ
ーム、電源用リード配線フレームを接続するための電源
パッドおよび信号用リード配線フレームを接続するため
の信号パッドをそれぞれ配置したＬＯＣ（リード オン
チップ）型半導体装置に関する。
【０００２】
【従来の技術】図２は従来のＬＯＣ型半導体装置の一例
を示し、図において、符号１は半導体チップ、２は第１
電源用リード配線フレーム、３は第２電源用リード配線
フレーム、４は信号用リード配線フレーム、５ａ，５ｂ
は第１電源用リード配線用フレーム２、第２電源用リー
ド配線フレーム３をそれぞれ接続するための電源パッ
ド、そして、符号６は信号用リード配線フレーム４を接
続するための信号パッドである。
を示し、図において、符号１は半導体チップ、２は第１
電源用リード配線フレーム、３は第２電源用リード配線
フレーム、４は信号用リード配線フレーム、５ａ，５ｂ
は第１電源用リード配線用フレーム２、第２電源用リー
ド配線フレーム３をそれぞれ接続するための電源パッ
ド、そして、符号６は信号用リード配線フレーム４を接
続するための信号パッドである。
【０００３】第１電源用リード配線フレーム２、第２電
源用リード配線フレーム３及び信号用リード配線フレー
ム４は、半導体チップ１の表面に配置され、また電源パ
ッド５ａ，５ｂ及び信号パッド６は半導体チップ１のほ
ぼ中央部に一列に設置されている。そして、この電源パ
ット５ａと５ｂに第１電源用リード配線フレーム２と第
２電源用リード配線フレーム３とがそれぞれ接続され、
また信号パッド６に信号用リード配線フレーム４が接続
されている。
源用リード配線フレーム３及び信号用リード配線フレー
ム４は、半導体チップ１の表面に配置され、また電源パ
ッド５ａ，５ｂ及び信号パッド６は半導体チップ１のほ
ぼ中央部に一列に設置されている。そして、この電源パ
ット５ａと５ｂに第１電源用リード配線フレーム２と第
２電源用リード配線フレーム３とがそれぞれ接続され、
また信号パッド６に信号用リード配線フレーム４が接続
されている。
【０００４】
【発明が解決しようとする課題】従来のＬＯＣ型半導体
装置は以上のように構成されているので、半導体チップ
の内部における電源パット５ａ，５ｂから半導体チップ
に組み込まれた回路素子（図省略）までの電源配線が長
くなり、このため電源抵抗が大きくなる等の課題があっ
た。
装置は以上のように構成されているので、半導体チップ
の内部における電源パット５ａ，５ｂから半導体チップ
に組み込まれた回路素子（図省略）までの電源配線が長
くなり、このため電源抵抗が大きくなる等の課題があっ
た。
【０００５】また、半導体チップ内部における信号パッ
ト６から回路素子までの信号配線も長くなり、このた
め、信号入力の入力容量が大きくなり、半導体装置が作
動しにくくなる等の課題があった。
ト６から回路素子までの信号配線も長くなり、このた
め、信号入力の入力容量が大きくなり、半導体装置が作
動しにくくなる等の課題があった。
【０００６】この発明は以上の課題を解決するためにな
されたもので、半導体チップの内部における電源抵抗の
低減及び信号入力の入力容量の低減を可能にしたＬＯＣ
型半導体装置を提供することを目的とする。
されたもので、半導体チップの内部における電源抵抗の
低減及び信号入力の入力容量の低減を可能にしたＬＯＣ
型半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るＬＯＣ型
半導体装置は、半導体チップの表面に、電源用リード配
線フレーム及び信号用リード配線フレームをそれぞれ接
続するための電源パッドと信号パッドとを複数列に配置
し、この複数列に配置された電源パッド及び信号パッド
の間に前記電源用リード配線フレームを設置し、かつ前
記電源パッド及び信号パッドの外側に前記信号用リード
配線フレームを配置したものである。
半導体装置は、半導体チップの表面に、電源用リード配
線フレーム及び信号用リード配線フレームをそれぞれ接
続するための電源パッドと信号パッドとを複数列に配置
し、この複数列に配置された電源パッド及び信号パッド
の間に前記電源用リード配線フレームを設置し、かつ前
記電源パッド及び信号パッドの外側に前記信号用リード
配線フレームを配置したものである。
【０００８】
【作用】この発明に係るＬＯＣ型半導体装置において
は、電源パッド及び信号パッドが半導体チップの表面に
複数列に設置され、この複数列に設置された電源パッド
及び信号パッドの間に電源用リード配線フレームが設置
されていることにより、半導体チップ内部における電源
パッドから半導体チップの中に組み込まれた回路素子ま
での電源用配線が短くなり、これにより半導体チップ内
部の電源抵抗の低減が図れる。また、半導体チップの内
部における信号用配線も短くなり、これにより信号入力
の入力容量の低減が図れる。
は、電源パッド及び信号パッドが半導体チップの表面に
複数列に設置され、この複数列に設置された電源パッド
及び信号パッドの間に電源用リード配線フレームが設置
されていることにより、半導体チップ内部における電源
パッドから半導体チップの中に組み込まれた回路素子ま
での電源用配線が短くなり、これにより半導体チップ内
部の電源抵抗の低減が図れる。また、半導体チップの内
部における信号用配線も短くなり、これにより信号入力
の入力容量の低減が図れる。
【０００９】
【実施例】図１はこの発明に係るＬＯＣ型半導体装置の
一実施例を示し、図において、符号１は半導体チップ、
２は第１電源用リード配線フレーム、３は第２電源用リ
ード配線フレーム、４は信号用リード配線フレーム、５
ａと５ｂは第１電源用リード配線用フレーム２と第２電
源用リード配線フレーム３をそれぞれ接続するための電
源パッド、そして符号６は信号用リード配線フレーム４
を接続するための信号パッドである。
一実施例を示し、図において、符号１は半導体チップ、
２は第１電源用リード配線フレーム、３は第２電源用リ
ード配線フレーム、４は信号用リード配線フレーム、５
ａと５ｂは第１電源用リード配線用フレーム２と第２電
源用リード配線フレーム３をそれぞれ接続するための電
源パッド、そして符号６は信号用リード配線フレーム４
を接続するための信号パッドである。
【００１０】電源パッド５ａ，５ｂ及び信号パッド６
は、半導体チップ１の表面に２列に配置されている。ま
た、第１電源用リード配線フレーム２及び第２電源用リ
ード配線フレーム３は、２列に設けられた電源パッド５
ａ，５ｂ及び信号パッド６の間に、これらの電源パッド
５ａ，５ｂ及び信号パッド６に沿って設置され、かつ、
任意の部分で電源パット５ａ及び５ｂとワイヤー７によ
って電気的に接続されている。
は、半導体チップ１の表面に２列に配置されている。ま
た、第１電源用リード配線フレーム２及び第２電源用リ
ード配線フレーム３は、２列に設けられた電源パッド５
ａ，５ｂ及び信号パッド６の間に、これらの電源パッド
５ａ，５ｂ及び信号パッド６に沿って設置され、かつ、
任意の部分で電源パット５ａ及び５ｂとワイヤー７によ
って電気的に接続されている。
【００１１】また、信号用リード配線フレーム４は、２
列に設けられた電極パッド５ａ，５ｂ及び信号パッド６
の外側に配置され、それぞれ信号パット６とワイヤー８
によって接続されている。
列に設けられた電極パッド５ａ，５ｂ及び信号パッド６
の外側に配置され、それぞれ信号パット６とワイヤー８
によって接続されている。
【００１２】上記のＬＯＣ型半導体装置においては、電
源パッド５ａ、５ｂ及び信号パッド６が半導体チップ１
の表面に２列に設置され、この列の間に電源用リード配
線フレーム２，３が配置されているので、半導体チップ
１内部における電源パッド５ａ、５ｂから半導体チップ
１内部に組み込まれた回路素子までの電源配線を短くす
ることができる。
源パッド５ａ、５ｂ及び信号パッド６が半導体チップ１
の表面に２列に設置され、この列の間に電源用リード配
線フレーム２，３が配置されているので、半導体チップ
１内部における電源パッド５ａ、５ｂから半導体チップ
１内部に組み込まれた回路素子までの電源配線を短くす
ることができる。
【００１３】また、電源パッド５ａ，５ｂと電源用リー
ド配線フレーム２，３とを電源用リード配線フレーム
２，３の任意の部分でワイヤー７を介して接続すること
ができる。
ド配線フレーム２，３とを電源用リード配線フレーム
２，３の任意の部分でワイヤー７を介して接続すること
ができる。
【００１４】さらに、半導体チップ１内部における信号
パッド６から回路素子までの信号用配線も短くすること
ができる。
パッド６から回路素子までの信号用配線も短くすること
ができる。
【００１５】なお、上記実施例では電源パッド５ａ，５
ｂおよび信号パッド６により形成された列は２列であっ
たが、３列以上であってもよいのは勿論である。
ｂおよび信号パッド６により形成された列は２列であっ
たが、３列以上であってもよいのは勿論である。
【００１６】
【発明の効果】以上説明したように、この発明に係るＬ
ＯＣ型半導体装置によれば、電源パッド及び信号パッド
が半導体チップの表面に複数列に配置され、この複数列
に配置された電源パッド及び信号パッドの間に電源用リ
ード配線フレームが設置されているので、半導体チップ
内部における電源パッドから半導体チップ内部に組み込
まれた回路素子までの電源配線を短くすることができ、
これにより半導体チップ内部の電源抵抗の低減が可能と
なる効果がある。また、電源パッドと電源用リード配線
フレームとを電源用リード配線フレームの任意の部分で
接続することができる効果がある。さらに、半導体チッ
プ内部における信号パッドから回路素子までの信号用配
線も短くすることができ、これにより信号入力の入力容
量を低減することができ、半導体装置の作動の低下を防
止することができる効果がある。
ＯＣ型半導体装置によれば、電源パッド及び信号パッド
が半導体チップの表面に複数列に配置され、この複数列
に配置された電源パッド及び信号パッドの間に電源用リ
ード配線フレームが設置されているので、半導体チップ
内部における電源パッドから半導体チップ内部に組み込
まれた回路素子までの電源配線を短くすることができ、
これにより半導体チップ内部の電源抵抗の低減が可能と
なる効果がある。また、電源パッドと電源用リード配線
フレームとを電源用リード配線フレームの任意の部分で
接続することができる効果がある。さらに、半導体チッ
プ内部における信号パッドから回路素子までの信号用配
線も短くすることができ、これにより信号入力の入力容
量を低減することができ、半導体装置の作動の低下を防
止することができる効果がある。
【図１】この発明に係るＬＯＣ型半導体装置の一実施例
の平面図である。
の平面図である。
【図２】従来のＬＯＣ型半導体装置の一例を示す平面図
である。
である。
１ 半導体チップ ２ 第１電源用リード配線フレーム ３ 第２電源用リード配線フレーム ４ 信号用リード配線フレーム ５ａ 電源パッド ５ｂ 電源パッド ６ 信号パッド
【手続補正書】
【提出日】平成５年１０月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】従来のＬＯＣ型半導体
装置は以上のように構成されているので、半導体チップ
の内部における電源パット５ａ，５ｂから半導体チップ
内に組み込まれた回路素子（図省略）までの電源配線が
半導体内の配線材料で施され、このため電源抵抗が大き
くなる等の課題があった。
装置は以上のように構成されているので、半導体チップ
の内部における電源パット５ａ，５ｂから半導体チップ
内に組み込まれた回路素子（図省略）までの電源配線が
半導体内の配線材料で施され、このため電源抵抗が大き
くなる等の課題があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また、半導体チップ内部における信号パッ
ト６に接続される信号用リードフレーム４も長くなり、
このため、信号入力の入力容量が大きくなり、半導体装
置が作動しにくくなる等の課題があった。
ト６に接続される信号用リードフレーム４も長くなり、
このため、信号入力の入力容量が大きくなり、半導体装
置が作動しにくくなる等の課題があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】この発明は以上の課題を解決するためにな
されたもので、半導体チップの電源抵抗の低減及び信号
入力の入力容量の低減を可能にしたＬＯＣ型半導体装置
を提供することを目的とする。
されたもので、半導体チップの電源抵抗の低減及び信号
入力の入力容量の低減を可能にしたＬＯＣ型半導体装置
を提供することを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】この発明に係るＬＯＣ型
半導体装置は、半導体チップの表面に、電源用リード配
線フレーム及び信号用リード配線フレームをそれぞれ接
続するための電源パッドと信号パッドとを複数列に配置
し、この複数列に配置された電源パッド及び信号パッド
の間に前記電源用リード配線フレームを設置し、これを
用いて前記複数列に配置された電源パッドに接続し、か
つ前記電源パッド及び信号パッドの外側に前記信号用リ
ード配線フレームを配置したものである。
半導体装置は、半導体チップの表面に、電源用リード配
線フレーム及び信号用リード配線フレームをそれぞれ接
続するための電源パッドと信号パッドとを複数列に配置
し、この複数列に配置された電源パッド及び信号パッド
の間に前記電源用リード配線フレームを設置し、これを
用いて前記複数列に配置された電源パッドに接続し、か
つ前記電源パッド及び信号パッドの外側に前記信号用リ
ード配線フレームを配置したものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【作用】この発明に係るＬＯＣ型半導体装置において
は、電源パッド及び信号パッドが半導体チップに複数列
に設置され、この複数列に設置された電源パッド及び信
号パッドの間に電源用リード配線フレームが設置されて
いることにより、半導体チップ内部における電源パッド
から半導体チップの中に組み込まれた回路素子までの電
源用配線が短くなり、これにより半導体チップ内部の電
源抵抗の低減が図れる。また、半導体チップのパッドか
ら外部への信号用配線フレームも短くなり、これにより
信号入力の入力容量の低減が図れる。
は、電源パッド及び信号パッドが半導体チップに複数列
に設置され、この複数列に設置された電源パッド及び信
号パッドの間に電源用リード配線フレームが設置されて
いることにより、半導体チップ内部における電源パッド
から半導体チップの中に組み込まれた回路素子までの電
源用配線が短くなり、これにより半導体チップ内部の電
源抵抗の低減が図れる。また、半導体チップのパッドか
ら外部への信号用配線フレームも短くなり、これにより
信号入力の入力容量の低減が図れる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】さらに、半導体チップ１の信号パッド６か
ら外部への信号用配線フレームも短くすることができ
る。
ら外部への信号用配線フレームも短くすることができ
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【発明の効果】以上説明したように、この発明に係るＬ
ＯＣ型半導体装置によれば、電源パッド及び信号パッド
が半導体チップの表面に複数列に配置され、この複数列
に配置された電源パッド及び信号パッドの間に電源用リ
ード配線フレームが設置されているので、半導体チップ
内部における電源パッドから半導体チップ内部に組み込
まれた回路素子までの電源配線を短くすることができ、
これにより半導体チップ内部の電源抵抗の低減が可能と
なる効果がある。また、電源パッドと電源用リード配線
フレームとを電源用リード配線フレームの任意の部分で
接続することができる効果がある。さらに、半導体チッ
プの信号パッドから外部への信号用配線も短くすること
ができ、これにより信号入力の入力容量を低減すること
ができ、半導体装置の作動の低下を防止することができ
る効果がある。
ＯＣ型半導体装置によれば、電源パッド及び信号パッド
が半導体チップの表面に複数列に配置され、この複数列
に配置された電源パッド及び信号パッドの間に電源用リ
ード配線フレームが設置されているので、半導体チップ
内部における電源パッドから半導体チップ内部に組み込
まれた回路素子までの電源配線を短くすることができ、
これにより半導体チップ内部の電源抵抗の低減が可能と
なる効果がある。また、電源パッドと電源用リード配線
フレームとを電源用リード配線フレームの任意の部分で
接続することができる効果がある。さらに、半導体チッ
プの信号パッドから外部への信号用配線も短くすること
ができ、これにより信号入力の入力容量を低減すること
ができ、半導体装置の作動の低下を防止することができ
る効果がある。
Claims (1)
- 【請求項１】 半導体チップの表面に、電源用リード配
線フレーム、信号用リード配線フレーム、電源用リード
配線フレームを接続するための電源パッドおよび信号用
リード配線フレームを接続するための信号パッドをそれ
ぞれ配置したＬＯＣ型半導体装置において、前記電源パ
ッド、前記信号パッドを複数列に配置するとともに、こ
の複数列に配置された電源パッド、信号パッドの間に前
記電源用リード配線フレームを配置し、また前記電源パ
ッド、前記信号パッドの外側に前記信号用リード配線フ
レームを配置したことを特徴とするＬＯＣ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06232328A (ja) | 1993-02-02 | 1993-02-02 | Ｌｏｃ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06232328A (ja) | 1993-02-02 | 1993-02-02 | Ｌｏｃ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232328A true JPH06232328A (ja) | 1994-08-19 |
Family
ID=11892377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06232328A (ja) | 1993-02-02 | 1993-02-02 | Ｌｏｃ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232328A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016003A (en) * | 1996-10-29 | 2000-01-18 | Nec Corporation | Chip-lead interconnection structure in a semiconductor device |
| EP0926734A3 (en) * | 1997-12-22 | 2002-04-03 | Texas Instruments Incorporated | Method and apparatus for delivering electrical power to a semiconducteur die |
| KR100401536B1 (ko) * | 1997-12-31 | 2004-01-24 | 주식회사 하이닉스반도체 | 센터 패드형 반도체 칩을 퍼리퍼럴 패드형 반도체 칩으로 변경하는 방법 |
| CN103928431A (zh) * | 2012-10-31 | 2014-07-16 | 矽力杰半导体技术(杭州)有限公司 | 一种倒装封装装置 |
-
1993
- 1993-02-02 JP JP50A patent/JPH06232328A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016003A (en) * | 1996-10-29 | 2000-01-18 | Nec Corporation | Chip-lead interconnection structure in a semiconductor device |
| EP0926734A3 (en) * | 1997-12-22 | 2002-04-03 | Texas Instruments Incorporated | Method and apparatus for delivering electrical power to a semiconducteur die |
| KR100401536B1 (ko) * | 1997-12-31 | 2004-01-24 | 주식회사 하이닉스반도체 | 센터 패드형 반도체 칩을 퍼리퍼럴 패드형 반도체 칩으로 변경하는 방법 |
| CN103928431A (zh) * | 2012-10-31 | 2014-07-16 | 矽力杰半导体技术(杭州)有限公司 | 一种倒装封装装置 |
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