JPH06232391A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06232391A JPH06232391A JP11605593A JP11605593A JPH06232391A JP H06232391 A JPH06232391 A JP H06232391A JP 11605593 A JP11605593 A JP 11605593A JP 11605593 A JP11605593 A JP 11605593A JP H06232391 A JPH06232391 A JP H06232391A
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- JP
- Japan
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- film
- polycrystalline
- semiconductor device
- amorphous
- manufacturing
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】ゲート酸化膜の膜厚の増加を防止すると共にゲ
ート酸化膜の膜質の劣化を防止し、設計どおりのデバイ
ス特性を得ることができる半導体装置及びその製造方法
を提供する。 【構成】Ｓｉ基板１１の上にゲート酸化膜１２を形成
し、このゲート酸化膜１２の上に多結晶Ｓｉ膜２１を形
成し、この多結晶Ｓｉ膜２１の上にタングステンシリサ
イド膜２４を形成する。この多結晶Ｓｉ膜２１を構成す
る各結晶粒２１ａ，２１ｂ，２１ｃは、膜厚方向に延び
る柱状組織であり、しかも垂直断面方向から見た結晶粒
界間隔がこの多結晶Ｓｉ膜２１の膜厚以上である結晶構
造を有している。
ート酸化膜の膜質の劣化を防止し、設計どおりのデバイ
ス特性を得ることができる半導体装置及びその製造方法
を提供する。 【構成】Ｓｉ基板１１の上にゲート酸化膜１２を形成
し、このゲート酸化膜１２の上に多結晶Ｓｉ膜２１を形
成し、この多結晶Ｓｉ膜２１の上にタングステンシリサ
イド膜２４を形成する。この多結晶Ｓｉ膜２１を構成す
る各結晶粒２１ａ，２１ｂ，２１ｃは、膜厚方向に延び
る柱状組織であり、しかも垂直断面方向から見た結晶粒
界間隔がこの多結晶Ｓｉ膜２１の膜厚以上である結晶構
造を有している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、ポリサイド構造を有する半導体装
置及びその製造方法に関する。
造方法に関し、特に、ポリサイド構造を有する半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ形トランジスタのゲート電
極として、このゲート電極を低抵抗化するために、多結
晶Ｓｉ膜とこの多結晶Ｓｉ膜の上に形成されたシリサイ
ド膜（Ｓｉと高融点金属との合金で形成された膜）から
なるポリサイド構造を有する電極が用いられている。
極として、このゲート電極を低抵抗化するために、多結
晶Ｓｉ膜とこの多結晶Ｓｉ膜の上に形成されたシリサイ
ド膜（Ｓｉと高融点金属との合金で形成された膜）から
なるポリサイド構造を有する電極が用いられている。
【０００３】この従来のポリサイド構造を有するゲート
電極を形成する方法を図７を参照して説明する。図７
は、ポリサイド構造を有するゲート電極を形成する工程
を示す断面図である。ポリサイド構造を有するゲート電
極１０を形成するためには、先ず、Ｓｉ基板１１の上に
形成されたＳｉＯ2 からなるゲート酸化膜１２の上に、
減圧ＣＶＤ法によってＳｉＨ4 を熱分解（約６２０℃）
させて膜厚１５００Åの多結晶Ｓｉ膜１３を形成する
（図７（ａ））。次に、この多結晶Ｓｉ膜１３の上に、
ＷＦ6 ガスとＳｉＨ4 ガスを用いたＣＶＤ法（約４５０
℃）により、ＷとＳｉの混合物であるＷＳｉx 膜１４を
膜厚１５００Å形成する（図７（ｂ））。次に、多結晶
Ｓｉ膜１３とＷＳｉx 膜１４が形成された半導体装置を
約９００℃で熱処理し、多結晶Ｓｉ膜１３とＷＳｉx 膜
１４との間でＳｉとＷの合金を形成しタングステンシリ
サイド膜１５を形成する（図７（ｃ））。次に、多結晶
Ｓｉ膜１３、ＷＳｉ x 膜１４、及びタングステンシリサ
イド膜１５を所定の形状にエッチングすることにより、
ポリサイド構造を有するゲート電極１０を形成する（図
７（ｄ））。この減圧ＣＶＤ法を用いたポリサイド構造
の形成方法は、段差カバレージが良好であるため、微細
なデバイスになるほど、利用価値が高いという利点があ
る。
電極を形成する方法を図７を参照して説明する。図７
は、ポリサイド構造を有するゲート電極を形成する工程
を示す断面図である。ポリサイド構造を有するゲート電
極１０を形成するためには、先ず、Ｓｉ基板１１の上に
形成されたＳｉＯ2 からなるゲート酸化膜１２の上に、
減圧ＣＶＤ法によってＳｉＨ4 を熱分解（約６２０℃）
させて膜厚１５００Åの多結晶Ｓｉ膜１３を形成する
（図７（ａ））。次に、この多結晶Ｓｉ膜１３の上に、
ＷＦ6 ガスとＳｉＨ4 ガスを用いたＣＶＤ法（約４５０
℃）により、ＷとＳｉの混合物であるＷＳｉx 膜１４を
膜厚１５００Å形成する（図７（ｂ））。次に、多結晶
Ｓｉ膜１３とＷＳｉx 膜１４が形成された半導体装置を
約９００℃で熱処理し、多結晶Ｓｉ膜１３とＷＳｉx 膜
１４との間でＳｉとＷの合金を形成しタングステンシリ
サイド膜１５を形成する（図７（ｃ））。次に、多結晶
Ｓｉ膜１３、ＷＳｉ x 膜１４、及びタングステンシリサ
イド膜１５を所定の形状にエッチングすることにより、
ポリサイド構造を有するゲート電極１０を形成する（図
７（ｄ））。この減圧ＣＶＤ法を用いたポリサイド構造
の形成方法は、段差カバレージが良好であるため、微細
なデバイスになるほど、利用価値が高いという利点があ
る。
【０００４】
【発明が解決しようとする課題】上記減圧ＣＶＤ法を用
いたポリサイド構造の形成方法では、ＷＳｉx 膜１４を
形成する工程で、ＷＦ6 ガス中のＦが多結晶Ｓｉ膜１３
を通って拡散し、Ｓｉ基板１１やゲート酸化膜１２に侵
入する。また、減圧ＣＶＤ法で形成されたＷＳｉ x 膜１
４は高濃度のＦを含んでおり、このため後の工程の熱処
理においても、ＷＳｉx 膜１４中のＦが多結晶Ｓｉ膜１
３を通って拡散し、ゲート酸化膜１２に侵入する。Ｓｉ
Ｏ2 からなるゲート酸化膜１２にＦが侵入すると、この
ＦによりＳｉＯ2 のボンドが切られ、フリーの酸素が生
じる。この酸素がＳｉ基板１１中のＳｉや多結晶Ｓｉ膜
１３中のＳｉと反応することによりＳｉＯ2 が形成さ
れ、この結果、ゲート酸化膜１２の物理的膜厚（物理的
な膜厚のこと。）や電気的膜厚（物理的膜厚は変化しな
いが、ゲート容量の変化に相当する膜厚のこと。以下で
は、物理的膜厚と電気的膜厚の両者を単に膜厚とい
う。）が増加する。この増加率は初期のゲート酸化膜１
２の厚さの約１５％に達することがあり、このゲート酸
化膜１２の膜厚の増加によりゲート容量が小さくなる。
また、ＳｉＯ2 のボンドが切られるためゲート酸化膜の
膜質が劣化し、ゲート耐圧が低下することになる。この
ため、設計どおりのデバイス特性が得られないという問
題がある（ＩＥＥＥ 第１２巻、第６２３頁〜第６２５
頁参照）。
いたポリサイド構造の形成方法では、ＷＳｉx 膜１４を
形成する工程で、ＷＦ6 ガス中のＦが多結晶Ｓｉ膜１３
を通って拡散し、Ｓｉ基板１１やゲート酸化膜１２に侵
入する。また、減圧ＣＶＤ法で形成されたＷＳｉ x 膜１
４は高濃度のＦを含んでおり、このため後の工程の熱処
理においても、ＷＳｉx 膜１４中のＦが多結晶Ｓｉ膜１
３を通って拡散し、ゲート酸化膜１２に侵入する。Ｓｉ
Ｏ2 からなるゲート酸化膜１２にＦが侵入すると、この
ＦによりＳｉＯ2 のボンドが切られ、フリーの酸素が生
じる。この酸素がＳｉ基板１１中のＳｉや多結晶Ｓｉ膜
１３中のＳｉと反応することによりＳｉＯ2 が形成さ
れ、この結果、ゲート酸化膜１２の物理的膜厚（物理的
な膜厚のこと。）や電気的膜厚（物理的膜厚は変化しな
いが、ゲート容量の変化に相当する膜厚のこと。以下で
は、物理的膜厚と電気的膜厚の両者を単に膜厚とい
う。）が増加する。この増加率は初期のゲート酸化膜１
２の厚さの約１５％に達することがあり、このゲート酸
化膜１２の膜厚の増加によりゲート容量が小さくなる。
また、ＳｉＯ2 のボンドが切られるためゲート酸化膜の
膜質が劣化し、ゲート耐圧が低下することになる。この
ため、設計どおりのデバイス特性が得られないという問
題がある（ＩＥＥＥ 第１２巻、第６２３頁〜第６２５
頁参照）。
【０００５】本発明は、上記事情に鑑み、ゲート酸化膜
の膜厚の増加を防止すると共にゲート酸化膜の膜質の劣
化を防止し、設計どおりのデバイス特性を得ることがで
きる半導体装置及びその製造方法を提供することを目的
とする。
の膜厚の増加を防止すると共にゲート酸化膜の膜質の劣
化を防止し、設計どおりのデバイス特性を得ることがで
きる半導体装置及びその製造方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明者は上記目的を達
成するために、種々の実験・研究を行った結果、Ｆが容
易に拡散できる通路をなくすことによりＳｉ基板やゲー
ト酸化膜に侵入するＦを減少できることを見い出し、本
発明をなすに至った。具体的には、本発明の半導体装置
は、多結晶Ｓｉ膜及び該多結晶Ｓｉ膜の上に形成された
高融点金属シリサイド膜からなるポリサイド構造を有す
る半導体装置において、前記多結晶Ｓｉ膜が、該多結晶
Ｓｉ膜の一部もしくは全部の組織が膜厚方向に延びる柱
状組織であると共に該多結晶Ｓｉ膜の垂直断面方向から
見た結晶粒界間隔が該多結晶Ｓｉ膜の膜厚以上である結
晶構造を有することを特徴とするものである。
成するために、種々の実験・研究を行った結果、Ｆが容
易に拡散できる通路をなくすことによりＳｉ基板やゲー
ト酸化膜に侵入するＦを減少できることを見い出し、本
発明をなすに至った。具体的には、本発明の半導体装置
は、多結晶Ｓｉ膜及び該多結晶Ｓｉ膜の上に形成された
高融点金属シリサイド膜からなるポリサイド構造を有す
る半導体装置において、前記多結晶Ｓｉ膜が、該多結晶
Ｓｉ膜の一部もしくは全部の組織が膜厚方向に延びる柱
状組織であると共に該多結晶Ｓｉ膜の垂直断面方向から
見た結晶粒界間隔が該多結晶Ｓｉ膜の膜厚以上である結
晶構造を有することを特徴とするものである。
【０００７】また、本発明の半導体装置の製造方法は、
ポリサイド構造を有する半導体装置の製造方法におい
て、（１）前記半導体装置の基板に酸化膜を形成し、
（２）該酸化膜の上にアモルファスＳｉ膜を形成し、
（３）該アモルファスＳｉ膜の上に多結晶Ｓｉ膜を形成
し、（４）該多結晶Ｓｉ膜に、該アモルファスＳｉ膜を
電極にするための不純物を注入し、（５）該不純物が注
入された多結晶Ｓｉ膜の上に高融点金属シリサイド膜を
形成することによりポリサイド構造を形成することを特
徴とするものである。
ポリサイド構造を有する半導体装置の製造方法におい
て、（１）前記半導体装置の基板に酸化膜を形成し、
（２）該酸化膜の上にアモルファスＳｉ膜を形成し、
（３）該アモルファスＳｉ膜の上に多結晶Ｓｉ膜を形成
し、（４）該多結晶Ｓｉ膜に、該アモルファスＳｉ膜を
電極にするための不純物を注入し、（５）該不純物が注
入された多結晶Ｓｉ膜の上に高融点金属シリサイド膜を
形成することによりポリサイド構造を形成することを特
徴とするものである。
【０００８】ここで、上記（３）、（４）の工程に代え
て、（６）アモルファスＳｉ膜が形成された基板を熱処
理して該アモルファスＳｉ膜の少なくとも一部を多結晶
Ｓｉ膜にし、（７）該多結晶Ｓｉ膜に、該多結晶Ｓｉ膜
を電極にするための不純物を注入しても良い。このと
き、不純物の注入により多結晶Ｓｉ膜の上部が非晶質化
するが、一部結晶が残存する場合もある。
て、（６）アモルファスＳｉ膜が形成された基板を熱処
理して該アモルファスＳｉ膜の少なくとも一部を多結晶
Ｓｉ膜にし、（７）該多結晶Ｓｉ膜に、該多結晶Ｓｉ膜
を電極にするための不純物を注入しても良い。このと
き、不純物の注入により多結晶Ｓｉ膜の上部が非晶質化
するが、一部結晶が残存する場合もある。
【０００９】また、上記（３）、（４）の工程に代え
て、（８）アモルファスＳｉ膜に、該アモルファスＳｉ
膜を電極にするための不純物を注入し、（９）該アモル
ファスＳｉ膜が形成された基板を熱処理して該アモルフ
ァスＳｉ膜の少なくとも一部を多結晶Ｓｉ膜にしても良
い。
て、（８）アモルファスＳｉ膜に、該アモルファスＳｉ
膜を電極にするための不純物を注入し、（９）該アモル
ファスＳｉ膜が形成された基板を熱処理して該アモルフ
ァスＳｉ膜の少なくとも一部を多結晶Ｓｉ膜にしても良
い。
【００１０】さらに、上記（３）、（４）、（５）の工
程に代えて、（１０）アモルファスＳｉ膜の上に高融点
金属とＳｉからなる膜を形成し、（１１）該高融点金属
とＳｉからなる膜が形成された基板を熱処理し、（１
２）高融点金属シリサイド膜を形成することによりポリ
サイド構造を形成しても良い。
程に代えて、（１０）アモルファスＳｉ膜の上に高融点
金属とＳｉからなる膜を形成し、（１１）該高融点金属
とＳｉからなる膜が形成された基板を熱処理し、（１
２）高融点金属シリサイド膜を形成することによりポリ
サイド構造を形成しても良い。
【００１１】さらにまた、上記酸化膜上にアモルファス
Ｓｉ膜を形成する工程に代えて、（１３）酸化膜上に多
結晶Ｓｉ膜を形成し、（１４）該多結晶Ｓｉ膜上にアモ
ルファスＳｉ膜を形成してもよい。さらにまた、上記高
融点金属シリサイド膜が、タングステンシリサイド膜で
あることが好ましい。この他に、高融点金属シリサイド
膜としては、タンタルシリサイド膜、ニッケルシリサイ
ド膜、モリブデンシリサイド膜、白金シリサイド膜、チ
タンシリサイド膜、クロムシリサイド膜、マンガンシリ
サイド膜、コバルトシリサイド膜などを用いることがで
きる。
Ｓｉ膜を形成する工程に代えて、（１３）酸化膜上に多
結晶Ｓｉ膜を形成し、（１４）該多結晶Ｓｉ膜上にアモ
ルファスＳｉ膜を形成してもよい。さらにまた、上記高
融点金属シリサイド膜が、タングステンシリサイド膜で
あることが好ましい。この他に、高融点金属シリサイド
膜としては、タンタルシリサイド膜、ニッケルシリサイ
ド膜、モリブデンシリサイド膜、白金シリサイド膜、チ
タンシリサイド膜、クロムシリサイド膜、マンガンシリ
サイド膜、コバルトシリサイド膜などを用いることがで
きる。
【００１２】
【作用】本発明の半導体装置によれば、高融点金属シリ
サイド膜の下に形成されている多結晶Ｓｉ膜の一部もし
くは全部の組織が膜厚方向に延びる柱状組織であり、し
かも多結晶Ｓｉ膜の垂直断面方向から見た結晶粒界間隔
がこの多結晶Ｓｉ膜の膜厚以上の大粒径のため、この多
結晶Ｓｉ膜には、高融点金属シリサイド膜を形成するた
めに使用するＷＦ6 ガス中のＦや高融点金属シリサイド
膜中のＦが拡散できる通路が少ない。この結果、本発明
の半導体装置の多結晶Ｓｉ膜では、従来の多結晶Ｓｉ膜
に比べ、Ｆの粒界拡散を低減できる。
サイド膜の下に形成されている多結晶Ｓｉ膜の一部もし
くは全部の組織が膜厚方向に延びる柱状組織であり、し
かも多結晶Ｓｉ膜の垂直断面方向から見た結晶粒界間隔
がこの多結晶Ｓｉ膜の膜厚以上の大粒径のため、この多
結晶Ｓｉ膜には、高融点金属シリサイド膜を形成するた
めに使用するＷＦ6 ガス中のＦや高融点金属シリサイド
膜中のＦが拡散できる通路が少ない。この結果、本発明
の半導体装置の多結晶Ｓｉ膜では、従来の多結晶Ｓｉ膜
に比べ、Ｆの粒界拡散を低減できる。
【００１３】また、本発明の半導体装置の製造方法で
は、予めアモルファスＳｉ膜を形成しておき、このアモ
ルファスＳｉ膜の上に高融点金属シリサイド膜を形成す
る。アモルファスＳｉには結晶粒界が無いため、高融点
金属シリサイド膜を形成するために使用するＷＦ6 ガス
中のＦや高融点金属シリサイド膜中のＦはアモルファス
Ｓｉ膜中を容易に拡散できない。また、アモルファスＳ
ｉ膜を熱処理することにより大粒径の多結晶Ｓｉ膜を形
成した場合は、この大粒径の多結晶Ｓｉ膜中では、上記
と同様にＦは容易に拡散できない。このため、Ｓｉ基板
やゲート酸化膜に侵入するＦが抑制され、ゲート酸化膜
のＳｉＯ2 のボンドが切られることにより生じるフリー
の酸素はほとんどなくなる。この結果、ゲート酸化膜の
膜厚増加はほとんどなく、ゲート容量の低下やゲート耐
圧の劣化が防止され、設計どおりのデバイス特性が得ら
れる。
は、予めアモルファスＳｉ膜を形成しておき、このアモ
ルファスＳｉ膜の上に高融点金属シリサイド膜を形成す
る。アモルファスＳｉには結晶粒界が無いため、高融点
金属シリサイド膜を形成するために使用するＷＦ6 ガス
中のＦや高融点金属シリサイド膜中のＦはアモルファス
Ｓｉ膜中を容易に拡散できない。また、アモルファスＳ
ｉ膜を熱処理することにより大粒径の多結晶Ｓｉ膜を形
成した場合は、この大粒径の多結晶Ｓｉ膜中では、上記
と同様にＦは容易に拡散できない。このため、Ｓｉ基板
やゲート酸化膜に侵入するＦが抑制され、ゲート酸化膜
のＳｉＯ2 のボンドが切られることにより生じるフリー
の酸素はほとんどなくなる。この結果、ゲート酸化膜の
膜厚増加はほとんどなく、ゲート容量の低下やゲート耐
圧の劣化が防止され、設計どおりのデバイス特性が得ら
れる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明のポリサイド構造を有する半導体
装置の一例を示す断面図である。この半導体装置では、
Ｓｉ基板１１の上にゲート酸化膜１２が形成され、この
ゲート酸化膜１２の上に多結晶Ｓｉ膜２１が形成され、
この多結晶Ｓｉ膜２１の上にタングステンシリサイド膜
２４が形成されている。ここで、多結晶Ｓｉ膜２１を構
成する各結晶粒２１ａ，２１ｂ，２１ｃは、図１に示さ
れるように、膜厚方向に延びる柱状組織であり、しかも
垂直断面方向から見た結晶粒界間隔がこの多結晶Ｓｉ膜
２１の膜厚以上である。このためこの多結晶Ｓｉ膜２１
には、タングステンシリサイド膜２４を形成するために
使用するＷＦ6 ガス中のＦやタングステンシリサイド膜
中のＦが容易に拡散できる通路が少ない。この結果、こ
の半導体装置の多結晶Ｓｉ膜２１では、従来の多結晶Ｓ
ｉ膜に比べ、Ｆの粒界拡散を低減できる。この結果、従
来のゲート酸化膜の膜厚増加量である１．１ｎｍに対
し、本実施例ゲート酸化膜の膜厚増加量は０．３ｎｍと
なり、従来に比べ膜厚増加量を半分以下に抑えることが
できる。
する。図１は、本発明のポリサイド構造を有する半導体
装置の一例を示す断面図である。この半導体装置では、
Ｓｉ基板１１の上にゲート酸化膜１２が形成され、この
ゲート酸化膜１２の上に多結晶Ｓｉ膜２１が形成され、
この多結晶Ｓｉ膜２１の上にタングステンシリサイド膜
２４が形成されている。ここで、多結晶Ｓｉ膜２１を構
成する各結晶粒２１ａ，２１ｂ，２１ｃは、図１に示さ
れるように、膜厚方向に延びる柱状組織であり、しかも
垂直断面方向から見た結晶粒界間隔がこの多結晶Ｓｉ膜
２１の膜厚以上である。このためこの多結晶Ｓｉ膜２１
には、タングステンシリサイド膜２４を形成するために
使用するＷＦ6 ガス中のＦやタングステンシリサイド膜
中のＦが容易に拡散できる通路が少ない。この結果、こ
の半導体装置の多結晶Ｓｉ膜２１では、従来の多結晶Ｓ
ｉ膜に比べ、Ｆの粒界拡散を低減できる。この結果、従
来のゲート酸化膜の膜厚増加量である１．１ｎｍに対
し、本実施例ゲート酸化膜の膜厚増加量は０．３ｎｍと
なり、従来に比べ膜厚増加量を半分以下に抑えることが
できる。
【００１５】次に、図２を参照して本発明の半導体装置
の製造方法の第１実施例を説明する。図２は、本発明の
半導体装置の製造方法によりＭＯＳトランジスタのゲー
ト電極を製造する工程を示す断面図である。Ｓｉ基板１
１の上に、周知の熱酸化法を用いて９００℃で、ゲート
酸化膜３１を膜厚１０ｎｍ形成する（図２（ａ））。
尚、減圧ＣＶＤ法を用いて、ゲート酸化膜３１を形成し
てもよい。次に、減圧ＣＶＤ法でＳｉＨ4 ガスを用いて
５５０℃で、アモルファスＳｉ膜３２を膜厚１００ｎｍ
形成する（図２（ｂ））。このアモルファスＳｉ膜３２
の形成は、Ｓｉ2 Ｈ6 ガスを用いて４８０℃で行っても
よい。次に、減圧ＣＶＤ法を用いて６２０℃で、多結晶
Ｓｉ膜３３ａを膜厚５０ｎｍ形成する。このとき、アモ
ルファスＳｉ膜３２は結晶化し、大粒径多結晶Ｓｉ膜３
３ｂになる。この結果、小粒径の多結晶Ｓｉ膜３３ａと
大粒径多結晶Ｓｉ膜３３ｂからなる多結晶Ｓｉ膜３３が
形成される（図２（ｃ））。尚、アモルファスＳｉ膜３
２の一部がアモルファスのままの状態で残ることもあ
る。次に、この多結晶Ｓｉ膜３３に、７×１０15ｃ
ｍ-2、３０ＫｅＶで燐をイオン注入する。この結果、多
結晶Ｓｉ膜３３は一部アモルファス化し、一部アモルフ
ァス化したＳｉ膜３３Ａになる（図２（ｄ））。次に、
減圧ＣＶＤ法でＷＦ6 ガスとＳｉＨ 4 ガスを使用して４
５０℃で、ＷとＳｉの混合物であるＷＳｉ2.8 膜３４を
膜厚１５０ｎｍ形成する（図２（ｅ））。続いて、５％
Ｏ2 ＋９５％Ｎ2 ガス雰囲気で８００℃、１０分間熱処
理し、一部アモルファス化したＳｉ膜３３Ａを固相結晶
化させ、ＷＳｉ2.8 膜３４のシリサイド化を行う。この
とき、ＷＳｉ2.8 膜３４中のＦが一部アモルファス化し
たＳｉ膜３３Ａへ拡散していくが、この一部アモルファ
ス化したＳｉ膜３３Ａが固相結晶化されてできた多結晶
Ｓｉ膜は大粒径であり、しかもＦの拡散よりもアモルフ
ァスＳｉ膜３２が大粒径の多結晶Ｓｉ膜になる方が速い
ため、Ｆは大粒径の多結晶Ｓｉ膜内を拡散することとな
る。大粒径の多結晶Ｓｉ膜では結晶粒界が少ないため、
ゲート酸化膜へＦが拡散する量は低減し、この結果、ゲ
ート酸化膜の電気的な膜厚増加は低減する。熱処理後
は、周知の方法でパターニングすることによりゲート電
極を形成する。
の製造方法の第１実施例を説明する。図２は、本発明の
半導体装置の製造方法によりＭＯＳトランジスタのゲー
ト電極を製造する工程を示す断面図である。Ｓｉ基板１
１の上に、周知の熱酸化法を用いて９００℃で、ゲート
酸化膜３１を膜厚１０ｎｍ形成する（図２（ａ））。
尚、減圧ＣＶＤ法を用いて、ゲート酸化膜３１を形成し
てもよい。次に、減圧ＣＶＤ法でＳｉＨ4 ガスを用いて
５５０℃で、アモルファスＳｉ膜３２を膜厚１００ｎｍ
形成する（図２（ｂ））。このアモルファスＳｉ膜３２
の形成は、Ｓｉ2 Ｈ6 ガスを用いて４８０℃で行っても
よい。次に、減圧ＣＶＤ法を用いて６２０℃で、多結晶
Ｓｉ膜３３ａを膜厚５０ｎｍ形成する。このとき、アモ
ルファスＳｉ膜３２は結晶化し、大粒径多結晶Ｓｉ膜３
３ｂになる。この結果、小粒径の多結晶Ｓｉ膜３３ａと
大粒径多結晶Ｓｉ膜３３ｂからなる多結晶Ｓｉ膜３３が
形成される（図２（ｃ））。尚、アモルファスＳｉ膜３
２の一部がアモルファスのままの状態で残ることもあ
る。次に、この多結晶Ｓｉ膜３３に、７×１０15ｃ
ｍ-2、３０ＫｅＶで燐をイオン注入する。この結果、多
結晶Ｓｉ膜３３は一部アモルファス化し、一部アモルフ
ァス化したＳｉ膜３３Ａになる（図２（ｄ））。次に、
減圧ＣＶＤ法でＷＦ6 ガスとＳｉＨ 4 ガスを使用して４
５０℃で、ＷとＳｉの混合物であるＷＳｉ2.8 膜３４を
膜厚１５０ｎｍ形成する（図２（ｅ））。続いて、５％
Ｏ2 ＋９５％Ｎ2 ガス雰囲気で８００℃、１０分間熱処
理し、一部アモルファス化したＳｉ膜３３Ａを固相結晶
化させ、ＷＳｉ2.8 膜３４のシリサイド化を行う。この
とき、ＷＳｉ2.8 膜３４中のＦが一部アモルファス化し
たＳｉ膜３３Ａへ拡散していくが、この一部アモルファ
ス化したＳｉ膜３３Ａが固相結晶化されてできた多結晶
Ｓｉ膜は大粒径であり、しかもＦの拡散よりもアモルフ
ァスＳｉ膜３２が大粒径の多結晶Ｓｉ膜になる方が速い
ため、Ｆは大粒径の多結晶Ｓｉ膜内を拡散することとな
る。大粒径の多結晶Ｓｉ膜では結晶粒界が少ないため、
ゲート酸化膜へＦが拡散する量は低減し、この結果、ゲ
ート酸化膜の電気的な膜厚増加は低減する。熱処理後
は、周知の方法でパターニングすることによりゲート電
極を形成する。
【００１６】従来の多結晶Ｓｉ膜を形成してゲート電極
を形成すると、ゲート酸化膜の電気的な膜厚増加量は
１．１ｎｍとなるが、上記した第１実施例の大粒径の多
結晶Ｓｉ膜を形成すると、ゲート酸化膜の電気的な膜厚
増加量は０．３ｎｍとなり、従来に比べ膜厚増加量を半
分以下に抑えることができ、しかも膜厚増加量はウエハ
面内で均一となる。
を形成すると、ゲート酸化膜の電気的な膜厚増加量は
１．１ｎｍとなるが、上記した第１実施例の大粒径の多
結晶Ｓｉ膜を形成すると、ゲート酸化膜の電気的な膜厚
増加量は０．３ｎｍとなり、従来に比べ膜厚増加量を半
分以下に抑えることができ、しかも膜厚増加量はウエハ
面内で均一となる。
【００１７】次に、図３を参照して本発明の半導体装置
の製造方法の第２実施例を説明する。図３は、本発明の
半導体装置の製造方法によりＭＯＳトランジスタのゲー
ト電極を製造する工程を示す断面図である。Ｓｉ基板１
１の上に、周知の熱酸化法を用いて９００℃で、ゲート
酸化膜３１を膜厚１０ｎｍ形成する（図３（ａ））。
尚、減圧ＣＶＤ法を用いて、ゲート酸化膜３１を形成し
てもよい。次に、減圧ＣＶＤ法でＳｉＨ4 ガスを用いて
５５０℃で、アモルファスＳｉ膜３２を膜厚１５０ｎｍ
形成する（図３（ｂ））。このアモルファスＳｉ膜３２
の形成は、Ｓｉ2 Ｈ6 ガスを用いて４８０℃で行っても
よい。次に、Ｎ2 ガス雰囲気で６５０℃、２時間アニー
ルし、アモルファスＳｉ膜３２を大粒径の多結晶Ｓｉ膜
４１にする（図３（ｃ））。尚、８００℃、１０分間ア
ニールする方法もあるが、大粒径の多結晶Ｓｉ膜を得る
ためには、低温、長時間アニールの方が核生成速度が小
さくなるため好ましい。次に、この多結晶Ｓｉ膜４１
に、７×１０15ｃｍ-2、３０ＫｅＶで燐をイオン注入す
る（図３（ｄ））。次に、減圧ＣＶＤ法でＷＦ6 ガスと
ＳｉＨ4 ガスを使用して４５０℃で、ＷとＳｉの混合物
であるＷＳｉ2.8 膜３４を膜厚１５０ｎｍ形成する（図
３（ｅ））。このＷＳｉ2.8 膜３４を合金化してタング
ステンシリサイド膜を形成するための熱処理を行う際
に、ＷＳｉ2.8 膜３４中のＦが多結晶Ｓｉ膜４１内を拡
散していくが、この多結晶Ｓｉ膜４１は大粒径であるた
め、結晶粒界が少なくＦが拡散できる量は低減する。こ
の結果、Ｆがゲート酸化膜へ侵入する量は低減し、ゲー
ト酸化膜の膜厚増加は低減する。熱処理後は、周知の方
法でパターニングすることによりゲート電極を形成す
る。
の製造方法の第２実施例を説明する。図３は、本発明の
半導体装置の製造方法によりＭＯＳトランジスタのゲー
ト電極を製造する工程を示す断面図である。Ｓｉ基板１
１の上に、周知の熱酸化法を用いて９００℃で、ゲート
酸化膜３１を膜厚１０ｎｍ形成する（図３（ａ））。
尚、減圧ＣＶＤ法を用いて、ゲート酸化膜３１を形成し
てもよい。次に、減圧ＣＶＤ法でＳｉＨ4 ガスを用いて
５５０℃で、アモルファスＳｉ膜３２を膜厚１５０ｎｍ
形成する（図３（ｂ））。このアモルファスＳｉ膜３２
の形成は、Ｓｉ2 Ｈ6 ガスを用いて４８０℃で行っても
よい。次に、Ｎ2 ガス雰囲気で６５０℃、２時間アニー
ルし、アモルファスＳｉ膜３２を大粒径の多結晶Ｓｉ膜
４１にする（図３（ｃ））。尚、８００℃、１０分間ア
ニールする方法もあるが、大粒径の多結晶Ｓｉ膜を得る
ためには、低温、長時間アニールの方が核生成速度が小
さくなるため好ましい。次に、この多結晶Ｓｉ膜４１
に、７×１０15ｃｍ-2、３０ＫｅＶで燐をイオン注入す
る（図３（ｄ））。次に、減圧ＣＶＤ法でＷＦ6 ガスと
ＳｉＨ4 ガスを使用して４５０℃で、ＷとＳｉの混合物
であるＷＳｉ2.8 膜３４を膜厚１５０ｎｍ形成する（図
３（ｅ））。このＷＳｉ2.8 膜３４を合金化してタング
ステンシリサイド膜を形成するための熱処理を行う際
に、ＷＳｉ2.8 膜３４中のＦが多結晶Ｓｉ膜４１内を拡
散していくが、この多結晶Ｓｉ膜４１は大粒径であるた
め、結晶粒界が少なくＦが拡散できる量は低減する。こ
の結果、Ｆがゲート酸化膜へ侵入する量は低減し、ゲー
ト酸化膜の膜厚増加は低減する。熱処理後は、周知の方
法でパターニングすることによりゲート電極を形成す
る。
【００１８】上記した第２実施例の方法により、第１実
施例と同様の効果が得られた。次に、図４を参照して本
発明の半導体装置の製造方法の第３実施例を説明する。
図４は、本発明の半導体装置の製造方法によりＭＯＳト
ランジスタのゲート電極を製造する工程を示す断面図で
ある。Ｓｉ基板１１の上に、周知の熱酸化法を用いて９
００℃で、ゲート酸化膜３１を膜厚１０ｎｍ形成する
（図４（ａ））。尚、減圧ＣＶＤ法を用いて、ゲート酸
化膜３１を形成してもよい。次に、減圧ＣＶＤ法でＳｉ
Ｈ4 ガスを用いて５５０℃で、アモルファスＳｉ膜３２
を膜厚１５０ｎｍ形成する（図４（ｂ））。このアモル
ファスＳｉ膜３２の形成は、Ｓｉ2 Ｈ6 ガスを用いて４
８０℃で行ってもよい。次に、このアモルファスＳｉ膜
３２に、７×１０15ｃｍ-2、３０ＫｅＶで燐をイオン注
入する（図４（ｃ））。次に、Ｎ2 ガス雰囲気で８００
℃、１０分間アニールし、アモルファスＳｉ膜３２を大
粒径の多結晶Ｓｉ膜４１にする（図４（ｄ））。次に、
減圧ＣＶＤ法でＷＦ6 ガスとＳｉＨ4 ガスを使用して４
５０℃で、ＷＳｉ2.8 膜３４を膜厚１５０ｎｍ形成する
（図４（ｅ））。次に、ＷＳｉ2.8 膜３４を合金化して
タングステンシリサイド膜を形成するための熱処理を行
い、その後、周知の方法でパターニングすることにより
ゲート電極を形成する。
施例と同様の効果が得られた。次に、図４を参照して本
発明の半導体装置の製造方法の第３実施例を説明する。
図４は、本発明の半導体装置の製造方法によりＭＯＳト
ランジスタのゲート電極を製造する工程を示す断面図で
ある。Ｓｉ基板１１の上に、周知の熱酸化法を用いて９
００℃で、ゲート酸化膜３１を膜厚１０ｎｍ形成する
（図４（ａ））。尚、減圧ＣＶＤ法を用いて、ゲート酸
化膜３１を形成してもよい。次に、減圧ＣＶＤ法でＳｉ
Ｈ4 ガスを用いて５５０℃で、アモルファスＳｉ膜３２
を膜厚１５０ｎｍ形成する（図４（ｂ））。このアモル
ファスＳｉ膜３２の形成は、Ｓｉ2 Ｈ6 ガスを用いて４
８０℃で行ってもよい。次に、このアモルファスＳｉ膜
３２に、７×１０15ｃｍ-2、３０ＫｅＶで燐をイオン注
入する（図４（ｃ））。次に、Ｎ2 ガス雰囲気で８００
℃、１０分間アニールし、アモルファスＳｉ膜３２を大
粒径の多結晶Ｓｉ膜４１にする（図４（ｄ））。次に、
減圧ＣＶＤ法でＷＦ6 ガスとＳｉＨ4 ガスを使用して４
５０℃で、ＷＳｉ2.8 膜３４を膜厚１５０ｎｍ形成する
（図４（ｅ））。次に、ＷＳｉ2.8 膜３４を合金化して
タングステンシリサイド膜を形成するための熱処理を行
い、その後、周知の方法でパターニングすることにより
ゲート電極を形成する。
【００１９】上記した第３実施例の方法により、第２実
施例と同様の作用で同様の効果が得られる。次に、図５
を参照して本発明の半導体装置の製造方法の第４実施例
を説明する。図５は、本実施例の半導体装置の製造方法
の工程を示す断面図である。
施例と同様の作用で同様の効果が得られる。次に、図５
を参照して本発明の半導体装置の製造方法の第４実施例
を説明する。図５は、本実施例の半導体装置の製造方法
の工程を示す断面図である。
【００２０】本実施例のポリサイド構造のゲート電極５
０はＣＶＤ法による成膜工程で形成される。先ず、Ｓｉ
基板１１の上に形成されたＳｉＯ2 からなるゲート酸化
膜３１の上に、Ｓｉ2 Ｈ6 ガスを２０ｃｃ／ｍｉｎ流し
熱分解（４５０℃〜４８０℃）することにより膜厚１５
００Åの一部アモルファス化したＳｉ膜５１を形成する
（図５（ａ））。次に、この一部アモルファス化したＳ
ｉ膜５１に７×１０15ｃｍ-2、３０ＫｅＶで燐をイオン
注入する（図５（ｂ））。次に、この一部アモルファス
化したＳｉ膜５１の上に、ＷＦ6 ガスとＳｉＨ4 ガスを
用いて約４５０℃で膜厚１５００ÅのＷＳｉ2.8 膜５２
を形成する（図５（ｃ））。次に、一部アモルファス化
したＳｉ膜５１とＷＳｉ2.8 膜５２が形成された半導体
装置を約９００℃で熱処理することにより、タングステ
ンシリサイド膜５３を形成すると共に一部アモルファス
化したＳｉ膜５１を結晶化し多結晶Ｓｉ膜５４にする
（図５（ｄ））。次に、多結晶Ｓｉ膜５４、タングステ
ンシリサイド膜５３を所定の形状にエッチングすること
により、ポリサイド構造のゲート電極５０を形成する
（図５（ｅ））。また一部アモルファス化したＳｉ膜の
効果をさらにあげるために、合金化の熱処理時に２００
℃〜５００℃の温度範囲で１０〜３０分程度低温熱処理
してから９００℃まで昇温するというプロセスをとると
よい。尚、低温熱処理は、６００℃〜６５０℃の温度範
囲で２時間〜１０時間程度行ってもよい。この低温熱処
理によって、アモルファスＳｉが一層大粒径の多結晶Ｓ
ｉ膜になり、Ｆの拡散を一層低減するという利点があ
る。
０はＣＶＤ法による成膜工程で形成される。先ず、Ｓｉ
基板１１の上に形成されたＳｉＯ2 からなるゲート酸化
膜３１の上に、Ｓｉ2 Ｈ6 ガスを２０ｃｃ／ｍｉｎ流し
熱分解（４５０℃〜４８０℃）することにより膜厚１５
００Åの一部アモルファス化したＳｉ膜５１を形成する
（図５（ａ））。次に、この一部アモルファス化したＳ
ｉ膜５１に７×１０15ｃｍ-2、３０ＫｅＶで燐をイオン
注入する（図５（ｂ））。次に、この一部アモルファス
化したＳｉ膜５１の上に、ＷＦ6 ガスとＳｉＨ4 ガスを
用いて約４５０℃で膜厚１５００ÅのＷＳｉ2.8 膜５２
を形成する（図５（ｃ））。次に、一部アモルファス化
したＳｉ膜５１とＷＳｉ2.8 膜５２が形成された半導体
装置を約９００℃で熱処理することにより、タングステ
ンシリサイド膜５３を形成すると共に一部アモルファス
化したＳｉ膜５１を結晶化し多結晶Ｓｉ膜５４にする
（図５（ｄ））。次に、多結晶Ｓｉ膜５４、タングステ
ンシリサイド膜５３を所定の形状にエッチングすること
により、ポリサイド構造のゲート電極５０を形成する
（図５（ｅ））。また一部アモルファス化したＳｉ膜の
効果をさらにあげるために、合金化の熱処理時に２００
℃〜５００℃の温度範囲で１０〜３０分程度低温熱処理
してから９００℃まで昇温するというプロセスをとると
よい。尚、低温熱処理は、６００℃〜６５０℃の温度範
囲で２時間〜１０時間程度行ってもよい。この低温熱処
理によって、アモルファスＳｉが一層大粒径の多結晶Ｓ
ｉ膜になり、Ｆの拡散を一層低減するという利点があ
る。
【００２１】従来はゲート酸化膜３１の上に多結晶Ｓｉ
膜を形成するため、ＷＳｉx 膜５２を形成した後の熱処
理工程でＦが多結晶Ｓｉ膜の結晶粒界を通って容易に拡
散しゲート酸化膜３１に侵入したが、本実施例ではゲー
ト酸化膜３１の上に大粒径の多結晶Ｓｉ膜５４を形成し
ているため、Ｆが容易に拡散できる結晶粒界が少なくゲ
ート酸化膜３１に侵入するＦの量が抑制される。この結
果、ＳｉＯ2 からなるゲート酸化膜３１に侵入したＦに
よりＳｉＯ2 のボンドが切られフリーの酸素が生じるこ
とがほとんどない。従って、このフリーの酸素がＳｉ基
板１１や一部アモルファス化したＳｉ膜５１中のＳｉと
反応することによりＳｉＯ2 が形成されゲート酸化膜１
２の膜厚が増加することが防止され、このゲート酸化膜
３１の膜厚の増加によるゲート容量の減少が防止され
る。また、ＳｉＯ2 のボンドが切られることによるダン
グリングボンドの増大が防止されゲート耐圧の低下が防
止される。これにより、設計どおりのデバイス特性が得
られた。
膜を形成するため、ＷＳｉx 膜５２を形成した後の熱処
理工程でＦが多結晶Ｓｉ膜の結晶粒界を通って容易に拡
散しゲート酸化膜３１に侵入したが、本実施例ではゲー
ト酸化膜３１の上に大粒径の多結晶Ｓｉ膜５４を形成し
ているため、Ｆが容易に拡散できる結晶粒界が少なくゲ
ート酸化膜３１に侵入するＦの量が抑制される。この結
果、ＳｉＯ2 からなるゲート酸化膜３１に侵入したＦに
よりＳｉＯ2 のボンドが切られフリーの酸素が生じるこ
とがほとんどない。従って、このフリーの酸素がＳｉ基
板１１や一部アモルファス化したＳｉ膜５１中のＳｉと
反応することによりＳｉＯ2 が形成されゲート酸化膜１
２の膜厚が増加することが防止され、このゲート酸化膜
３１の膜厚の増加によるゲート容量の減少が防止され
る。また、ＳｉＯ2 のボンドが切られることによるダン
グリングボンドの増大が防止されゲート耐圧の低下が防
止される。これにより、設計どおりのデバイス特性が得
られた。
【００２２】次に、図６を参照して本発明の第５実施例
を説明する。図６はポリサイド構造を有する半導体装置
の製造方法の第５実施例の工程を示す断面図である。本
実施例のポリサイド構造のゲート電極６０もＣＶＤ法に
よる成膜工程で形成される。先ず、Ｓｉ基板１１の上に
形成されたＳｉＯ2 からなるゲート酸化膜３１の上に、
ＳｉＨ4 を熱分解（６２０℃）することにより膜厚８０
０Åの多結晶Ｓｉ膜６１を形成する（図６（ａ））。次
に、この多結晶Ｓｉ膜６１の上に、Ｓｉ2 Ｈ6 を２０ｃ
ｃ／ｍｉｎ流し熱分解（４５０℃〜４８０℃）すること
により膜厚７００Åの一部アモルファス化したＳｉ膜６
２を形成する（図６（ｂ））。次に、この一部アモルフ
ァス化したＳｉ膜６２の上に、ＷＦ6 ガスとＳｉＨ4 ガ
スを用いて約４５０℃で膜厚１５００ÅのＷＳｉ2.8 膜
６３を形成する（図６（ｃ））。次に、上記の工程で製
造された半導体装置を約９００℃で熱処理することによ
り、ＷＳｉ2.8 膜６３を結晶化してタングステンシリサ
イド膜６４を形成すると共に一部アモルファス化したＳ
ｉ膜６２を結晶化し多結晶Ｓｉ膜６５にする（図６
（ｄ））。次に、多結晶Ｓｉ膜６１，６５、及びタング
ステンシリサイド膜６４を所定の形状にエッチングする
ことにより、ポリサイド構造のゲート電極６０を形成す
る（図６（ｅ））。
を説明する。図６はポリサイド構造を有する半導体装置
の製造方法の第５実施例の工程を示す断面図である。本
実施例のポリサイド構造のゲート電極６０もＣＶＤ法に
よる成膜工程で形成される。先ず、Ｓｉ基板１１の上に
形成されたＳｉＯ2 からなるゲート酸化膜３１の上に、
ＳｉＨ4 を熱分解（６２０℃）することにより膜厚８０
０Åの多結晶Ｓｉ膜６１を形成する（図６（ａ））。次
に、この多結晶Ｓｉ膜６１の上に、Ｓｉ2 Ｈ6 を２０ｃ
ｃ／ｍｉｎ流し熱分解（４５０℃〜４８０℃）すること
により膜厚７００Åの一部アモルファス化したＳｉ膜６
２を形成する（図６（ｂ））。次に、この一部アモルフ
ァス化したＳｉ膜６２の上に、ＷＦ6 ガスとＳｉＨ4 ガ
スを用いて約４５０℃で膜厚１５００ÅのＷＳｉ2.8 膜
６３を形成する（図６（ｃ））。次に、上記の工程で製
造された半導体装置を約９００℃で熱処理することによ
り、ＷＳｉ2.8 膜６３を結晶化してタングステンシリサ
イド膜６４を形成すると共に一部アモルファス化したＳ
ｉ膜６２を結晶化し多結晶Ｓｉ膜６５にする（図６
（ｄ））。次に、多結晶Ｓｉ膜６１，６５、及びタング
ステンシリサイド膜６４を所定の形状にエッチングする
ことにより、ポリサイド構造のゲート電極６０を形成す
る（図６（ｅ））。
【００２３】本実施例によっても、上記他の実施例と同
様に、ＷＳｉ2.8 膜６３を形成する工程で使用するＷＦ
6 ガス中のＦが容易に拡散できる結晶粒界がなくゲート
酸化膜３１に侵入するＦの量が抑制される。この結果、
上記第１実施例と同様に、ゲート容量の低下とゲート耐
圧の劣化が防止され、これにより、設計どおりのデバイ
ス特性が得られる。
様に、ＷＳｉ2.8 膜６３を形成する工程で使用するＷＦ
6 ガス中のＦが容易に拡散できる結晶粒界がなくゲート
酸化膜３１に侵入するＦの量が抑制される。この結果、
上記第１実施例と同様に、ゲート容量の低下とゲート耐
圧の劣化が防止され、これにより、設計どおりのデバイ
ス特性が得られる。
【００２４】なお、上記第６実施例では一部アモルファ
ス化したＳｉ膜の厚さを７００Åとしたが、後工程によ
って一部アモルファス化したＳｉ膜の厚さは適宜選択さ
れ、例えば５００〜１０００Åの範囲で選択される。
ス化したＳｉ膜の厚さを７００Åとしたが、後工程によ
って一部アモルファス化したＳｉ膜の厚さは適宜選択さ
れ、例えば５００〜１０００Åの範囲で選択される。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、多結晶Ｓｉ膜の一部もしくは全部の組織が
膜厚方向に延びる柱状組織であり、しかも多結晶Ｓｉ膜
の垂直断面方向から見た結晶粒界間隔がこの多結晶Ｓｉ
膜の膜厚以上の大粒径のため、従来の多結晶Ｓｉ膜に比
べ、Ｆの粒界拡散を低減できる。
置によれば、多結晶Ｓｉ膜の一部もしくは全部の組織が
膜厚方向に延びる柱状組織であり、しかも多結晶Ｓｉ膜
の垂直断面方向から見た結晶粒界間隔がこの多結晶Ｓｉ
膜の膜厚以上の大粒径のため、従来の多結晶Ｓｉ膜に比
べ、Ｆの粒界拡散を低減できる。
【００２６】また、本発明の半導体装置の製造方法で
は、予め大粒径で結晶粒界の少ない多結晶Ｓｉ膜または
一部アモルファス化したＳｉ膜を形成し、ＷＳｉ2.8 膜
を形成するため、高融点金属シリサイド膜を形成する際
に使用するＷＦ6 ガス中のＦや高融点金属シリサイド膜
中のＦは、多結晶Ｓｉ膜を容易に拡散できない。この結
果、ゲート酸化膜の膜厚増加はほとんどなく、ゲート容
量の低下やゲート耐圧の劣化が防止され、設計どおりの
デバイス特性が得られる。
は、予め大粒径で結晶粒界の少ない多結晶Ｓｉ膜または
一部アモルファス化したＳｉ膜を形成し、ＷＳｉ2.8 膜
を形成するため、高融点金属シリサイド膜を形成する際
に使用するＷＦ6 ガス中のＦや高融点金属シリサイド膜
中のＦは、多結晶Ｓｉ膜を容易に拡散できない。この結
果、ゲート酸化膜の膜厚増加はほとんどなく、ゲート容
量の低下やゲート耐圧の劣化が防止され、設計どおりの
デバイス特性が得られる。
【図１】本発明のポリサイド構造を有する半導体装置の
一例を示す断面図である。
一例を示す断面図である。
【図２】本発明の半導体装置の製造方法の第１実施例の
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明の半導体装置の製造方法の第２実施例の
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明の半導体装置の製造方法の第３実施例の
工程を示す断面図である。
工程を示す断面図である。
【図５】本発明の半導体装置の製造方法の第４実施例の
工程を示す断面図である。
工程を示す断面図である。
【図６】本発明の半導体装置の製造方法の第５実施例の
工程を示す断面図である。
工程を示す断面図である。
【図７】ポリサイド構造を有するゲート電極を形成する
従来の工程を示す断面図である。
従来の工程を示す断面図である。
１１ Ｓｉ基板 １２，３１ ゲート酸化膜 １４ ＷＳｉx 膜 ２１，３３，４１ 多結晶Ｓｉ膜 ３２，５１，６２ 一部アモルファス化したＳｉ膜 ３４，５２，６３ ＷＳｉ2.8 膜 ２４，５３，６４ タングステンシリサイド膜 ５０，６０ ポリサイド構造のゲート電極
Claims (8)
- 【請求項１】 多結晶Ｓｉ膜及び該多結晶Ｓｉ膜の上に
形成された高融点金属シリサイド膜からなるポリサイド
構造を有する半導体装置において、 前記多結晶Ｓｉ膜が、該多結晶Ｓｉ膜の一部もしくは全
部の組織が膜厚方向に延びる柱状組織であると共に該多
結晶Ｓｉ膜の垂直断面方向から見た結晶粒界間隔が該多
結晶Ｓｉ膜の膜厚以上である結晶構造を有することを特
徴とする半導体装置。 - 【請求項２】 前記高融点金属シリサイド膜がタングス
テンシリサイド膜であることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 ポリサイド構造を有する半導体装置の製
造方法において、 前記半導体装置の基板に酸化膜を形成し、 該酸化膜の上にアモルファスＳｉ膜を形成し、 該アモルファスＳｉ膜の上に多結晶Ｓｉ膜を形成し、 該多結晶Ｓｉ膜に、前記アモルファスＳｉ膜と該多結晶
Ｓｉ膜を電極にするための不純物を注入し、 該不純物が注入された多結晶Ｓｉ膜の上に高融点金属シ
リサイド膜を形成することによりポリサイド構造を形成
することを特徴とする半導体装置の製造方法。 - 【請求項４】 ポリサイド構造を有する半導体装置の製
造方法において、 前記半導体装置の基板に酸化膜を形成し、 該酸化膜の上にアモルファスＳｉ膜を形成し、 該アモルファスＳｉ膜が形成された基板を熱処理して該
アモルファスＳｉ膜の少なくとも一部を多結晶Ｓｉ膜に
し、 該多結晶Ｓｉ膜に、該多結晶Ｓｉ膜を電極にするための
不純物を注入し、 該不純物が注入された前記多結晶Ｓｉ膜の上に高融点金
属シリサイド膜を形成することによりポリサイド構造を
形成することを特徴とする半導体装置の製造方法。 - 【請求項５】 ポリサイド構造を有する半導体装置の製
造方法において、 前記半導体装置の基板に酸化膜を形成し、 該酸化膜の上にアモルファスＳｉ膜を形成し、 該アモルファスＳｉ膜に、該アモルファスＳｉ膜を電極
にするための不純物を注入し、 該アモルファスＳｉ膜が形成された基板を熱処理して該
アモルファスＳｉ膜の少なくとも一部を多結晶Ｓｉ膜に
し、 該多結晶Ｓｉ膜の上に高融点金属シリサイド膜を形成す
ることによりポリサイド構造を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項６】 ポリサイド構造を有する半導体装置の製
造方法において、 前記半導体装置の基板上に酸化膜を形成し、 該酸化膜の上にアモルファスＳｉ膜を形成し、 該アモルファスＳｉ膜の上に高融点金属とＳｉからなる
膜を形成し、 該高融点金属とＳｉからなる膜が形成された基板を熱処
理し、 高融点金属シリサイド膜を形成することによりポリサイ
ド構造を形成することを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記高融点金属シリサイド膜がタングス
テンシリサイド膜である請求項３、４、５又は６記載の
半導体装置の製造方法。 - 【請求項８】 前記酸化膜上にアモルファスＳｉ膜を形
成する工程に代えて、 前記酸化膜上に多結晶Ｓｉ膜を形成し、 該多結晶Ｓｉ膜上にアモルファスＳｉ膜を形成すること
を特徴とする請求項３、４、５又は６記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11605593A JPH06232391A (ja) | 1992-12-11 | 1993-05-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-331964 | 1992-12-11 | ||
| JP33196492 | 1992-12-11 | ||
| JP11605593A JPH06232391A (ja) | 1992-12-11 | 1993-05-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232391A true JPH06232391A (ja) | 1994-08-19 |
Family
ID=26454439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11605593A Pending JPH06232391A (ja) | 1992-12-11 | 1993-05-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232391A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0922884A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子の製造方法 |
| WO2000002253A3 (en) * | 1998-07-02 | 2000-07-06 | Astropower | Silicon thin-film, integrated solar cell, module, and methods of manufacturing the same |
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1993
- 1993-05-18 JP JP11605593A patent/JPH06232391A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0922884A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子の製造方法 |
| WO2000002253A3 (en) * | 1998-07-02 | 2000-07-06 | Astropower | Silicon thin-film, integrated solar cell, module, and methods of manufacturing the same |
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