JPH11135454A - 金属ポリサイド構造の熱的安定性を改善する方法 - Google Patents
金属ポリサイド構造の熱的安定性を改善する方法Info
- Publication number
- JPH11135454A JPH11135454A JP10234050A JP23405098A JPH11135454A JP H11135454 A JPH11135454 A JP H11135454A JP 10234050 A JP10234050 A JP 10234050A JP 23405098 A JP23405098 A JP 23405098A JP H11135454 A JPH11135454 A JP H11135454A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- forming
- polysilicon layer
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 集積回路において金属シリサイド導体を形成
する改良された方法を提供する。 【解決手段】 ポリシリコン層２５の粒界を窒素で富化
することによって、個別のバリア層を形成することな
く、“多孔質バリア"を形成し、シリコンの熱的移動度
を抑制する。ポリサイド・ゲート／相互接続構造におい
て、シリコンの移動度の減少は、その上に形成された金
属シリサイド層内のシリコンのアグロメレーションを抑
制する。シリコンのアグロメレーションは、ポリサイド
・インバージョンの先駆現象であるので、下側酸化物を
通り抜けて、デバイス障害を生じさせるポリサイド・イ
ンバージョンが効果的に避けられる。
する改良された方法を提供する。 【解決手段】 ポリシリコン層２５の粒界を窒素で富化
することによって、個別のバリア層を形成することな
く、“多孔質バリア"を形成し、シリコンの熱的移動度
を抑制する。ポリサイド・ゲート／相互接続構造におい
て、シリコンの移動度の減少は、その上に形成された金
属シリサイド層内のシリコンのアグロメレーションを抑
制する。シリコンのアグロメレーションは、ポリサイド
・インバージョンの先駆現象であるので、下側酸化物を
通り抜けて、デバイス障害を生じさせるポリサイド・イ
ンバージョンが効果的に避けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、金属ポ
リサイド・プロセスを含む半導体デバイスの製造に関
し、具体的には、導体、および高密度に形成された他の
集積回路構造において、アグロメレーション（ａｇｇｌ
ｏｍｅｒａｔｉｏｎ）およびインバージョン（ｉｎｖｅ
ｒｓｉｏｎ）による高抵抗の形成を防止することに関す
る。
リサイド・プロセスを含む半導体デバイスの製造に関
し、具体的には、導体、および高密度に形成された他の
集積回路構造において、アグロメレーション（ａｇｇｌ
ｏｍｅｒａｔｉｏｎ）およびインバージョン（ｉｎｖｅ
ｒｓｉｏｎ）による高抵抗の形成を防止することに関す
る。
【０００２】
【従来の技術】現在の超大規模集積回路（ＵＬＳＩ）、
特に相補形金属酸化物半導体（ＣＭＯＳ）技術を用いた
ＵＬＳＩは、低抵抗金属シリサイド層で覆われたポリシ
リコン・トランジスタ・ゲート電極を用いている。類似
の構造は、不揮発性メモリセルの制御ゲートに用いるこ
とができる。この組合せの層は、技術上、ポリサイド構
造と呼ばれる。相互接続抵抗はＵＬＳＩ集積回路の性能
を制限するので、ＲＣ時定数信号伝搬遅延を軽減して回
路性能を増大させるためには、ポリサイド構造は低い面
積抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）を与え
る。ポリサイド構造の低い面積抵抗は、集積密度の増大
につれて断面寸法が小さくなるので、より重要となる。
特に相補形金属酸化物半導体（ＣＭＯＳ）技術を用いた
ＵＬＳＩは、低抵抗金属シリサイド層で覆われたポリシ
リコン・トランジスタ・ゲート電極を用いている。類似
の構造は、不揮発性メモリセルの制御ゲートに用いるこ
とができる。この組合せの層は、技術上、ポリサイド構
造と呼ばれる。相互接続抵抗はＵＬＳＩ集積回路の性能
を制限するので、ＲＣ時定数信号伝搬遅延を軽減して回
路性能を増大させるためには、ポリサイド構造は低い面
積抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）を与え
る。ポリサイド構造の低い面積抵抗は、集積密度の増大
につれて断面寸法が小さくなるので、より重要となる。
【０００３】ポリサイド構造を形成するために用いられ
るプロセスでは、パターニングされていないドープされ
たポリシリコン上に、高融点金属シリサイドが付着され
る。次に、絶縁体が付着されて、シリサイド層を被覆し
電気的に絶縁する。これらの層は、パターニングされ
て、シリサイドを結晶化するために加熱され、低い面積
抵抗特性を与える。次に、技術上知られているように、
スペーサおよびイオン注入を用いて、ＣＭＯＳ構造のソ
ース領域およびドレイン領域が形成される。続いてアニ
ールして、イオン注入によるダメージを修正し、および
所望の場所，ドーパント／不純物濃度，プロファイル
に、ソース領域およびドレイン領域を拡散する（一般に
“ドライブイン（ｄｒｉｖｅ ｉｎ）"と呼ばれてい
る）。ポリサイド構造は、アニール・プロセスの際にそ
の低い面積抵抗特性を実現し、その低抵抗特性を、８５
０℃以上の温度で行われる絶縁体リフローアニールのよ
うな他の高温プロセスを通じて、保持することが特に必
要である。
るプロセスでは、パターニングされていないドープされ
たポリシリコン上に、高融点金属シリサイドが付着され
る。次に、絶縁体が付着されて、シリサイド層を被覆し
電気的に絶縁する。これらの層は、パターニングされ
て、シリサイドを結晶化するために加熱され、低い面積
抵抗特性を与える。次に、技術上知られているように、
スペーサおよびイオン注入を用いて、ＣＭＯＳ構造のソ
ース領域およびドレイン領域が形成される。続いてアニ
ールして、イオン注入によるダメージを修正し、および
所望の場所，ドーパント／不純物濃度，プロファイル
に、ソース領域およびドレイン領域を拡散する（一般に
“ドライブイン（ｄｒｉｖｅ ｉｎ）"と呼ばれてい
る）。ポリサイド構造は、アニール・プロセスの際にそ
の低い面積抵抗特性を実現し、その低抵抗特性を、８５
０℃以上の温度で行われる絶縁体リフローアニールのよ
うな他の高温プロセスを通じて、保持することが特に必
要である。
【０００４】ＵＬＳＩおよび他の集積回路においては、
ゲート導体として、多くの場合、チタンシリサイドが用
いられる。というのは、チタンシリサイドは、高融点金
属シリサイドの中では最も低い面積抵抗を有するからで
ある。しかし、チタンシリサイドは、高抵抗相および低
抵抗相の両方を有する多形材料である。低温（高抵抗）
相（例えばＣ４９、付着されるときに一般に形成され
る）は、比較的高抵抗であり、７００℃以上の温度での
アニール・プロセスによって、低抵抗相（例えばＣ５
４）に変換されなければならない。ポリサイド構造の断
面寸法が小さくなると、結晶粒度が導体の幅または厚さ
に匹敵するようになり、相変換はより困難となる。０．
５μｍより小さい導体について、すなわちいわゆる０．
５ミクロン以下の規則（ｒｅｇｉｍｅ）において、完全
な相変換には、８５０℃以上の温度が必要とされる。し
かし、これらの高い温度は、特に実現すべき面積抵抗と
比較して、このような微細な導体の低抵抗特性の劣化を
生じさせることが観察された。
ゲート導体として、多くの場合、チタンシリサイドが用
いられる。というのは、チタンシリサイドは、高融点金
属シリサイドの中では最も低い面積抵抗を有するからで
ある。しかし、チタンシリサイドは、高抵抗相および低
抵抗相の両方を有する多形材料である。低温（高抵抗）
相（例えばＣ４９、付着されるときに一般に形成され
る）は、比較的高抵抗であり、７００℃以上の温度での
アニール・プロセスによって、低抵抗相（例えばＣ５
４）に変換されなければならない。ポリサイド構造の断
面寸法が小さくなると、結晶粒度が導体の幅または厚さ
に匹敵するようになり、相変換はより困難となる。０．
５μｍより小さい導体について、すなわちいわゆる０．
５ミクロン以下の規則（ｒｅｇｉｍｅ）において、完全
な相変換には、８５０℃以上の温度が必要とされる。し
かし、これらの高い温度は、特に実現すべき面積抵抗と
比較して、このような微細な導体の低抵抗特性の劣化を
生じさせることが観察された。
【０００５】チタンシリサイドについて、この熱的不安
定性および導電率の劣化は、シリサイド層に隣接する
（例えば、下側の）ポリシリコン層からシリサイド層へ
シリコンが拡散するときのシリコン・アグロメレーショ
ンに基本的に起因している。拡散したシリコンは、沈殿
して拡大し、シリコン粒を形成する。このシリコン粒
は、シリサイド層の断面の全部ではないとしてもかなり
の部分を占有するのに十分な程に大きくなる。シリコン
粒は、大きな抵抗率を有するので、シリコンのアグロメ
レーションは、集積回路の性能および／または製造歩留
りを悪くすることがわかる。（“良品とテストとされ
た"デバイスの信頼性は、一般には影響を受けない。と
いうのは、最小寸法構造における高抵抗は、最大クロッ
クレート（ｃｌｏｃｋ ｒａｔｅ）のような性能または
デバイスの機能性のテストの際に、容易に検出できるか
らである。）
定性および導電率の劣化は、シリサイド層に隣接する
（例えば、下側の）ポリシリコン層からシリサイド層へ
シリコンが拡散するときのシリコン・アグロメレーショ
ンに基本的に起因している。拡散したシリコンは、沈殿
して拡大し、シリコン粒を形成する。このシリコン粒
は、シリサイド層の断面の全部ではないとしてもかなり
の部分を占有するのに十分な程に大きくなる。シリコン
粒は、大きな抵抗率を有するので、シリコンのアグロメ
レーションは、集積回路の性能および／または製造歩留
りを悪くすることがわかる。（“良品とテストとされ
た"デバイスの信頼性は、一般には影響を受けない。と
いうのは、最小寸法構造における高抵抗は、最大クロッ
クレート（ｃｌｏｃｋ ｒａｔｅ）のような性能または
デバイスの機能性のテストの際に、容易に検出できるか
らである。）
【０００６】より厳しい劣化は、ポリサイド・インバー
ジョンと呼ばれている。このポリサイド・インバージョ
ンに対しては、アグロメレーションは、先駆現象とみな
すことができる。ポリサイド・インバージョンは、高温
でのおよび／または、アグロメレーションが観察される
アニール・プロセスよりも長い時間にわたる、アニール
・プロセスの際に発生する。ポリサイド・インバージョ
ンにおいては、シリコンおよびチタンの両方が、互いの
相手層へ拡散する（例えば、ドープされたポリシリコン
へのチタンの拡散およびシリサイドへのシリコンの拡
散）。その結果、シリコンおよびシリサイドの交換層
が、局部的にランダムに分布する位置に存在する。その
影響は非常に深刻である。というのは、両方の層が破壊
され、ある位置では、トランジスタの非常に薄いゲート
酸化物をチタンが通り抜けて、デバイス障害を生じさせ
るからである。
ジョンと呼ばれている。このポリサイド・インバージョ
ンに対しては、アグロメレーションは、先駆現象とみな
すことができる。ポリサイド・インバージョンは、高温
でのおよび／または、アグロメレーションが観察される
アニール・プロセスよりも長い時間にわたる、アニール
・プロセスの際に発生する。ポリサイド・インバージョ
ンにおいては、シリコンおよびチタンの両方が、互いの
相手層へ拡散する（例えば、ドープされたポリシリコン
へのチタンの拡散およびシリサイドへのシリコンの拡
散）。その結果、シリコンおよびシリサイドの交換層
が、局部的にランダムに分布する位置に存在する。その
影響は非常に深刻である。というのは、両方の層が破壊
され、ある位置では、トランジスタの非常に薄いゲート
酸化物をチタンが通り抜けて、デバイス障害を生じさせ
るからである。
【０００７】したがって、集積密度が増大し、導体の断
面寸法が相応的に小さくなると、シリサイドの低抵抗相
を作製するためのアニールの温度および／または時間を
増大しなければならず、アグロメレーションおよびおそ
らくポリサイド・インバージョンが発生する可能性を増
大させる。したがって、集積密度が増大するにつれて、
“プロセス・ウィンドウ"は小さくなり、プロセス・パ
ラメータは、より重要になる。
面寸法が相応的に小さくなると、シリサイドの低抵抗相
を作製するためのアニールの温度および／または時間を
増大しなければならず、アグロメレーションおよびおそ
らくポリサイド・インバージョンが発生する可能性を増
大させる。したがって、集積密度が増大するにつれて、
“プロセス・ウィンドウ"は小さくなり、プロセス・パ
ラメータは、より重要になる。
【０００８】“プロセス・ウィンドウ"をやや増大でき
る、いくつかのプロセスが知られているが、いずれも、
現在または将来可能なフィーチャ・サイズ規則について
完全に満足すべきものではなく、それぞれ、克服しなけ
ればならない問題を有している。例えば、シリサイド層
を厚くすることは、ライン幅を増大させず、接続の断面
積を増大させる。しかし、作製された導体のアスペクト
比の増大は、ゲート・エッチングのためのリソグラフィ
・プロセスの解像度を減少させ、およびボイド無しギャ
ップ充てんを作製することに困難性を生じる。したがっ
て、この方法は、０．５ミクロンより小さい規則には容
易に拡張できない。
る、いくつかのプロセスが知られているが、いずれも、
現在または将来可能なフィーチャ・サイズ規則について
完全に満足すべきものではなく、それぞれ、克服しなけ
ればならない問題を有している。例えば、シリサイド層
を厚くすることは、ライン幅を増大させず、接続の断面
積を増大させる。しかし、作製された導体のアスペクト
比の増大は、ゲート・エッチングのためのリソグラフィ
・プロセスの解像度を減少させ、およびボイド無しギャ
ップ充てんを作製することに困難性を生じる。したがっ
て、この方法は、０．５ミクロンより小さい規則には容
易に拡張できない。
【０００９】ウェハ温度を急速に上昇および下降するＲ
ＴＡ（Ｒａｐｉｄ ｔｈｅｒｍａｌａｎｎｅａｌ）プロ
セスは、拡散、したがってアグロメレーションおよびポ
リサイド・インバージョンが発生する時間を減少させる
ことによって、プロセス・ウィンドウを増大させること
ができる。しかし、導体の断面寸法を小さくすることに
よって、低抵抗相を作製することの困難性が増すため
に、ＲＴＡは一般に０．５ミクロン規則におけるライン
幅に対しては十分ではない。熱履歴（ｔｈｅｒｍａｌ
ｂｕｄｇｅｔ）を小さくすることは、完全な相変換を生
じず、微小フィーチャ・サイズ規則においては、デバイ
ス性能（例えば、信号伝搬速度）と、製造歩留りとの間
のトレードオフとなる。米国特許第５，５１０，２９５
号明細書“Ｍｅｔｈｏｄ ｆｏｒ Ｌｏｗｅｒｉｎｇ
ｔｈｅ Ｐｈａｓｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ
Ｔｅｍｐｅｒａｔｕｒｅ ｏｆ ａ Ｍｅｔａｌ Ｓｉ
ｌｉｃｉｄｅ"に示されているように、金属のような相
変換増進剤を添加することは、プロセス温度を低下させ
るが、続くプロセス温度を低く保つことができなけれ
ば、全体の熱安定性は改善されず、したがってプロセス
・ウィンドウの効果的な増大を与えない。
ＴＡ（Ｒａｐｉｄ ｔｈｅｒｍａｌａｎｎｅａｌ）プロ
セスは、拡散、したがってアグロメレーションおよびポ
リサイド・インバージョンが発生する時間を減少させる
ことによって、プロセス・ウィンドウを増大させること
ができる。しかし、導体の断面寸法を小さくすることに
よって、低抵抗相を作製することの困難性が増すため
に、ＲＴＡは一般に０．５ミクロン規則におけるライン
幅に対しては十分ではない。熱履歴（ｔｈｅｒｍａｌ
ｂｕｄｇｅｔ）を小さくすることは、完全な相変換を生
じず、微小フィーチャ・サイズ規則においては、デバイ
ス性能（例えば、信号伝搬速度）と、製造歩留りとの間
のトレードオフとなる。米国特許第５，５１０，２９５
号明細書“Ｍｅｔｈｏｄ ｆｏｒ Ｌｏｗｅｒｉｎｇ
ｔｈｅ Ｐｈａｓｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ
Ｔｅｍｐｅｒａｔｕｒｅ ｏｆ ａ Ｍｅｔａｌ Ｓｉ
ｌｉｃｉｄｅ"に示されているように、金属のような相
変換増進剤を添加することは、プロセス温度を低下させ
るが、続くプロセス温度を低く保つことができなけれ
ば、全体の熱安定性は改善されず、したがってプロセス
・ウィンドウの効果的な増大を与えない。
【００１０】したがって、フィーチャ・サイズが０．５
ミクロン規則よりも小さくなるときに、シリサイド構造
の信頼性良い製造を高歩留りで与えるプロセスは、シリ
コン・アグロメレーションおよび／またはプロセス・イ
ンバージョンに対して、小さいあるいは極く小さいプロ
セス・ウィンドウを有することがわかる。
ミクロン規則よりも小さくなるときに、シリサイド構造
の信頼性良い製造を高歩留りで与えるプロセスは、シリ
コン・アグロメレーションおよび／またはプロセス・イ
ンバージョンに対して、小さいあるいは極く小さいプロ
セス・ウィンドウを有することがわかる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、集積
回路において金属シリサイド導体を形成する改良された
方法を提供することにある。
回路において金属シリサイド導体を形成する改良された
方法を提供することにある。
【００１２】本発明の他の目的は、改善された熱的安定
性を有し、アグロメレーションおよびインバージョンに
よる熱的劣化をあまり受けない金属シリサイド導体を提
供することにある。
性を有し、アグロメレーションおよびインバージョンに
よる熱的劣化をあまり受けない金属シリサイド導体を提
供することにある。
【００１３】本発明のさらに他の目的は、特に、多形金
属シリサイドおよびチタンシリサイドの低い面積抵抗の
特性を、０．５ミクロンのフィーチャ・サイズ規則より
も小さい構造にまで拡げることにある。
属シリサイドおよびチタンシリサイドの低い面積抵抗の
特性を、０．５ミクロンのフィーチャ・サイズ規則より
も小さい構造にまで拡げることにある。
【００１４】
【課題を解決するための手段】本発明のこれらの目的お
よび他の目的を達成するために、金属ポリサイド構造の
熱的安定性を改善する方法を提供する。この方法は、ポ
リシリコン層の粒界を、窒素で富化する（ｅｎｒｉｃｈ
ｉｎｇ）工程と、ポリシリコン層に直接に金属シリサイ
ド層を形成する工程とを含む。
よび他の目的を達成するために、金属ポリサイド構造の
熱的安定性を改善する方法を提供する。この方法は、ポ
リシリコン層の粒界を、窒素で富化する（ｅｎｒｉｃｈ
ｉｎｇ）工程と、ポリシリコン層に直接に金属シリサイ
ド層を形成する工程とを含む。
【００１５】本発明の他の態様によれば、シリコンの熱
移動度が減少したポリシリコン層を形成する方法を提供
する。この方法は、ポリシリコン層の粒界を窒素で富化
する工程と、ポリシリコン層の表面を露出させる工程と
を含む。
移動度が減少したポリシリコン層を形成する方法を提供
する。この方法は、ポリシリコン層の粒界を窒素で富化
する工程と、ポリシリコン層の表面を露出させる工程と
を含む。
【００１６】本発明のさらに他の態様によれば、ポリシ
リコン体と、ポリシリコン体内の粒界が窒素で富化され
てなる多孔質バリアとを有する半導体デバイスを提供す
る。
リコン体と、ポリシリコン体内の粒界が窒素で富化され
てなる多孔質バリアとを有する半導体デバイスを提供す
る。
【００１７】
【発明の実施の形態】図１は、半導体技術の当業者には
よく知られている構成の電界効果トランジスタ・ゲート
または相互接続構造１００の断面図である。構成は既知
であるが、製造されるサイズに応じて、実際に形成され
た構造に対して、ある程度理想化されて図示されている
ことを理解すべきである。すなわち、前述したように、
ポリシリコン層２５および金属シリサイド層３０の断面
寸法が共に１ミクロンよりも大きければ、図示の構造
は、シリコン・アグロメレーション包有物（例えば４
５）のみを有して示されているように、形成することが
できる。この包有物は、デバイスの動作には影響がな
く、機能的に検出できない。
よく知られている構成の電界効果トランジスタ・ゲート
または相互接続構造１００の断面図である。構成は既知
であるが、製造されるサイズに応じて、実際に形成され
た構造に対して、ある程度理想化されて図示されている
ことを理解すべきである。すなわち、前述したように、
ポリシリコン層２５および金属シリサイド層３０の断面
寸法が共に１ミクロンよりも大きければ、図示の構造
は、シリコン・アグロメレーション包有物（例えば４
５）のみを有して示されているように、形成することが
できる。この包有物は、デバイスの動作には影響がな
く、機能的に検出できない。
【００１８】しかし、０．５ミクロンより小さいフィー
チャ・サイズ規則では、４５で示されるようなアグロメ
レーション包有物は、５５で示される相関したサイズに
拡大し、したがって、図示の構造は、本発明以前の技術
では、信頼性良く製造することができず、および図１は
構造に関して極めて理想化されているものと理解すべき
である。したがって、構成は既知であるが、この構成に
相当する実現される構造は、現在のリソグラフィ技術を
用いて可能な小さいフィーチャ・サイズ規則によるもの
ではない。さらに、より大きなフィーチャ・サイズ規則
であっても、本発明は、続くプロセスにおける熱履歴許
容範囲をかなり増大させることのできる熱的安定性の利
益を与える。したがって、図１が理想的な構成を表すこ
とに加えて、実際の形成された構造を表す限り、図１の
部分は、本発明に対して従来技術であるとは認められな
い。
チャ・サイズ規則では、４５で示されるようなアグロメ
レーション包有物は、５５で示される相関したサイズに
拡大し、したがって、図示の構造は、本発明以前の技術
では、信頼性良く製造することができず、および図１は
構造に関して極めて理想化されているものと理解すべき
である。したがって、構成は既知であるが、この構成に
相当する実現される構造は、現在のリソグラフィ技術を
用いて可能な小さいフィーチャ・サイズ規則によるもの
ではない。さらに、より大きなフィーチャ・サイズ規則
であっても、本発明は、続くプロセスにおける熱履歴許
容範囲をかなり増大させることのできる熱的安定性の利
益を与える。したがって、図１が理想的な構成を表すこ
とに加えて、実際の形成された構造を表す限り、図１の
部分は、本発明に対して従来技術であるとは認められな
い。
【００１９】構造１００は、（例えば、ガラスまたは半
導体）基板５上に形成される。この構造では、分離構造
は、通常の技術によって個々のデバイス構成に従って形
成することができる。電界効果トランジスタが、図の断
面の相当する位置に形成されるならば、ソースおよびド
レインの注入部１５が、周知の通常の技術によって、構
造１００の前または後に形成される（例えば、側壁４０
に対して自己整合されて）。特定のデバイス構成の他の
態様による構造（図示せず）を形成することが要求され
る注入および他のプロセスは、次の点を除いて、本発明
の実施には重要でない。すなわち、それは、ソース領域
およびドレイン領域の場合に、基板への注入ダメージを
修復するためのアニーリング、および注入されたドーパ
ント／不純物の領域１５′への拡散のようなプロセスに
おける熱履歴を含み、これは本発明の有効な効果として
与えられる。ゲート絶縁体（例えば、酸化物）層１０
は、周知の技術により、所望の厚さ（例えば、４０〜１
００オングストローム）に付着または成長させることに
よって、設けられる。
導体）基板５上に形成される。この構造では、分離構造
は、通常の技術によって個々のデバイス構成に従って形
成することができる。電界効果トランジスタが、図の断
面の相当する位置に形成されるならば、ソースおよびド
レインの注入部１５が、周知の通常の技術によって、構
造１００の前または後に形成される（例えば、側壁４０
に対して自己整合されて）。特定のデバイス構成の他の
態様による構造（図示せず）を形成することが要求され
る注入および他のプロセスは、次の点を除いて、本発明
の実施には重要でない。すなわち、それは、ソース領域
およびドレイン領域の場合に、基板への注入ダメージを
修復するためのアニーリング、および注入されたドーパ
ント／不純物の領域１５′への拡散のようなプロセスに
おける熱履歴を含み、これは本発明の有効な効果として
与えられる。ゲート絶縁体（例えば、酸化物）層１０
は、周知の技術により、所望の厚さ（例えば、４０〜１
００オングストローム）に付着または成長させることに
よって、設けられる。
【００２０】本発明の以前では、図１のゲート／相互接
続構造は、ポリシリコン層２５を付着し、続いて、チタ
ンシリサイドのような金属シリサイド層３０と、保護誘
電体層３５とを付着することによって、形成された。次
に、ゲート／相互接続構造は、パターニングされ、アニ
ールされて、金属シリサイドの付着相の面積抵抗に比べ
て、低い面積抵抗相を金属シリサイド層３０内に形成す
る。次に、側壁４０を形成し、ソースおよびドレインの
注入，アニーリング，ドライブイン拡散などを、残りの
構成に従って実行した。
続構造は、ポリシリコン層２５を付着し、続いて、チタ
ンシリサイドのような金属シリサイド層３０と、保護誘
電体層３５とを付着することによって、形成された。次
に、ゲート／相互接続構造は、パターニングされ、アニ
ールされて、金属シリサイドの付着相の面積抵抗に比べ
て、低い面積抵抗相を金属シリサイド層３０内に形成す
る。次に、側壁４０を形成し、ソースおよびドレインの
注入，アニーリング，ドライブイン拡散などを、残りの
構成に従って実行した。
【００２１】しかし、低い面積抵抗相を形成するアニー
リングが、高温および／または長いアニール時間を必要
とする小さいフィーチャ・サイズ規則では、前述したよ
うに、ポリシリコン層２５から金属シリサイド層３０へ
シリコンが拡散し、ランダムな場所に沈殿して、高抵抗
を有する４５または５５のようなアグロメレーション包
有物を形成する。この拡散は、粒界に沿って、拡散シリ
コンが移行（ｍｉｇｒａｔｅ）するので、粒界で特に増
大する。
リングが、高温および／または長いアニール時間を必要
とする小さいフィーチャ・サイズ規則では、前述したよ
うに、ポリシリコン層２５から金属シリサイド層３０へ
シリコンが拡散し、ランダムな場所に沈殿して、高抵抗
を有する４５または５５のようなアグロメレーション包
有物を形成する。この拡散は、粒界に沿って、拡散シリ
コンが移行（ｍｉｇｒａｔｅ）するので、粒界で特に増
大する。
【００２２】さらに、ある時点で、十分に高い温度が与
えられると、金属シリサイド層３０からの金属が、ポリ
シリコン層２５内に拡散し始め、同様に、金属シリサイ
ド包有物６５を形成する。この現象は、ポリシリコンか
ら金属シリサイドへのシリコン拡散と、金属シリサイド
からポリシリコンへの金属拡散とが同時に生じる点か
ら、ポリサイド・インバージョンと呼ばれる。ポリサイ
ド・インバージョン現象が生じる深刻なケースでは、沈
殿金属シリサイドは、７５で示すように、酸化物層１０
を通り抜け、前述したようにデバイス障害を生じる。
えられると、金属シリサイド層３０からの金属が、ポリ
シリコン層２５内に拡散し始め、同様に、金属シリサイ
ド包有物６５を形成する。この現象は、ポリシリコンか
ら金属シリサイドへのシリコン拡散と、金属シリサイド
からポリシリコンへの金属拡散とが同時に生じる点か
ら、ポリサイド・インバージョンと呼ばれる。ポリサイ
ド・インバージョン現象が生じる深刻なケースでは、沈
殿金属シリサイドは、７５で示すように、酸化物層１０
を通り抜け、前述したようにデバイス障害を生じる。
【００２３】多形金属シリサイドの低い面積抵抗相を形
成するためのアニール工程、または続く熱処理工程、ま
たはこれらの組合せよりなる工程の際に、アグロメレー
ションおよび／またはインバージョンが発生し、比較的
高抵抗のランダムに分布した領域が生成することを理解
すべきである。一般に、アグロメレーション効果は、累
積的であり、アグロメレーションは、ポリサイド・イン
バージョンに対する先駆現象であるとみなすことができ
る。インバージョンの開始は、温度と、製造プロセスに
おいて特定の時点に発生したアグロメレーションの程度
とによって決まる。
成するためのアニール工程、または続く熱処理工程、ま
たはこれらの組合せよりなる工程の際に、アグロメレー
ションおよび／またはインバージョンが発生し、比較的
高抵抗のランダムに分布した領域が生成することを理解
すべきである。一般に、アグロメレーション効果は、累
積的であり、アグロメレーションは、ポリサイド・イン
バージョンに対する先駆現象であるとみなすことができ
る。インバージョンの開始は、温度と、製造プロセスに
おいて特定の時点に発生したアグロメレーションの程度
とによって決まる。
【００２４】したがって、図１の構成による構造は、製
造されるサイズ、または残りの構成の形成に必要とされ
るプロセスによって、適応できたり、できなかったりす
る程度の熱的不安定性を示すものとみなすことができ
る。本発明は、粒界に沿った拡散を著しく減少できるメ
カニズムを提供することによって、製造されるサイズと
は無関係に、図１に示された構造の著しく増大された熱
的安定性を与え、従って、図１の構成が、以前には経済
的に実現できなかったか、あるいは可能でなかったフィ
ーチャ・サイズ規則で信頼性良く製造できるようにす
る。
造されるサイズ、または残りの構成の形成に必要とされ
るプロセスによって、適応できたり、できなかったりす
る程度の熱的不安定性を示すものとみなすことができ
る。本発明は、粒界に沿った拡散を著しく減少できるメ
カニズムを提供することによって、製造されるサイズと
は無関係に、図１に示された構造の著しく増大された熱
的安定性を与え、従って、図１の構成が、以前には経済
的に実現できなかったか、あるいは可能でなかったフィ
ーチャ・サイズ規則で信頼性良く製造できるようにす
る。
【００２５】図２（Ａ）〜（Ｃ）を参照して、小さな断
面寸法で、かつ本発明による非常に改善された熱的安定
性で、図１の構造を製造する好適な方法を説明する。必
要に応じて分離構造７の形成、および好適ではあるが限
定されない１０〜８０オングストロームの厚さへのゲー
ト酸化物１０の形成が事前になされたとして、図２
（Ａ）に示すように、ドープされたポリシリコン層２５
が付着される。ドーピングは、通常の注入技術、または
付着の際のその場ドーピングによって行うことができ
る。適切かつ好適なドーパントは、Ｎ+ に対してはヒ素
またはリンであり、Ｐ + に対してはホウ素であり、ドー
パントの濃度またはドーズ量は、ポリシリコンの仕事関
数を安定化させるのに十分でなければならない。ドープ
されたポリシリコンは、所望に応じてあるいは必要なら
ば、アニールされて、ドーパントを分布させることがで
きる。
面寸法で、かつ本発明による非常に改善された熱的安定
性で、図１の構造を製造する好適な方法を説明する。必
要に応じて分離構造７の形成、および好適ではあるが限
定されない１０〜８０オングストロームの厚さへのゲー
ト酸化物１０の形成が事前になされたとして、図２
（Ａ）に示すように、ドープされたポリシリコン層２５
が付着される。ドーピングは、通常の注入技術、または
付着の際のその場ドーピングによって行うことができ
る。適切かつ好適なドーパントは、Ｎ+ に対してはヒ素
またはリンであり、Ｐ + に対してはホウ素であり、ドー
パントの濃度またはドーズ量は、ポリシリコンの仕事関
数を安定化させるのに十分でなければならない。ドープ
されたポリシリコンは、所望に応じてあるいは必要なら
ば、アニールされて、ドーパントを分布させることがで
きる。
【００２６】図２（Ａ）にさらに示すように、犠牲酸化
物層２０が、通常の熱酸化法によって、好適には、酸素
雰囲気において約９２５℃で約６０秒間のＲＴＡの際の
成長によって、付着される。酸化物層２０は犠牲層であ
るので、その厚さは重要ではないが、一般的に好適な厚
さは、約５０オングストロームである。酸化物層は、保
護層として働き、ポリシリコン層２５上に窒化物が成長
するのを防止する。酸化物層はまた、以下に説明するよ
うに、本発明により形成されたオキシナイトライド層２
０′の除去を可能にする。次に、窒化プロセスが、約１
０５０℃の温度で３０秒間、アンモニア雰囲気中で、Ｒ
ＴＡによって、好適に行われる。ＲＴＡの温度および時
間は、犠牲酸化物膜２０の好適な厚さと、当業者によっ
て知られている好適な窒化パラメータとから推定できる
ように、犠牲酸化物膜２０の厚さに応じて調整されなけ
ればならない。
物層２０が、通常の熱酸化法によって、好適には、酸素
雰囲気において約９２５℃で約６０秒間のＲＴＡの際の
成長によって、付着される。酸化物層２０は犠牲層であ
るので、その厚さは重要ではないが、一般的に好適な厚
さは、約５０オングストロームである。酸化物層は、保
護層として働き、ポリシリコン層２５上に窒化物が成長
するのを防止する。酸化物層はまた、以下に説明するよ
うに、本発明により形成されたオキシナイトライド層２
０′の除去を可能にする。次に、窒化プロセスが、約１
０５０℃の温度で３０秒間、アンモニア雰囲気中で、Ｒ
ＴＡによって、好適に行われる。ＲＴＡの温度および時
間は、犠牲酸化物膜２０の好適な厚さと、当業者によっ
て知られている好適な窒化パラメータとから推定できる
ように、犠牲酸化物膜２０の厚さに応じて調整されなけ
ればならない。
【００２７】実行される窒化プロセスは、図２（Ｂ）に
示すように、酸化物膜２０をオキシナイトライド膜２
０′に変換しながら、少なくともポリシリコン層２５の
表面の近傍で、ポリシリコン層２５の粒界を窒素種で富
化（ｅｎｒｉｃｈ）する（斜線で示される）働きをす
る。次に、化学的ウェット・ストリップまたは他の選択
エッチング・プロセスを用いて、犠牲酸化物２０／オキ
シナイトライド膜２０′を除去し、窒素リッチなドープ
されたポリシリコンを露出させる。
示すように、酸化物膜２０をオキシナイトライド膜２
０′に変換しながら、少なくともポリシリコン層２５の
表面の近傍で、ポリシリコン層２５の粒界を窒素種で富
化（ｅｎｒｉｃｈ）する（斜線で示される）働きをす
る。次に、化学的ウェット・ストリップまたは他の選択
エッチング・プロセスを用いて、犠牲酸化物２０／オキ
シナイトライド膜２０′を除去し、窒素リッチなドープ
されたポリシリコンを露出させる。
【００２８】次に、図２（Ｃ）に示すように、金属シリ
サイド（例えば、チタンシリサイド）層３０を、通常の
方法によって、露出したポリシリコン上に直接に付着す
る。この場合、本発明は、ポリシリコン層と金属シリサ
イド層との間に、なんらかの拡散バリア層を用いるもの
ではないことに留意すべきである。拡散バリア層は、複
合層、および／または、ゲート位置でのドープされたポ
リシリコン層への金属シリサイドのオーミック・コンタ
クトの電気的特性を悪くする。対照的に、本発明により
与えられるバリアは、“多孔質バリア（ｐｏｒｏｕｓ
ｂａｒｒｉｅｒ）"とみなすことができる。というの
は、バリアは、ポリシリコン内の粒界に沿ってのみ実質
的に存在し、他の構造との界面に影響を与えないからで
ある。
サイド（例えば、チタンシリサイド）層３０を、通常の
方法によって、露出したポリシリコン上に直接に付着す
る。この場合、本発明は、ポリシリコン層と金属シリサ
イド層との間に、なんらかの拡散バリア層を用いるもの
ではないことに留意すべきである。拡散バリア層は、複
合層、および／または、ゲート位置でのドープされたポ
リシリコン層への金属シリサイドのオーミック・コンタ
クトの電気的特性を悪くする。対照的に、本発明により
与えられるバリアは、“多孔質バリア（ｐｏｒｏｕｓ
ｂａｒｒｉｅｒ）"とみなすことができる。というの
は、バリアは、ポリシリコン内の粒界に沿ってのみ実質
的に存在し、他の構造との界面に影響を与えないからで
ある。
【００２９】スパッタ付着または化学蒸着は、０．５ミ
クロンおよび０．２５ミクロン・フィーチャサイズ規則
に対して、好適には５００〜１５００オングストローム
の厚さに、金属シリサイドを付着するのに好適な方法で
ある。次に、金属シリサイド層３０を、二酸化シリコ
ン，窒化シリコン，これらの複合物（例えばＯＮＯ）な
どのような保護誘電体層３５で被覆し、金属シリサイド
層を、特定のデバイス構成に従って後に形成される他の
要素から分離する。このようにして得られた積層構造
を、通常の方法でパターニングし（例えば、リソグラフ
ィにより）、ゲート／相互接続構造を所望のように形成
する。多形金属シリサイドの低抵抗相を形成するための
アニーリングを、パターニングの前または後に、行うこ
とができる。
クロンおよび０．２５ミクロン・フィーチャサイズ規則
に対して、好適には５００〜１５００オングストローム
の厚さに、金属シリサイドを付着するのに好適な方法で
ある。次に、金属シリサイド層３０を、二酸化シリコ
ン，窒化シリコン，これらの複合物（例えばＯＮＯ）な
どのような保護誘電体層３５で被覆し、金属シリサイド
層を、特定のデバイス構成に従って後に形成される他の
要素から分離する。このようにして得られた積層構造
を、通常の方法でパターニングし（例えば、リソグラフ
ィにより）、ゲート／相互接続構造を所望のように形成
する。多形金属シリサイドの低抵抗相を形成するための
アニーリングを、パターニングの前または後に、行うこ
とができる。
【００３０】処理を終了させるために、側壁スペーサ４
０を形成して、必要な注入およびアニーリングを行っ
て、図１の構造を得ることができる。ポリシリコンの粒
界を窒素で富化することは、ポリシリコンの電気的特性
に認識できるほどの影響を与えず、他方、多量に導入さ
れた窒素は、粒界に沿ったシリコン種の移行を抑制し、
ポリシリコンと金属シリサイドとの界面で、シリコンの
金属シリサイドへの拡散の可能性を減少する。このよう
に拡散が抑制されるので、作製される構造のフィーチャ
・サイズ規則にかかわらず、図１の構成は、図示の理想
的な構成に近い構造で、かつ、アグロメレーションおよ
び／またはポリサイド・インバージョンなしに、信頼性
良く実現される。シリコン拡散が抑制され、界面でのシ
リコンの供給可能性は、全く避けられないとしても、か
なり減少することがわかる。したがって、シリコンの拡
散は、ポリサイド・インバージョンに対する先駆現象で
あるので、ポリサイド・インバージョン、およびそれに
続く酸化物層１０の通過によるデバイス障害は効果的に
抑止され、極めて大きな製造歩留りを与える。
０を形成して、必要な注入およびアニーリングを行っ
て、図１の構造を得ることができる。ポリシリコンの粒
界を窒素で富化することは、ポリシリコンの電気的特性
に認識できるほどの影響を与えず、他方、多量に導入さ
れた窒素は、粒界に沿ったシリコン種の移行を抑制し、
ポリシリコンと金属シリサイドとの界面で、シリコンの
金属シリサイドへの拡散の可能性を減少する。このよう
に拡散が抑制されるので、作製される構造のフィーチャ
・サイズ規則にかかわらず、図１の構成は、図示の理想
的な構成に近い構造で、かつ、アグロメレーションおよ
び／またはポリサイド・インバージョンなしに、信頼性
良く実現される。シリコン拡散が抑制され、界面でのシ
リコンの供給可能性は、全く避けられないとしても、か
なり減少することがわかる。したがって、シリコンの拡
散は、ポリサイド・インバージョンに対する先駆現象で
あるので、ポリサイド・インバージョン、およびそれに
続く酸化物層１０の通過によるデバイス障害は効果的に
抑止され、極めて大きな製造歩留りを与える。
【００３１】金属シリサイド層３０におけるシリコン・
アグロメレーションを抑制することにおける本発明の有
効性を示すために、１１０Ｋビット・ゲートアレイ（メ
モリデバイス内に存在する）を有するテスト構造を、
（０．５ミクロンのフィーチャ・サイズ規則より小さ
い）０．４μｍのゲートライン幅（トランジスタの導通
チャネル長さを定める）で、作製した。ゲート相互接続
は、１０００オングストローム厚さのリンドープされた
ポリシリコン層と、１０００オングストローム厚さのチ
タンシリサイド層とから構成した。２組の同じデバイス
を作製した。一方のデバイスは、対照グループとして、
通常の方法で作製し、他方のデバイスは、前述した本発
明の方法によって作製した。本発明による犠牲酸化物の
形成および窒化プロセス以外のすべての製造工程は、両
方の組のサンプルについて同じであった。
アグロメレーションを抑制することにおける本発明の有
効性を示すために、１１０Ｋビット・ゲートアレイ（メ
モリデバイス内に存在する）を有するテスト構造を、
（０．５ミクロンのフィーチャ・サイズ規則より小さ
い）０．４μｍのゲートライン幅（トランジスタの導通
チャネル長さを定める）で、作製した。ゲート相互接続
は、１０００オングストローム厚さのリンドープされた
ポリシリコン層と、１０００オングストローム厚さのチ
タンシリサイド層とから構成した。２組の同じデバイス
を作製した。一方のデバイスは、対照グループとして、
通常の方法で作製し、他方のデバイスは、前述した本発
明の方法によって作製した。本発明による犠牲酸化物の
形成および窒化プロセス以外のすべての製造工程は、両
方の組のサンプルについて同じであった。
【００３２】本発明によって形成されたグループのサン
プルにおいて、面積抵抗の中央値Ｒｓは、１．８６Ω／
□（Ｃ５４ＴｉＳｉの予測値Ｒｓに近い）であり、１０
０％の製造歩留りである（ここに、高抵抗不良は、３．
０Ω／□より大きい面積抵抗を有するものと定められ
る）。それに比べて、ポリサイド・ラインを形成するの
に通常の方法を用いた対照サンプルは、３．６８Ω／□
の中央値Ｒｓを有し（相互接続断面寸法に対し、大きな
体積および面積のアグロメレーション混在物の存在に関
連している）、およびわずか８％の製造歩留りであっ
た。１００％製造歩留りは、製造プロセス・パラメータ
のウィンドウのかなりの本質的かつ重要な増大を示して
おり、本発明の実施が、経済的に受け入れられる製造歩
留りで、かなり小さいフィーチャ・サイズ規則で、ポリ
サイド・ゲート／相互接続構造を信頼性良く形成するこ
とを可能にする。ポリサイド構造（およびシリコン拡散
による熱的不安定性を示す他のいかなる構造も）の熱的
安定性の増大と、耐えられる熱履歴の増大とは、このテ
ストに基づいて定量できないが、確実に認められる。
プルにおいて、面積抵抗の中央値Ｒｓは、１．８６Ω／
□（Ｃ５４ＴｉＳｉの予測値Ｒｓに近い）であり、１０
０％の製造歩留りである（ここに、高抵抗不良は、３．
０Ω／□より大きい面積抵抗を有するものと定められ
る）。それに比べて、ポリサイド・ラインを形成するの
に通常の方法を用いた対照サンプルは、３．６８Ω／□
の中央値Ｒｓを有し（相互接続断面寸法に対し、大きな
体積および面積のアグロメレーション混在物の存在に関
連している）、およびわずか８％の製造歩留りであっ
た。１００％製造歩留りは、製造プロセス・パラメータ
のウィンドウのかなりの本質的かつ重要な増大を示して
おり、本発明の実施が、経済的に受け入れられる製造歩
留りで、かなり小さいフィーチャ・サイズ規則で、ポリ
サイド・ゲート／相互接続構造を信頼性良く形成するこ
とを可能にする。ポリサイド構造（およびシリコン拡散
による熱的不安定性を示す他のいかなる構造も）の熱的
安定性の増大と、耐えられる熱履歴の増大とは、このテ
ストに基づいて定量できないが、確実に認められる。
【００３３】前述したことから、本発明は、集積回路に
おいて金属シリサイド導体を形成する改良された方法を
提供することがわかる。この方法は、チタンシリサイド
の他に、白金，タングステン，コバルト，ニッケル，モ
リブデンのような他の高融点金属のシリサイドに適用で
きる。本発明は、また、改善された熱安定性を有する、
金属シリサイドおよびポリシリコンの複合導体を与え
る。この複合導体は、アグロメレーションおよびインバ
ージョンによる熱的劣化をほとんど受けない。本発明の
方法は、ポリシリコン層を含む構造の熱的安定性を増大
できることは、明らかである。というのは、窒素種によ
るポリシリコンの粒界の富化によって形成される多孔質
バリアは、本発明の好適な実施例においてはポリシリコ
ン層に影響を与えるのみであり、粒界に沿ったシリコン
種の熱的移動度をかなり抑制して、他の材料との界面を
横切る拡散を抑制する。したがって本発明は、その上に
付着された材料よりなる他の膜または物体を安定化させ
るものとみなすことができる。さらに、本発明は、特
に、０．５ミクロン規則より小さい構造に対して、多形
金属シリサイドおよびチタンシリサイドの低い面積抵抗
特性を拡大する方法を提供する。
おいて金属シリサイド導体を形成する改良された方法を
提供することがわかる。この方法は、チタンシリサイド
の他に、白金，タングステン，コバルト，ニッケル，モ
リブデンのような他の高融点金属のシリサイドに適用で
きる。本発明は、また、改善された熱安定性を有する、
金属シリサイドおよびポリシリコンの複合導体を与え
る。この複合導体は、アグロメレーションおよびインバ
ージョンによる熱的劣化をほとんど受けない。本発明の
方法は、ポリシリコン層を含む構造の熱的安定性を増大
できることは、明らかである。というのは、窒素種によ
るポリシリコンの粒界の富化によって形成される多孔質
バリアは、本発明の好適な実施例においてはポリシリコ
ン層に影響を与えるのみであり、粒界に沿ったシリコン
種の熱的移動度をかなり抑制して、他の材料との界面を
横切る拡散を抑制する。したがって本発明は、その上に
付着された材料よりなる他の膜または物体を安定化させ
るものとみなすことができる。さらに、本発明は、特
に、０．５ミクロン規則より小さい構造に対して、多形
金属シリサイドおよびチタンシリサイドの低い面積抵抗
特性を拡大する方法を提供する。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ポリシリコン層の上に付着された金属シリサイド
を有する金属ポリサイド構造の熱的安定性を改善する方
法において、前記ポリシリコン層の表面の近傍で、前記
ポリシリコン層の粒界を、窒素で富化する工程と、前記
ポリシリコン層上に直接に金属シリサイド層を形成する
工程と、を含むことを特徴とする方法。 （２）前記富化の工程は、前記ポリシリコン層の表面上
に犠牲酸化物層を形成する工程と、前記ポリシリコン層
と前記犠牲酸化物層とを窒素雰囲気中で熱処理して、前
記犠牲酸化物層からオキシナイトライド層を形成する工
程と、前記オキシナイトライド層を除去して、前記ポリ
シリコン層を露出させる工程と、を含むことを特徴とす
る上記（１）に記載の方法。 （３）集積回路の基板または半導体層の上に前記ポリシ
リコン層を形成する工程をさらに含むことを特徴とする
上記（１）に記載の方法。 （４）前記金属ポリサイド構造は、導体であることを特
徴とする上記（１）または（２）に記載の方法。 （５）前記金属ポリサイド構造は、トランジスタ・ゲー
トを形成することを特徴とする上記（１）または（２）
に記載の方法。 （６）前記金属ポリサイド構造は、不揮発性メモリセル
の制御ゲートを形成することを特徴とする上記（１）ま
たは（２）に記載の方法。 （７）シリコンの熱的移動度が減少したポリシリコン体
を形成する方法において、前記ポリシリコン体の表面の
近傍で、粒界を窒素で富化する工程と、前記ポリシリコ
ン体の前記表面を露出させる工程と、を含むことを特徴
とする方法。 （８）前記富化の工程は、前記ポリシリコン体の表面上
に犠牲酸化物層を形成する工程と、前記ポリシリコン体
と前記犠牲酸化物層とを窒素雰囲気内で熱処理して、前
記犠牲酸化物層からオキシナイトライド層を形成する工
程と、を含むことを特徴とする上記（７）に記載の方
法。 （９）ポリシリコン層と、前記ポリシリコン層内の粒界
が窒素で富化されてなる多孔質バリアと、を有すること
を特徴とする半導体デバイス。 （１０）前記ポリシリコン層上に直接形成された金属シ
リサイド層をさらに有することを特徴とする上記（９）
に記載の半導体デバイス。 （１１）基板または半導体層と、前記基板または半導体
層上に形成された酸化物層とをさらに有し、前記酸化物
上に前記ポリシリコン層が形成されていることを特徴と
する上記（９）または（１０）に記載の半導体デバイ
ス。
の事項を開示する。 （１）ポリシリコン層の上に付着された金属シリサイド
を有する金属ポリサイド構造の熱的安定性を改善する方
法において、前記ポリシリコン層の表面の近傍で、前記
ポリシリコン層の粒界を、窒素で富化する工程と、前記
ポリシリコン層上に直接に金属シリサイド層を形成する
工程と、を含むことを特徴とする方法。 （２）前記富化の工程は、前記ポリシリコン層の表面上
に犠牲酸化物層を形成する工程と、前記ポリシリコン層
と前記犠牲酸化物層とを窒素雰囲気中で熱処理して、前
記犠牲酸化物層からオキシナイトライド層を形成する工
程と、前記オキシナイトライド層を除去して、前記ポリ
シリコン層を露出させる工程と、を含むことを特徴とす
る上記（１）に記載の方法。 （３）集積回路の基板または半導体層の上に前記ポリシ
リコン層を形成する工程をさらに含むことを特徴とする
上記（１）に記載の方法。 （４）前記金属ポリサイド構造は、導体であることを特
徴とする上記（１）または（２）に記載の方法。 （５）前記金属ポリサイド構造は、トランジスタ・ゲー
トを形成することを特徴とする上記（１）または（２）
に記載の方法。 （６）前記金属ポリサイド構造は、不揮発性メモリセル
の制御ゲートを形成することを特徴とする上記（１）ま
たは（２）に記載の方法。 （７）シリコンの熱的移動度が減少したポリシリコン体
を形成する方法において、前記ポリシリコン体の表面の
近傍で、粒界を窒素で富化する工程と、前記ポリシリコ
ン体の前記表面を露出させる工程と、を含むことを特徴
とする方法。 （８）前記富化の工程は、前記ポリシリコン体の表面上
に犠牲酸化物層を形成する工程と、前記ポリシリコン体
と前記犠牲酸化物層とを窒素雰囲気内で熱処理して、前
記犠牲酸化物層からオキシナイトライド層を形成する工
程と、を含むことを特徴とする上記（７）に記載の方
法。 （９）ポリシリコン層と、前記ポリシリコン層内の粒界
が窒素で富化されてなる多孔質バリアと、を有すること
を特徴とする半導体デバイス。 （１０）前記ポリシリコン層上に直接形成された金属シ
リサイド層をさらに有することを特徴とする上記（９）
に記載の半導体デバイス。 （１１）基板または半導体層と、前記基板または半導体
層上に形成された酸化物層とをさらに有し、前記酸化物
上に前記ポリシリコン層が形成されていることを特徴と
する上記（９）または（１０）に記載の半導体デバイ
ス。
【図１】本発明の原理の理解のための、かつ、本発明に
従って形成された、ゲート構造（また導体構造を表して
いる）の断面図である。
従って形成された、ゲート構造（また導体構造を表して
いる）の断面図である。
【図２】本発明に従って、ポリサイド・プロセスを用い
て、ゲートまたは相互接続構造を形成する一連の処理工
程を示す図である。
て、ゲートまたは相互接続構造を形成する一連の処理工
程を示す図である。
５ 基板 ７ 分離構造 １０ ゲート絶縁体層 １５ 注入部 １５′ ドーパント／不純物の領域 ２０ 犠牲酸化物層 ２０′ オキシナイトライド膜 ２５ ポリシリコン層 ３０ 金属シリサイド層 ３５ 保護誘電体層 ４０ 側壁スペーサ ４５，５５ アグロメレーション ６５ ポリサイド・インバージョン １００ 電界効果トランジスタ・ゲートまたは相互接続
構造
構造
フロントページの続き (72)発明者 アテュル・シー・アジュメラ アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ エリザベ ス テラス 22 (72)発明者 クリスティーヌ・ダーム アメリカ合衆国 12590 ニューヨーク州 ワッピンガーズ フォールズ タウン ビュー ドライブ 38 (72)発明者 アンソニー・ジー・ドメニカッチ アメリカ合衆国 12561 ニューヨーク州 ニュー パルツ ギルフォード スクー ルハウス ロード 12 (72)発明者 ジョージ・ジー・ギフォード アメリカ合衆国 12603 ニューヨーク州 ポウキープシー メドウ ビュー ドラ イブ １ (72)発明者 ステファン・ケイ・ロー アメリカ合衆国 12524 ニューヨーク州 フィッシュキル サンディ レーン ３ (72)発明者 クリストファー・パークス アメリカ合衆国 12508 ニューヨーク州 ビーコン マッキン 12 (72)発明者 ヴィラジュ・ワイ・サルデセイ アメリカ合衆国 12601 ニューヨーク州 ポウキープシー アメイトゥ ドライブ 11
Claims (11)
- 【請求項１】ポリシリコン層の上に付着された金属シリ
サイドを有する金属ポリサイド構造の熱的安定性を改善
する方法において、 前記ポリシリコン層の表面の近傍で、前記ポリシリコン
層の粒界を、窒素で富化する工程と、 前記ポリシリコン層上に直接に金属シリサイド層を形成
する工程と、を含むことを特徴とする方法。 - 【請求項２】前記富化の工程は、 前記ポリシリコン層の表面上に犠牲酸化物層を形成する
工程と、 前記ポリシリコン層と前記犠牲酸化物層とを窒素雰囲気
中で熱処理して、前記犠牲酸化物層からオキシナイトラ
イド層を形成する工程と、 前記オキシナイトライド層を除去して、前記ポリシリコ
ン層を露出させる工程と、を含むことを特徴とする請求
項１記載の方法。 - 【請求項３】集積回路の基板または半導体層の上に前記
ポリシリコン層を形成する工程をさらに含むことを特徴
とする請求項１記載の方法。 - 【請求項４】前記金属ポリサイド構造は、導体であるこ
とを特徴とする請求項１または２に記載の方法。 - 【請求項５】前記金属ポリサイド構造は、トランジスタ
・ゲートを形成することを特徴とする請求項１または２
に記載の方法。 - 【請求項６】前記金属ポリサイド構造は、不揮発性メモ
リセルの制御ゲートを形成することを特徴とする請求項
１または２に記載の方法。 - 【請求項７】シリコンの熱的移動度が減少したポリシリ
コン体を形成する方法において、 前記ポリシリコン体の表面の近傍で、粒界を窒素で富化
する工程と、 前記ポリシリコン体の前記表面を露出させる工程と、を
含むことを特徴とする方法。 - 【請求項８】前記富化の工程は、 前記ポリシリコン体の表面上に犠牲酸化物層を形成する
工程と、 前記ポリシリコン体と前記犠牲酸化物層とを窒素雰囲気
内で熱処理して、前記犠牲酸化物層からオキシナイトラ
イド層を形成する工程と、を含むことを特徴とする請求
項７記載の方法。 - 【請求項９】ポリシリコン層と、 前記ポリシリコン層内の粒界が窒素で富化されてなる多
孔質バリアと、を有することを特徴とする半導体デバイ
ス。 - 【請求項１０】前記ポリシリコン層上に直接形成された
金属シリサイド層をさらに有することを特徴とする請求
項９記載の半導体デバイス。 - 【請求項１１】基板または半導体層と、 前記基板または半導体層上に形成された酸化物層とをさ
らに有し、 前記酸化物上に前記ポリシリコン層が形成されているこ
とを特徴とする請求項９または１０に記載の半導体デバ
イス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/936,029 US6057220A (en) | 1997-09-23 | 1997-09-23 | Titanium polycide stabilization with a porous barrier |
| US08/936029 | 1997-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135454A true JPH11135454A (ja) | 1999-05-21 |
| JP3103063B2 JP3103063B2 (ja) | 2000-10-23 |
Family
ID=25468076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10234050A Expired - Fee Related JP3103063B2 (ja) | 1997-09-23 | 1998-08-20 | 金属ポリサイド構造の熱的安定性を改善する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6057220A (ja) |
| EP (1) | EP0903776B1 (ja) |
| JP (1) | JP3103063B2 (ja) |
| DE (1) | DE69836117T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802252B1 (ko) * | 2001-12-26 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998253A (en) * | 1997-09-29 | 1999-12-07 | Siemens Aktiengesellschaft | Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell |
| EP0986095A3 (de) * | 1998-09-08 | 2005-08-17 | Infineon Technologies AG | Schichtanordnung mit einer Materialschicht und einer im Bereich der Korngrenzen der Materialschicht angeordneten Diffusionsbarrierenschicht, und Verfahren zur Herstellung derselben |
| US6759315B1 (en) * | 1999-01-04 | 2004-07-06 | International Business Machines Corporation | Method for selective trimming of gate structures and apparatus formed thereby |
| US6319784B1 (en) * | 1999-05-26 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Using high temperature H2 anneal to recrystallize S/D and remove native oxide simultaneously |
| US6380040B1 (en) | 1999-08-02 | 2002-04-30 | Advanced Micro Devices, Inc. | Prevention of dopant out-diffusion during silicidation and junction formation |
| US6649543B1 (en) * | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| TWI287826B (en) * | 2005-06-30 | 2007-10-01 | Chunghwa Picture Tubes Ltd | Method of forming thin film transistor and method of repairing defects in polysilicon layer |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931411A (en) * | 1985-05-01 | 1990-06-05 | Texas Instruments Incorporated | Integrated circuit process with TiN-gate transistor |
| US4690730A (en) * | 1986-03-07 | 1987-09-01 | Texas Instruments Incorporated | Oxide-capped titanium silicide formation |
| US4784973A (en) * | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
| EP0456318B1 (en) * | 1990-05-11 | 2001-08-22 | Koninklijke Philips Electronics N.V. | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors |
| US5536947A (en) * | 1991-01-18 | 1996-07-16 | Energy Conversion Devices, Inc. | Electrically erasable, directly overwritable, multibit single cell memory element and arrays fabricated therefrom |
| JPH04290224A (ja) * | 1991-03-19 | 1992-10-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR960011861B1 (ko) * | 1993-06-10 | 1996-09-03 | 삼성전자 주식회사 | 반도체장치의 소자 분리 방법 |
| JP3045946B2 (ja) * | 1994-05-09 | 2000-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体デバイスの製造方法 |
| US5518958A (en) * | 1994-07-29 | 1996-05-21 | International Business Machines Corporation | Prevention of agglomeration and inversion in a semiconductor polycide process |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| US5543362A (en) * | 1995-03-28 | 1996-08-06 | Motorola, Inc. | Process for fabricating refractory-metal silicide layers in a semiconductor device |
| US5545574A (en) * | 1995-05-19 | 1996-08-13 | Motorola, Inc. | Process for forming a semiconductor device having a metal-semiconductor compound |
| FR2742924B1 (fr) * | 1995-12-22 | 1998-03-20 | Jorge Luis Regolini | Procede de depot selectif d'un siliciure de metal refractaire sur du silicium et plaquette de silicium metallisee par ce procede |
| US5874351A (en) * | 1996-06-13 | 1999-02-23 | Micron Tecnology, Inc. | Sputtered metal silicide film stress control by grain boundary stuffing |
| US5739064A (en) * | 1996-11-27 | 1998-04-14 | Micron Technology, Inc. | Second implanted matrix for agglomeration control and thermal stability |
| US5998253A (en) * | 1997-09-29 | 1999-12-07 | Siemens Aktiengesellschaft | Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell |
-
1997
- 1997-09-23 US US08/936,029 patent/US6057220A/en not_active Expired - Fee Related
-
1998
- 1998-07-28 DE DE69836117T patent/DE69836117T2/de not_active Expired - Lifetime
- 1998-07-28 EP EP98306005A patent/EP0903776B1/en not_active Expired - Lifetime
- 1998-08-20 JP JP10234050A patent/JP3103063B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100802252B1 (ko) * | 2001-12-26 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0903776A2 (en) | 1999-03-24 |
| JP3103063B2 (ja) | 2000-10-23 |
| DE69836117T2 (de) | 2007-04-19 |
| DE69836117D1 (de) | 2006-11-23 |
| EP0903776A3 (en) | 1999-08-11 |
| EP0903776B1 (en) | 2006-10-11 |
| US6057220A (en) | 2000-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2891092B2 (ja) | 半導体装置の製造方法 | |
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| US6180469B1 (en) | Low resistance salicide technology with reduced silicon consumption | |
| JPH0845875A (ja) | 半導体デバイスおよびその形成方法 | |
| US6372566B1 (en) | Method of forming a silicide layer using metallic impurities and pre-amorphization | |
| JP3103063B2 (ja) | 金属ポリサイド構造の熱的安定性を改善する方法 | |
| US6204132B1 (en) | Method of forming a silicide layer using an angled pre-amorphization implant | |
| KR0183490B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100376235B1 (ko) | 반도체장치및그제조방법 | |
| JPH0638496B2 (ja) | 半導体装置 | |
| KR100268966B1 (ko) | 반도체 장치와 그 제조방법 | |
| US6437445B1 (en) | Niobium-near noble metal contact structures for integrated circuits | |
| US5654241A (en) | Method for manufacturing a semiconductor device having reduced resistance of diffusion layers and gate electrodes | |
| JP2001156022A (ja) | 半導体装置の製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JP2006508548A (ja) | ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| JP2000196086A (ja) | チタンポリサイドゲ―トの形成方法 | |
| JP3033526B2 (ja) | 半導体装置の製造方法 | |
| US7109116B1 (en) | Method for reducing dendrite formation in nickel silicon salicide processes | |
| JPH0831931A (ja) | 半導体装置およびその製造方法 | |
| JP2003526198A (ja) | 電界効果トランジスタのチャネル領域へのシリサイドの侵入を防ぐための基板のアモルファス化 | |
| JP3140023B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10335645A (ja) | シリサイドを利用したスイッチング素子及びその製造方法 | |
| KR100905177B1 (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |