JPH06235763A - レーダ装置 - Google Patents

レーダ装置

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JPH06235763A
JPH06235763A JP5041796A JP4179693A JPH06235763A JP H06235763 A JPH06235763 A JP H06235763A JP 5041796 A JP5041796 A JP 5041796A JP 4179693 A JP4179693 A JP 4179693A JP H06235763 A JPH06235763 A JP H06235763A
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clock signal
clock
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雅也 高瀬
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Abstract

(57)【要約】 【目的】 Ａ／Ｄ変換器の速度を高速化することなく、
レーダ受信信号の時間量子化損失を低減する。 【構成】 第１クロック信号を基に整数倍の周波数の第
２クロック信号を生成し出力するクロック拡大器９と、
上記第２クロックが所定数出力される間、上記レーダ受
信信号の上記第１クロック信号によるサンプリング値を
保持する信号保持器４と、上記第２クロック信号により
動作し、上記信号保持器４の出力をナイキスト周波数以
下の信号だけを通過させるように周波数制限するディジ
タル・ローパス・フィルタ５とを備えた信号補間器３を
有し、さらに上記目標検出器７は上記第２クロック信号
を基に動作するレーダ装置である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ディジタル形式によ
り信号処理を行なうレーダ装置に関するものである。
【０００２】
【従来の技術】図１２は、例えば文献「レーダ技術（発
行：電子情報通信学会、第５版）」のページ７９の図
３．１１に示されているディジタル形式にて信号処理を
行なう従来のレーダ装置の信号処理を示すブロック構成
図である。
【０００３】図１２において、１は帯域制限器、２はＡ
／Ｄ変換器、６は固定目標からの反射波を抑圧し移動目
標のみを検出するためのＭＴＩ処理などを行なうディジ
タル信号処理部、７は目標検出器、８はディジタル回路
に供給するためのディジタル・クロック生成部である。
【０００４】図１３は、前記文献の図３．１２に示され
ているＡ／Ｄ変換器２の動作を示す動作説明図であり、
ｕおよびｘｉ（ｉ＝１，２，３・・・７）は夫々Ａ／Ｄ
変換器２の入力信号および出力信号である。
【０００５】次に動作について説明する。
【０００６】一般にレーダ装置においては、所望の距離
分解能を得るために狭いパルス送信機能やパルス圧縮処
理機能の手段を適用し、受信パルスは図１３のｕに示す
ような急峻で狭い形状をしている。
【０００７】この急峻で狭い受信パルスを従来のレーダ
装置におけるＡ／Ｄ変換器２で量子化すると、図１３の
ｘｉに示すような値が得られるが、量子化時刻は時間軸
上で飛び飛びになり、かつレーダ受信信号との相対位置
が不定なので必ずしもレーダ受信信号の最大値を量子化
できるとは限らない。
【０００８】一方、目標検出器７はレーダ受信信号の最
大値を検出するものなので、時間量子化によりレーダ受
信信号の最大値を量子化できないというこの特性は、信
号検出上の損失となる。
【０００９】従来のレーダ装置では、所望の距離分解能
を得るために「量子化される側」の受信パルスを広げる
ことが出来ないため、「量子化する側」のＡ／Ｄ変換器
２の変換速度を高速化することにより受信パルスの最大
値の近くを量子化できるようにしてこの時間量子化損失
の低減を図っていたが、Ａ／Ｄ変換器２の高速化にはデ
バイス実現上の限界があり、この時間量子化損失の低減
には限界があった。
【００１０】この場合、受信信号を正しく量子化するた
めに、Ａ／Ｄ変換に先立って受信信号を帯域制限器１に
よりサンプリングの定理に基づくナイキスト周波数以内
に帯域制限している。
【００１１】また、従来のパルス・ドップラ型ＭＴＩ処
理を行なう信号処理回路は、例えば文献「レーダ ハン
ドブック（第２版）（Ｒａｄａｒ Ｈａｎｄｂｏｏｋ
（Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ），発行：マグロウヒ
ル（ＭｃＧｒａｗ Ｈｉｌｌ）社」のＦＩＧ．１５．６
（ページ１５．５）やページ１５．３４に記載されてお
り、図１４はこのパルス・ドップラ型ＭＴＩ回路を示す
ブロック図である。
【００１２】図１４において図１２と同一または相当の
部分については同一の符号を付し説明を省略する。
【００１３】図１４において、１８はパルス繰り返し周
期：Ｔ毎に時間遅延を行なうヒット間時間遅延器、１９
はディジタル・フーリエ変換器、２０はディジタル・フ
ーリエ変換器の出力の最大値を選択する最大値選択器で
ある。
【００１４】このパルス・ドップラ型ＭＴＩ回路では、
帯域制限器１の出力をＡ／Ｄ変換器２によりＡ／Ｄ変換
し、Ａ／Ｄ変換された出力に対しヒット間時間遅延器１
８によりパルス繰り返し周期：Ｔ毎に時間遅延を行な
い、同一距離の各ヒットのレーダ受信信号を並べてディ
ジタル・フーリエ変換器１９によりフーリエ変換し、さ
らに最大値選択器２０によりディジタル・フーリエ変換
器１９の出力の最大値を選択し、ディジタル信号処理部
６さらに目標検出部７に供給する。
【００１５】この場合、ディジタル・フーリエ変換器１
９の各フィルタ・バンクの特性およびレーダ受信信号の
出力は夫々図１５のＶｉおよびＳｖのようになる。
【００１６】
【発明が解決しようとする課題】従来のレーダ装置は以
上のように構成されているので、必ずしもレーダ受信信
号の最大値を量子化できるとは限らず、このため時間量
子化損失が発生する問題点があった。
【００１７】また、上述した従来のパルス・ドップラ型
ＭＴＩ回路においては、目標信号に対するＶｉ：Ｓｖの
利得はかならずしも最大とはならない問題点があった。
【００１８】請求項１〜請求項４の発明は上記のような
問題点を解消するためになされたもので、Ａ／Ｄ変換器
の速度を高速化することなく、レーダ受信信号の時間量
子化損失を低減できるレーダ装置を得ることを目的とす
る。
【００１９】請求項５〜請求項８の発明は、Ａ／Ｄ変換
器の速度を高速化することなく、レーダ受信信号の時間
量子化損失を低減できると共に、レーダ受信信号を処理
する際の負担をレーダ受信信号の受信レベルが充分大き
いときに軽減できるレーダ装置を得ることを目的とす
る。
【００２０】
【課題を解決するための手段】請求項１の発明に係るレ
ーダ装置は、第１クロック信号を基に整数倍の周波数の
第２クロック信号を生成し、上記第１クロック信号の周
期でサンプリングされたレーダ受信信号の値を、上記第
２クロックが所定数出力される間保持するようにし、そ
の保持した値からなる信号を上記第２クロック信号によ
り動作しナイキスト周波数以下の信号だけを通過させる
ように周波数制限を行なうディジタル・ローパス・フィ
ルタを通過させることで補間を行なう信号補間器を有し
たものである。
【００２１】請求項２の発明に係るレーダ装置は、第１
クロック信号を基に整数倍の周波数の第２クロック信号
を生成し、上記第１クロック信号により動作するディジ
タル・フーリエ変換器の出力が上記整数倍になるよう
に、上記第２クロック信号により動作するゼロ補充器に
より上記ディジタル・フーリエ変換器の出力のゼロ値を
補填し、さらに上記第２クロック信号により動作する逆
フーリエ変換器により上記ゼロ補充器の出力に対し逆フ
ーリエ変換を行なうものである。
【００２２】請求項３の発明に係るレーダ装置は、第１
クロック信号を基に整数倍の周波数の第２クロック信号
を生成し、上記第２クロック信号により動作するゼロ補
充器によりディジタル・フーリエ変換器の出力が整数倍
になるようにゼロ値を補填すると共に、上記ディジタル
・フーリエ変換器，ディジタル・ベクトル乗算器，上記
第２クロック信号により動作するディジタル・逆フーリ
エ変換器からなるディジタル・パルス圧縮器を備えた信
号補間器を有したものである。
【００２３】請求項４の発明に係るレーダ装置は、第１
クロック信号を基に整数倍の周波数の第２クロック信号
を生成し、ヒット間時間遅延器の出力に対し上記整数倍
になるようにゼロ補充器によりゼロ値を補填すると共
に、上記第２クロック信号により動作する信号補間器に
よりディジタル・フーリエ変換器と最大値選択器を上記
整数倍に拡大するようにしたものである。
【００２４】請求項５の発明に係るレーダ装置は、ディ
ジタル・ローパス・フィルタに供給されるクロック信号
を切り替えるクロック信号切替スイッチと、信号保持器
と上記ディジタル・ローパス・フィルタをバイパスする
バイパス切替スイッチを、レーダ受信信号の受信レベル
を検出し、検出した受信レベルに応じて切替制御するレ
ベル判定回路を備えた信号補間器を有したものである。
【００２５】請求項６の発明に係るレーダ装置は、ゼロ
補充器と逆フーリエ変換器と目標検出器に供給される動
作クロック信号を第１クロックあるいは第２クロックに
切り換えるクロック信号切替スイッチと、ディジタル・
フーリエ変換器とゼロ補充器と逆フーリエ変換器とをバ
イパスさせるためのバイパス切替スイッチとをレーダ受
信信号の受信レベルに応じて切替制御するレベル判定回
路を備えた信号補間器を有したものである。
【００２６】請求項７の発明に係るレーダ装置は、ゼロ
補充器とディジタル・逆フーリエ変換器に供給される動
作クロック信号を第１クロックあるいは第２クロックに
切り換えるクロック信号切替スイッチと、上記ゼロ補充
器をバイパスさせるためのバイパス切替スイッチと、レ
ーダ受信信号の受信レベルを検出し、検出した受信レベ
ルに応じて上記クロック信号切替スイッチと上記バイパ
ス切替スイッチを切替制御するレベル判定回路とを備え
た信号補間器を有したものである。
【００２７】請求項８の発明に係るレーダ装置は、ディ
ジタル・フーリエ変換器と最大値選択器とゼロ補充器と
目標検出器の動作クロックを第１クロックあるいは第２
クロックに切り換えるクロック信号切替スイッチと、デ
ィジタル・フーリエ変換器と最大値選択器を整数倍に拡
大するように切り替える動作切替スイッチと、レーダ受
信信号の受信レベルを検出し、検出した受信レベルに応
じて上記クロック信号切替スイッチと上記動作切替スイ
ッチを切替制御するレベル判定回路とを備えた信号補間
器を有したものである。
【００２８】
【作用】請求項１の発明におけるレーダ装置は、レーダ
受信信号を量子化する際に第１クロック信号により量子
化した値を第２クロックが所定数出力される間、信号保
持器が保持して出力するようにし、この出力を上記第２
クロック信号により動作するナイキスト周波数以下の通
過帯域を有したディジタル・ローパス・フィルタを通過
させることにより上記第１のクロック信号による量子化
間隔の間の信号を補間し、さらにそれ以降のディジタル
処理回路を上記第２クロック信号により動作させること
により、Ａ／Ｄ変換器を高速動作させることなく時間量
子化損失を大幅に低減することを可能にする。なお、量
子化間隔の間の信号補間原理は、Ａ／Ｄ変換器の出力が
もともとサンプリング定理に基づく周波数情報の全てを
保持していることから可能となる。
【００２９】請求項２の発明におけるレーダ装置は、第
１クロック信号により動作するディジタル・フーリエ変
換器の出力に対し、第２クロック信号により整数倍にな
るように周波数範囲を広げつつゼロ値を補填し、このゼ
ロ補充値に対し上記第２クロック信号により客フーリエ
変換を行ない再度時間軸上で復元し、さらにそれ以降の
ディジタル処理回路を上記第２クロック信号により動作
させるようにすることでＡ／Ｄ変換器を高速動作させる
ことなく時間量子化損失を大幅に低減することを可能に
する。なお、量子化間隔の間の信号補間原理は、Ａ／Ｄ
変換器の出力がもともとサンプリング定理に基づく周波
数情報の全てを保持していることから可能となる。
【００３０】請求項３の発明におけるレーダ装置は、デ
ィジタル・パルス圧縮器とゼロ補充器とを組み合わすこ
とにより、第２クロック信号により整数倍になるように
周波数範囲をひろげつつゼロ値を補填し、さらに第２ク
ロック信号を基に逆フーリエ変換を行ない再度時間軸上
で復元し、さらにそれ以降のディジタル処理回路を上記
第２クロック信号により動作するようにし、Ａ／Ｄ変換
器の速度を高速化することなく、レーダ受信信号の時間
量子化損失の低減を可能にする。なお、量子化間隔の間
の信号補間原理は、Ａ／Ｄ変換器の出力がもともとサン
プリング定理に基づく周波数情報の全てを保持している
ことから可能となる。
【００３１】請求項４の発明におけるレーダ装置は、第
２クロック信号を基に時間軸上でゼロ補充器により時間
範囲を広げつつゼロ値を補填した上でフーリエ変換を行
ない、さらにそれ以降のディジタル処理回路を第２クロ
ック信号により動作させ、目標検出器における目標信号
に対する利得を増大させ、量子化損失を低減する。な
お、量子化間隔の間の信号補間原理は、Ａ／Ｄ変換器の
出力がもともとサンプリング定理に基づく周波数情報の
全てを保持していることから可能となる。
【００３２】請求項５の発明におけるレーダ装置は、レ
ーダ受信信号の受信レベルを検出し、検出した受信レベ
ルに応じてクロック信号切替スイッチとバイパス切替ス
イッチを切替制御し、レーダ受信信号の受信レベルが充
分大きいときには動作クロックを第１クロック信号に切
り替え、レーダ受信信号を処理する際の負担を軽減する
ことを可能にする。
【００３３】請求項６の発明におけるレーダ装置は、レ
ーダ受信信号の受信レベルを検出し、検出した受信レベ
ルに応じてクロック信号切替スイッチとバイパス切替ス
イッチを切替制御し、レーダ受信信号の受信レベルが微
弱なときには動作クロックを高速な第２クロック信号に
切り替え、時間量子化損失を低減し目標の検出効率を向
上させる一方、レーダ受信信号の受信レベルが充分大き
いときには、ディジタル・フーリエ変換器とゼロ補充器
と逆フーリエ変換器とをバイパスさせると共に目標検出
を第１クロック信号を基に行ない、レーダ受信信号を処
理する際の負担を軽減することを可能にする。
【００３４】請求項７の発明におけるレーダ装置は、レ
ーダ受信信号の受信レベルを検出し、検出した受信レベ
ルに応じてクロック信号切替スイッチとバイパス切替ス
イッチを切替制御し、レーダ受信信号の受信レベルが微
弱なときには動作クロックを高速な第２クロック信号に
切り替え、時間量子化損失を低減し目標の検出効率を向
上させる一方、レーダ受信信号の受信レベルが充分大き
いときには、ゼロ補充器をバイパスさせると共に目標検
出を第１クロック信号を基に行ない、レーダ受信信号を
処理する際の負担を軽減することを可能にする。
【００３５】請求項８の発明におけるレーダ装置は、レ
ーダ受信信号の受信レベルを検出し、検出した受信レベ
ルに応じてクロック信号切替スイッチとバイパス切替ス
イッチを切替制御し、レーダ受信信号の受信レベルが微
弱なときには動作クロックを高速な第２クロック信号に
切り替え、量子化損失を低減し目標の検出効率を向上さ
せる一方、レーダ受信信号の受信レベルが充分大きいと
きには、ゼロ補充器およびフーリエ変換器および最大値
選択器の一部を切り離し、目標検出を第１クロック信号
を基に行ない、レーダ受信信号を処理する際の負担を軽
減することを可能にする。
【００３６】
【実施例】
実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１はこの実施例のレーダ装置の信号処理
の構成を示すブロック図である。
【００３７】図１において、１は帯域制限器、２はＡ／
Ｄ変換器、３は信号補間器、４は信号保持器、５はディ
ジタル・ローパス・フィルタ、６はＭＴＩなどの信号処
理を行なうディジタル信号処理部、７は目標検出器、８
はディジタル・クロック生成部、９はディジタル・クロ
ック生成部８で生成したクロックの周波数をＮ倍（整数
倍）するクロック拡大器である。
【００３８】この実施例では、信号補間器３は、信号保
持器４とディジタル・ローパス・フィルタ５とクロック
拡大器９を備えている。
【００３９】次に動作について説明する。
【００４０】まず、帯域制限器１およびＡ／Ｄ変換器２
によりサンプリングの定理に基づいて帯域制限されたレ
ーダ受信信号が量子化される。
【００４１】この量子化出力は、従来と同様に図１３の
ように示されるが、これを信号保持器４によりＮクロッ
クの間保持することで図２の（ａ）のｙｊのようにな
る。
【００４２】つまり、クロック拡大器９がディジタル・
クロック生成部８の出力するクロックＡをＮ倍に拡大し
てクロックＢを出力する場合、信号保持器４は下記の式
（１）に示されるように、一つの入力値：ｘｉをＮクロ
ックの間、つまりｙｊ＋１からｙｊ＋Ｎの間、同じ値を
保持して出力する。
【００４３】
【数１】
【００４４】この信号保持器４の出力：ｙｊは、ナイキ
スト周波数以下の信号だけを通過させるディジタル・ロ
ーパス・フィルタ５により図２の（ｂ）に示すように補
間され、Ａ／Ｄ変換器２の出力の最大値であったｘ３よ
りもさらに大きなｚ８やｚ９といった信号が得られる。
【００４５】これは、もともとのレーダ受信信号が帯域
制限器１によりナイキスト周波数以内に帯域制限されて
いたため、時間量子化の定理に従って補間できるからで
ある。
【００４６】そして、目標検出器７により最大値を抽出
することで目標検出が行なわれるが、この場合目標検出
器７により得られる最大値はｚ８であり、従来のレーダ
装置の目標検出器７で得られる最大値ｘ３（図２のｂに
示すｚ７）よりもはるかに大きく、つまり量子化損失が
大幅に低減されることになる。
【００４７】実施例２．以下、請求項２の発明の一実施
例を図３に基づいて説明する。
【００４８】図３において図１と同一または相当の部分
については同一の符号を付し説明を省略する。
【００４９】上記実施例１では、補間処理をすべて時間
軸上で実現するようにしたのに対し、この実施例は、一
度周波数軸上に変換し周波数軸上で補間処理を行なうも
のである。
【００５０】図３において、１０はＡ／Ｄ変換器２の出
力ｘｉに対しＭ点のフーリエ変換を行ない、周波数軸上
での値Ｘｉへ変換を行なうディジタル・フーリエ変換
器、１１はディジタル・フーリエ変換器１０の出力に対
し下記の式（２）に示すように周波数範囲を広げつつゼ
ロ値を補填しＺｊとするゼロ補充器、１２はゼロ補充
値：ＺｊをＮ×Ｍ点の逆フーリエ変換により再び時間軸
に戻す逆フーリエ変換器である。
【００５１】信号補間器３は、クロック拡大器９とディ
ジタル・フーリエ変換器１０とゼロ補充器１１と逆フー
リエ変換器１２を備えている。
【００５２】
【数２】
【００５３】Ａ／Ｄ変換器２の出力：ｘｉをディジタル
・フーリエ変換器１０に供給しＭ点のフーリエ変換を行
なうと、ディジタル・フーリエ変換器１０の出力は図４
の（ａ）に示すような形になるが、これに対し周波数範
囲を広げつつゼロ値を補填し式（２）に示すＺｊとす
る。
【００５４】そして、このゼロ補充値：Ｚｊをクロック
拡大器９によりＮ倍したクロック周波数を用いてＮ×Ｍ
点の逆フーリエ変換を行ない再度時間軸上に戻す。
【００５５】この結果、上記実施例１の図２の（ｂ）と
同様な補間出力：ｚｊが得られ、目標検出器７により最
大値を抽出することで目標検出が行なわれることにな
り、実施例１と同様に時間量子化損失を大幅に低減する
ことが出来る。
【００５６】実施例３．以下、請求項３の発明の一実施
例を図５に基づいて説明する。
【００５７】図５において図３と同一または相当の部分
については同一の符号を付し説明を省略する。
【００５８】上記実施例２では、Ａ／Ｄ変換器２の出力
を一度周波数軸上に変換し周波数軸上で補間処理を行な
うものであるが、この実施例では、さらにディジタル・
パルス圧縮回路を組み合わすことにより装置規模のごく
軽微な増大のみで時間量子化損失を大幅に低減するもの
である。
【００５９】図５において、１５はパルス圧縮係数をベ
クトル乗算するディジタル・ベクトル乗算器である。
【００６０】通常のパルス圧縮回路は、Ａ／Ｄ変換器２
の出力ｘｉに対しディジタル・フーリエ変換器１４によ
りＭ点のフーリエ変換を行ない、これに対しパルス圧縮
係数をディジタル・ベクトル乗算器によりベクトル乗算
した後、逆フーリエ変換器１６によりＭ点の逆フーリエ
変換を行なうものであり、ディジタル・フーリエ変換器
１４とディジタル・ベクトル乗算器１５とＭ点の逆フー
リエ変換器１６により構成する（１３がこのディジタル
・パルス圧縮回路を示している）が、ディジタル・フー
リエ変換器１４とディジタル・ベクトル乗算器１５との
間にゼロ補充器１１を挿入し、クロック拡大器９により
ディジタル・クロック生成部８により生成されたクロッ
ク周波数をＮ倍したクロックＢにより実施例２と同様に
周波数範囲を広げつつゼロ値を補填し、さらにＮ×Ｍの
逆フーリエ変換器１６により再び時間軸に戻すことによ
り、図２の（ｂ）に示す補間出力ｚｊを得るようにし
て、時間量子化損失を大幅に低減する。
【００６１】この場合、装置規模の大半を占めるディジ
タル・フーリエ変換器１４などを、ディジタル・パルス
圧縮器１３の回路と共用できるため、装置規模のごく軽
微な増大のみで時間量子化損失を大幅に低減することが
できる。
【００６２】実施例４．以下、請求項４の発明の一実施
例を図６に基づいて説明する。
【００６３】図６は、この実施例のレーダ装置の信号処
理装置の構成を示すブロック図であり、ヒット間の周波
数処理であるＭＴＩ処理において補間を適用し、目標信
号に対する利得を大にするものである。
【００６４】図６において図３と同一または相当の部分
については同一の符号を付し説明を省略する。
【００６５】すなわち、ゼロ補充器１１を設け、時間軸
上でゼロ補充器１１により時間範囲を広げつつ、ゼロ値
を補充した上で、ディジタル・フーリエ変換器１９によ
りＮ×Ｍ点のフーリエ変換を行なうことにより、図７に
示すようなディジタル・フーリエ変換器１９の各フィル
タ・バンクの特性および出力ｗｉを得ることが出来る。
【００６６】つまり、目標信号に対する利得はＳｗとな
り、図１５に示す元の利得Ｓｖよりはるかに大きくなる
ため、時間量子化損失が大幅に低減されることになる。
【００６７】実施例５．以下、請求項５の発明の一実施
例を図８に基づいて説明する。
【００６８】上記実施例１〜４では、時間量子化損失を
低減できる一方で、クロック拡大器９から出力されるク
ロックＢにより駆動するディジタル・ローパス・フィル
タ５，ディジタル信号処理部６、さらに目標検出器７，
ゼロ補充器１１，逆フーリエ変換器１２または１６，デ
ィジタル・フーリエ変換器１０，１４または１９，最大
値選択器２０はクロックＡのＮ倍の高速で動作する必要
がある。
【００６９】一方、レーダ装置の受信信号は、距離の４
乗に反比例して増大する特性があるため、量子化損失が
問題となるのは主に遠距離からの微弱なレーダ受信信号
の処理に限られる。
【００７０】このようなレーダ受信信号の特性を利用
し、必要に応じてクロックＡによる通常動作と、クロッ
クＢによる高速動作を使い分けることにより装置の処理
付加の増大、つまり装置規模の増大を軽微に留めること
ができる。
【００７１】図８は、上記実施例１にクロックＡとクロ
ックＢの切替回路を付加した場合の構成を示すブロック
図であり、図１と同一または相当の部分について同一の
符号を付し説明を省略する。
【００７２】図８において、１７ａはクロックＡとクロ
ックＢの切り替えのために切替制御信号により切り換わ
るクロック信号切替スイッチ、１７ｂは信号保持器４と
ディジタル・ローパス・フィルタ５をバイパスさせるた
めのバイパス切替スイッチである。
【００７３】２２はレーダ受信信号のレベル判定回路で
あり、レーダ受信信号の受信レベルが所定の大きさ以下
になるとクロック信号切替スイッチ１７ａとバイパス切
替スイッチ１７ｂに切替制御信号を出力する。
【００７４】次に動作について説明する。
【００７５】まず、レベル判定回路２２がレーダ受信信
号の受信レベルに対し所定のレベルより大きいか否かを
判定する。
【００７６】この結果、レーダ受信信号の受信レベルが
所定のレベルより大きいと判定された場合には、クロッ
ク信号切替スイッチ１７ａとバイパス切替スイッチ１７
ｂは切り換えられることなくクロックＡによる通常動作
となる。
【００７７】この通常動作では、Ａ／Ｄ変換器２から目
標検出器７やディジタル信号処理部６などのすべてのデ
ィジタル回路にディジタル・クロック生成部８からクロ
ックＡが供給される一方、信号補間器３の信号保持器や
ディジタル・ローパス・フィルタ５はバイパス切替スイ
ッチ１７ｂによりバイパスされ、図１２に示す従来のレ
ーダ装置と同様な動作を行なう。
【００７８】また、レーダ受信信号の受信レベルが所定
のレベルより小さいとレベル判定回路２２が判定した場
合には、クロック信号切替スイッチ１７ａとバイパス切
替スイッチ１７ｂには切替制御信号が供給され切り換わ
り、クロックＢによる高速動作となる。
【００７９】すなわち、ディジタル・ローパス・フィル
タ５とディジタル信号処理部６と目標検出器７にはクロ
ックＡのＮ倍の周波数のクロックＢが供給され、信号補
間器３の信号保持器４とディジタル・ローパス・フィル
タ５を経てレーダ受信信号が補間され、時間量子化損失
を低減することになる。
【００８０】実施例６．以下、請求項６の発明の一実施
例を図９に基づいて説明する。
【００８１】図９は、上記実施例２にクロックＡとクロ
ックＢの切替回路を付加した場合の構成を示すブロック
図であり、図３と同一または相当の部分について同一の
符号を付し説明を省略する。また、クロック信号切替ス
イッチ１７ａ，バイパス切替スイッチ１７ｂとレベル判
定回路２２についても図８に示したものと同一であるの
で説明を省略する。
【００８２】次に動作について説明する。
【００８３】まず、レベル判定回路２２がレーダ受信信
号の受信レベルが所定のレベルより大きいか否かを判定
する。
【００８４】この結果、レーダ受信信号の受信レベルが
所定のレベルより大きいと判定された場合には、クロッ
ク信号切替スイッチ１７ａとバイパス切替スイッチ１７
ｂは切り換えられることなくクロックＡによる通常動作
となる。
【００８５】この通常動作では、Ａ／Ｄ変換器２から目
標検出器７までの全てのディジタル回路にディジタル・
クロック生成部８からクロックＡが供給される一方、信
号補間器３のディジタル・フーリエ変換器１０やゼロ補
充器１１や逆クロック変換器１２はバイパスされ、図１
２に示す従来のレーダ装置と同様な動作を行なう。
【００８６】また、レーダ受信信号の受信レベルが所定
のレベルより小さいとレベル判定回路２２が判定した場
合には、クロック信号切替スイッチ１７ａとバイパス切
替スイッチ１７ｂには切替制御信号が供給され切り換え
られ、クロックＢによる高速動作となる。
【００８７】すなわち、ゼロ補充器１１と逆フーリエ変
換器１２とディジタル信号処理部６と目標検出器７には
クロックＡのＮ倍の周波数のクロックＢが供給され、信
号補間器３のディジタル・フーリエ変換器１０とゼロ補
充器１１と逆フーリエ変換器１２を経てレーダ受信信号
が補間され、時間量子化損失を低減することになる。
【００８８】実施例７．以下、請求項７の一実施例を図
１０に基づいて説明する。
【００８９】図１０は、上記実施例３にクロックＡとク
ロックＢの切替回路を付加した場合の構成を示すブロッ
ク図であり、図５と同一または相当の部分について同一
の符号を付し説明を省略する。また、クロック信号切替
スイッチ１７ａ，バイパス切替スイッチ１７ｂとレベル
判定回路２２についても図８に示したものと同一である
ので説明を省略する。
【００９０】次に動作について説明する。
【００９１】まず、レベル判定回路２２がレーダ受信信
号の受信レベルが所定のレベルより大きいか否かを判定
する。
【００９２】この結果、レーダ受信信号の受信レベルが
所定のレベルより大きいと判定された場合には、クロッ
ク信号切替スイッチ１７ａとバイパス切替スイッチ１７
ｂは切り換えられることなくクロックＡによる通常動作
となる。
【００９３】この通常動作では、Ａ／Ｄ変換器２から目
標検出器７までの全てのディジタル回路にディジタル・
クロック生成部８からクロックＡが供給される一方、信
号補間器３のゼロ補充器１１はバイパスされ、従来のレ
ーダ装置と同様な動作を行なう。
【００９４】また、レーダ受信信号の受信レベルが所定
のレベルより小さいとレベル判定回路２２が判定した場
合には、クロック信号切替スイッチ１７ａとバイパス切
替スイッチ１７ｂには切替制御信号が供給され切り換え
られ、クロックＢによる高速動作となる。
【００９５】すなわち、ゼロ補充器１１と逆フーリエ変
換器１６とディジタル信号処理部６と目標検出器７には
クロックＡのＮ倍の周波数のクロックＢが供給され、信
号補間器３のゼロ補充器１１と逆フーリエ変換器１６を
経てレーダ受信信号が補間され、時間量子化損失を低減
することになる。
【００９６】実施例８．以下、請求項８の発明の一実施
例を図１１に基づいて説明する。
【００９７】図１１は、上記実施例４にクロックＡとク
ロックＢの切替回路を付加した場合の構成を示すブロッ
ク図であり、図６と同一または相当の部分について同一
の符号を付し説明を省略する。また、クロック信号切替
スイッチ１７ａ，バイパス切替スイッチ１７ｂとレベル
判定回路２２についても図８に示したものと同一である
ので説明を省略する。
【００９８】次に動作について説明する。
【００９９】まず、レベル判定回路２２がレーダ受信信
号の受信レベルが所定のレベルより大きいか否かを判定
する。
【０１００】この結果、レーダ受信信号の受信レベルが
所定のレベルより大きいと判定された場合には、クロッ
ク信号切替スイッチ１７ａとバイパス切替スイッチ１７
ｂは切り換えられることなくクロックＡによる通常動作
となる。
【０１０１】この通常動作では、Ａ／Ｄ変換器２から目
標検出器７までの全てのディジタル回路にディジタル・
クロック生成部８からクロックＡが供給される一方、信
号補間器３のゼロ補充器１１とディジタル・フーリエ変
換器１９と最大値選択器２０の一部が切り離され、Ｍ点
のフーリエ変換が行なわれ、従来のレーダ装置と同様な
動作を行なう。
【０１０２】また、レーダ受信信号の受信レベルが所定
のレベルより小さいとレベル判定回路２２が判定した場
合には、クロック信号切替スイッチ１７ａとバイパス切
替スイッチ１７ｂには切替制御信号が供給されて切り換
えられ、クロックＢによる高速動作となる。
【０１０３】すなわち、ゼロ補充器１１とディジタル・
フーリエ変換器１９と最大値選択器２０とディジタル信
号処理部６と目標検出器７にはクロックＡのＮ倍の周波
数のクロックＢが供給され、またディジタル・フーリエ
変換器１９と最大値選択器２０は全てが接続され、Ｍ×
Ｎ点のフーリエ変換が行なわれ、信号補間器３のゼロ補
充器１１から最大値選択器２０を経てレーダ受信信号が
補間され、時間量子化損失を低減することになる。
【０１０４】
【発明の効果】以上のように、請求項１の発明によれ
ば、信号保持器とディジタル・ローパス・フィルタとに
より信号を補間するように構成したので、Ａ／Ｄ変換器
を高速動作させることなく時間量子化損失を低減するこ
とが出来る効果がある。
【０１０５】請求項２の発明によれば、第１クロック信
号により動作するディジタル・フーリエ変換器の出力を
整数倍になるように、第２クロック信号により動作して
ゼロ値を補填するゼロ補充器と、上記第２クロック信号
により動作し、上記ゼロ補充器の出力に対し逆フーリエ
変換を行なう逆フーリエ変換器を備えた信号補間器によ
り信号を補間するように構成したので、Ａ／Ｄ変換器を
高速動作させることなく時間量子化損失を低減すること
が出来る効果がある。
【０１０６】請求項３の発明によれば、第２クロック信
号により動作し、ディジタル・フーリエ変換器の出力を
整数倍になるようにゼロ値を補填するゼロ補充器と、第
１クロック信号により動作しフーリエ変換を行なう上記
ディジタル・フーリエ変換器，ディジタル・ベクトル乗
算器，上記第２クロック信号により動作する逆フーリエ
変換器からなるディジタル・パルス圧縮器とを備えた信
号補間器により信号を補間するように構成したので、Ａ
／Ｄ変換器を高速動作させることなく時間量子化損失を
低減することが出来る効果がある。
【０１０７】請求項４の発明によれば、ヒット間時間遅
延器の出力に対し整数倍になるようにゼロ値を補填する
ゼロ補充器とを有すると共に、ディジタル・フーリエ変
換器と最大値選択器を上記整数倍に拡大しつつ第２クロ
ック信号により動作させる信号補間器を備えたので、Ａ
／Ｄ変換器を高速動作させることなく時間量子化損失を
低減することが出来る効果がある。
【０１０８】請求項５の発明によれば、検出した受信レ
ベルに応じてクロック信号切替スイッチとバイパス切替
スイッチを切替制御し、レーダ受信信号の受信レベルが
充分大きいときには動作クロックを第１クロック信号に
切り替えるように構成したので、レーダ受信信号の受信
レベルが充分大きいときにはレーダ受信信号を処理する
際の負担を軽減できる効果がある。
【０１０９】請求項６の発明によれば、検出した受信レ
ベルに応じてクロック信号切替スイッチとバイパス切替
スイッチを切替制御し、レーダ受信信号の受信レベルが
微弱なときには動作クロックを高速な第２クロック信号
に切り替え、またレーダ受信信号の受信レベルが充分大
きいときには、ディジタル・フーリエ変換器とゼロ補充
器と逆フーリエ変換器とをバイパスさせると共に目標検
出を第１クロック信号を基に行なうように構成したの
で、レーダ受信信号の受信レベルが充分大きいときに
は、レーダ受信信号を処理する際の負担を軽減できる効
果がある。
【０１１０】請求項７の発明によれば、検出した受信レ
ベルに応じてクロック信号切替スイッチとバイパス切替
スイッチを切替制御し、レーダ受信信号の受信レベルが
微弱なときには動作クロックを高速な第２クロック信号
に切り替え、時間量子化損失を低減し目標の検出効率を
向上させる一方、レーダ受信信号の受信レベルが充分大
きいときには、ゼロ補充器をバイパスさせると共に目標
検出を第１クロック信号を基に行なうように構成したの
で、レーダ受信信号の受信レベルが充分大きいときに
は、レーダ受信信号を処理する際の負担を軽減できる効
果がある。
【０１１１】請求項８の発明によれば、検出した受信レ
ベルに応じてクロック信号切替スイッチとバイパス切替
スイッチを切替制御し、レーダ受信信号の受信レベルが
微弱なときには動作クロックを高速な第２クロック信号
に切り替え、量子化損失を低減し目標の検出効率を向上
させる一方、レーダ受信信号の受信レベルが充分大きい
ときには、ゼロ補充器およびフーリエ変換器および最大
値選択器の一部を切り離し、目標検出を第１クロック信
号を基に行なうように構成したので、レーダ受信信号の
受信レベルが充分大きいときには、レーダ受信信号を処
理する際の負担を軽減できる効果がある。
【図面の簡単な説明】
【図１】請求項１の発明の一実施例によるレーダ装置の
信号処理を示すブロック図である。
【図２】請求項１の発明の一実施例によるレーダ装置の
信号処理におけるレーダ受信信号の時間軸上での補間の
様子を示す概念図である。
【図３】請求項２の発明の一実施例によるレーダ装置の
信号処理を示すブロック図である。
【図４】請求項２の発明の一実施例によるレーダ装置の
信号処理におけるレーダ受信信号の周波数軸上でのゼロ
補填の様子を示す概念図である。
【図５】請求項３の発明の一実施例によるレーダ装置の
信号処理を示すブロック図である。
【図６】請求項４の発明の一実施例によるレーダ装置の
信号処理を示すブロック図である。
【図７】請求項４の発明の一実施例によるレーダ装置の
信号処理におけるレーダ受信信号の周波数軸上での補間
の様子を示す概念図である。
【図８】請求項５の発明の一実施例によるレーダ装置の
信号処理を示すブロック図である。
【図９】請求項６の発明の一実施例によるレーダ装置の
信号処理を示すブロック図である。
【図１０】請求項７の発明の一実施例によるレーダ装置
の信号処理を示すブロック図である。
【図１１】請求項８の発明の一実施例によるレーダ装置
の信号処理を示すブロック図である。
【図１２】従来のレーダ装置の信号処理を示すブロック
図である。
【図１３】従来のレーダ装置の信号処理におけるレーダ
受信信号の時間軸上での量子化の様子を示す概念図であ
る。
【図１４】従来のディジタル・パルス・ドップラ型ＭＴ
Ｉ処理を行なうレーダ装置の信号処理を示すブロック図
である。
【図１５】従来のディジタル・パルス・ドップラ型ＭＴ
Ｉ処理を行なうレーダ装置の信号処理におけるレーダ受
信信号の周波数軸上での補間の様子を示す概念図であ
る。
【符号の説明】
２ Ａ／Ｄ変換器 ３ 信号補間器 ４ 信号保持器 ５ ディジタル・ローパス・フィルタ ７ 目標検出器 ９ クロック拡大器 １０，１４，１９ ディジタル・フーリエ変換器 １１ ゼロ補充器 １２ 逆フーリエ変換器 １６ 逆フーリエ変換器（ディジタル・逆フーリエ変換
器） １３ ディジタル・パルス圧縮器 １５ ディジタル・ベクトル乗算器 １７ａ クロック信号切替スイッチ １７ｂ バイパス切替スイッチ １８ ヒット間時間遅延器 ２０ 最大値選択器
【表１】

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 帯域制限されたレーダ受信信号を所定の
    周波数の第１クロック信号を基にＡ／Ｄ変換器によりデ
    ィジタルデータに変換した後、ディジタル信号処理を行
    ない、さらに目標検出器により目標を検出するレーダ装
    置において、上記第１クロック信号を基に整数倍の周波
    数の第２クロック信号を生成し出力するクロック拡大器
    と、上記第２クロック信号により動作してその第２クロ
    ックが所定数出力される間、帯域制限された上記レーダ
    受信信号の上記第１クロック信号によるサンプリング値
    を保持する信号保持器と、上記第２クロック信号により
    動作し、上記信号保持器の出力をナイキスト周波数以下
    の信号だけを通過させるように周波数制限するディジタ
    ル・ローパス・フィルタとを備えた信号補間器を有し、
    さらに上記目標検出器は上記第２クロック信号を基に動
    作する目標検出器であることを特徴とするレーダ装置。
  2. 【請求項２】 帯域制限されたレーダ受信信号を所定の
    所定の周波数の第１クロック信号を基にＡ／Ｄ変換器に
    よりディジタルデータに変換した後、ディジタル信号処
    理を行ない、さらに目標検出器により目標を検出するレ
    ーダ装置において、上記第１クロック信号を基に整数倍
    の周波数の周波数の第２クロック信号を生成し出力する
    クロック拡大器と、上記第１クロック信号により動作す
    るディジタル・フーリエ変換器と、上記第２クロック信
    号により動作し、上記ディジタル・フーリエ変換器の出
    力が上記整数倍になるようにゼロ値を補填するゼロ補充
    器と、上記第２クロック信号により動作し、上記ゼロ補
    充器の出力に対し逆フーリエ変換を行なう逆フーリエ変
    換器とを備えた信号補間器を有し、さらに上記目標検出
    器は上記第２クロック信号を基に動作する目標検出器で
    あることを特徴とするレーダ装置。
  3. 【請求項３】 帯域制限されたレーダ受信信号を所定の
    周波数の第１クロック信号を基にＡ／Ｄ変換器によりデ
    ィジタルデータに変換し、このディジタルデータに対し
    ディジタル・パルス圧縮を行なった後、ディジタル信号
    処理を行ない、さらに目標検出器により目標を検出する
    レーダ装置において、上記第１クロック信号を基に整数
    倍の周波数の第２クロック信号を生成し出力するクロッ
    ク拡大器と、上記第２クロック信号により動作し、上記
    ディジタル・フーリエ変換器の出力が上記整数倍になる
    ようにゼロ値を補填するゼロ補充器と、上記第１のクロ
    ック信号により動作しフーリエ変換を行なうディジタル
    ・フーリエ変換器，そのディジタル・フーリエ変換器の
    出力に対しパルス圧縮係数をベクトル乗算するディジタ
    ル・ベクトル乗算器，上記第２クロック信号により動作
    するディジタル・逆フーリエ変換器からなるディジタル
    ・パルス圧縮器とを備えた信号補間器を有し、さらに上
    記目標検出器は上記第２クロック信号を基に動作する目
    標検出器であることを特徴とするレーダ装置。
  4. 【請求項４】 所定の周波数の第１クロック信号を基に
    Ａ／Ｄ変換器によりディジタルデータに変換された帯域
    制限の付されたレーダ受信信号に対しパルス繰り返し周
    期毎に時間遅延を付与するヒット間時間遅延器と、この
    ヒット間時間遅延器の出力に対しフーリエ変換を行なう
    ディジタル・フーリエ変換器と、このディジタル・フー
    リエ変換器の出力の最大値を選択する最大値選択器とを
    備え、ディジタル・パルス・ドップラ型ＭＴＩ処理を行
    ない目標検出器により目標を検出するレーダ装置におい
    て、上記第１クロック信号を基に整数倍の周波数の第２
    クロック信号を生成し出力するクロック拡大器と、上記
    ヒット間時間遅延器の出力に対し上記整数倍になるよう
    にゼロ値を補填するゼロ補充器とを有すると共に、上記
    ディジタル・フーリエ変換器と最大値選択器を上記整数
    倍に拡大しつつ上記第２クロック信号により動作させる
    信号補間器を備え、さらに上記目標検出器は上記第２ク
    ロック信号を基に動作する目標検出器であることを特徴
    とするレーダ装置。
  5. 【請求項５】 帯域制限されたレーダ受信信号を所定の
    周波数の第１クロック信号を基にＡ／Ｄ変換器によりデ
    ィジタルデータに変換した後、ディジタル信号処理を行
    ない、さらに目標検出器により目標を検出するレーダ装
    置において、上記第１クロック信号を基に整数倍の周波
    数の第２クロック信号を生成し出力するクロック拡大器
    と、上記第２クロック信号で動作しその第２クロックが
    所定数出力される間、帯域制限された上記レーダ受信信
    号の上記第１クロック信号によるサンプリング値を保持
    する信号保持器と、上記第１クロック信号または第２ク
    ロック信号により動作し、上記レーダ受信信号の帯域に
    従って上記信号保持器の出力を周波数制限するディジタ
    ル・ローパス・フィルタと、上記信号保持器とディジタ
    ル・ローパス・フィルタと目標検出器に供給される動作
    クロック信号を第１クロックあるいは第２クロックに切
    り換えるクロック信号切替スイッチと、上記信号保持器
    と上記ディジタル・ローパス・フィルタとをバイパスさ
    せるためのバイパス切替スイッチと、レーダ受信信号の
    受信レベルを検出し、検出した受信レベルに応じて上記
    クロック信号切替スイッチと上記バイパス切替スイッチ
    を切替制御するレベル判定回路とを備えた信号補間器を
    有するレーダ装置。
  6. 【請求項６】 帯域制限されたレーダ受信信号を所定の
    周波数の第１クロック信号を基にＡ／Ｄ変換器によりデ
    ィジタルデータに変換した後、ディジタル信号処理を行
    ない、さらに目標検出器により目標を検出するレーダ装
    置において、上記第１クロック信号を基に整数倍の周波
    数の第２クロック信号を生成し出力するクロック拡大器
    と、上記第１クロック信号により動作するディジタル・
    フーリエ変換器と、上記第１クロック信号または上記第
    ２クロック信号により動作し、上記第２クロック信号に
    より動作するときには上記ディジタル・フーリエ変換器
    の出力を上記整数倍になるようにゼロ値を補填するゼロ
    補充器と、上記第１クロック信号または上記第２クロッ
    ク信号により動作し、上記ゼロ補充器の出力に対し逆フ
    ーリエ変換を行なう逆フーリエ変換器と、上記ゼロ補充
    器と逆フーリエ変換器と目標検出器に供給される動作ク
    ロック信号を第１クロックあるいは第２クロックに切り
    換えるクロック信号切替スイッチと、上記ディジタル・
    フーリエ変換器とゼロ補充器と逆フーリエ変換器とをバ
    イパスさせるためのバイパス切替スイッチと、レーダ受
    信信号の受信レベルを検出し、検出した受信レベルに応
    じて上記クロック信号切替スイッチと上記バイパス切替
    スイッチを切替制御するレベル判定回路とを備えた信号
    補間器を有するレーダ装置。
  7. 【請求項７】 帯域制限されたレーダ受信信号を所定の
    周波数の第１クロック信号を基にＡ／Ｄ変換器によりデ
    ィジタルデータに変換し、このディジタルデータに対し
    ディジタル・パルス圧縮を行なった後、ディジタル信号
    処理を行ない、さらに目標検出器により目標を検出する
    レーダ装置において、上記第１クロック信号を基に整数
    倍の周波数の第２クロック信号を生成し出力するクロッ
    ク拡大器と、上記第１クロック信号または上記第２クロ
    ック信号により動作し、上記第２クロック信号により動
    作した場合に上記ディジタル・フーリエ変換器の出力に
    対しゼロ値を補填するゼロ補充器と、上記第１のクロッ
    ク信号により動作しフーリエ変換を行なうディジタル・
    フーリエ変換器とそのディジタル・フーリエ変換器の出
    力に対しパルス圧縮係数をベクトル乗算するディジタル
    ・ベクトル乗算器と上記第１クロック信号または上記第
    ２クロック信号により動作するディジタル・逆フーリエ
    変換器とからなるディジタル・パルス圧縮器と、上記ゼ
    ロ補充器とディジタル・逆フーリエ変換器と目標検出器
    に供給される動作クロック信号を第１クロックあるいは
    第２クロックに切り換えるクロック信号切替スイッチ
    と、上記ゼロ補充器をバイパスさせるためのバイパス切
    替スイッチと、レーダ受信信号の受信レベルを検出し、
    検出した受信レベルに応じて上記クロック信号切替スイ
    ッチと上記バイパス切替スイッチを切替制御するレベル
    判定回路とを備えた信号補間器を有するレーダ装置。
  8. 【請求項８】 所定の周波数の第１クロック信号を基に
    Ａ／Ｄ変換器によりディジタルデータに変換された帯域
    制限の付されたレーダ受信信号に対しパルス繰り返し周
    期毎に時間遅延を付与するヒット間時間遅延器と、この
    ヒット間時間遅延器の出力に対しフーリエ変換を行なう
    ディジタル・フーリエ変換器と、このディジタル・フー
    リエ変換器の出力の最大値を選択する最大値選択器とを
    備え、ディジタル・パルス・ドップラ型ＭＴＩ処理を行
    ない目標検出器により目標を検出するレーダ装置におい
    て、上記第１クロック信号を基に整数倍の周波数の第２
    クロック信号を生成し出力するクロック拡大器と、上記
    第１クロック信号または第２クロック信号を基に動作し
    上記ヒット間時間遅延器の出力に対しゼロ値を補填する
    ゼロ補充器と、上記ディジタル・フーリエ変換器と最大
    値選択器とゼロ補充器と目標検出器の動作クロックを第
    １クロックあるいは第２クロックに切り換えるクロック
    信号切替スイッチと、ディジタル・フーリエ変換器と最
    大値選択器を上記整数倍に拡大するように切り替える動
    作切替スイッチと、上記レーダ受信信号の受信レベルを
    検出し、検出した受信レベルに応じて上記クロック信号
    切替スイッチと上記動作切替スイッチを切替制御するレ
    ベル判定回路とを備えた信号補間器を有するレーダ装
    置。
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JP (1) JP2953602B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007333583A (ja) * 2006-06-15 2007-12-27 Mitsubishi Electric Corp 画像レーダ装置
JP2010190831A (ja) * 2009-02-20 2010-09-02 Fujitsu Ltd 広帯域レーダ装置
JP2012093257A (ja) * 2010-10-27 2012-05-17 Mitsubishi Electric Corp レーダ画像処理装置
KR102190875B1 (ko) * 2020-06-15 2020-12-14 한화시스템 주식회사 수신신호 보정방법, 수신신호 보정장치, 및 이를 구비하는 펄스 레이다
WO2022075151A1 (ja) * 2020-10-07 2022-04-14 ソニーセミコンダクタソリューションズ株式会社 レーダー装置及びレーダーシステム

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924643B2 (ja) * 1994-05-19 1999-07-26 ヤマハ株式会社 ディジタル信号処理方法及び装置
US5630161A (en) * 1995-04-24 1997-05-13 Martin Marietta Corp. Serial-parallel digital signal processor
US5943006A (en) * 1996-10-25 1999-08-24 Patrick E. Crane RF image reconstruction and super resolution using fourier transform techniques
TW360798B (en) * 1998-05-15 1999-06-11 Chung Shan Inst Of Science Monolithic radar signal processing chip
US7231197B1 (en) * 2000-10-27 2007-06-12 Fisher Daniel E Angle rate interferometer and passive ranger
JP4058074B2 (ja) * 2004-02-02 2008-03-05 有限会社エアーイズム 魚群探知機および魚群探知機用トランスデューサ
US7656968B2 (en) * 2005-11-22 2010-02-02 Sigmatel, Inc. Radio receiver, system on a chip integrated circuit and methods for use therewith
US7391347B2 (en) * 2005-11-22 2008-06-24 Sigmatel, Inc. Radio receiver, system on a chip integrated circuit and methods for use therewith
US7684515B2 (en) * 2005-11-22 2010-03-23 Sigmatel, Inc. Radio receiver, system on a chip integrated circuit and methods for use therewith
US7620131B2 (en) * 2005-11-22 2009-11-17 Sigmatel, Inc. Digital clock controller, radio receiver, and methods for use therewith
US7672403B2 (en) 2005-11-22 2010-03-02 Sigmatel, Inc. Radio receiver, system on a chip integrated circuit and methods for use therewith
US8130871B2 (en) * 2006-01-09 2012-03-06 Sigmatel, Inc. Integrated circuit having radio receiver and methods for use therewith
US9391692B2 (en) * 2013-07-05 2016-07-12 Gilat Satellite Networks Ltd. System for dual frequency range mobile two-way satellite communications
RU2648257C1 (ru) * 2016-11-09 2018-03-23 Федеральное государственное бюджетное учреждение "Центральный научно-исследовательский институт Войск воздушно-космической обороны Минобороны России" (ФГБУ "ЦНИИ ВВКО Минобороны России") Система обработки радиолокационной информации
DE102019103514A1 (de) * 2019-02-12 2020-08-13 Infineon Technologies Ag Verarbeitung von Radarsignalen
GB2610389A (en) * 2021-09-01 2023-03-08 Kenneth Andrew Oswald Gordon Radar system and associated apparatus and methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4057800A (en) * 1976-06-01 1977-11-08 Grumman Aerospace Corporation Multi-PRF signal processor system
DE2849807C2 (de) * 1977-11-17 1983-08-18 Nippon Electric Co., Ltd., Tokyo Radar zur Feststellung bewegter Ziele
JPS6024476A (ja) * 1983-07-21 1985-02-07 Nec Corp レ−ダ装置
US5200755A (en) * 1989-12-06 1993-04-06 Mitsubishi Denki Kabushiki Kaisha Bistatic radar system
US5235338A (en) * 1990-10-31 1993-08-10 Hsiao Stephen S Moving target detection through range cell migration radar
JPH04235407A (ja) * 1991-01-10 1992-08-24 Matsushita Electric Ind Co Ltd アナログ／ディジタル変換方式

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007333583A (ja) * 2006-06-15 2007-12-27 Mitsubishi Electric Corp 画像レーダ装置
JP2010190831A (ja) * 2009-02-20 2010-09-02 Fujitsu Ltd 広帯域レーダ装置
JP2012093257A (ja) * 2010-10-27 2012-05-17 Mitsubishi Electric Corp レーダ画像処理装置
KR102190875B1 (ko) * 2020-06-15 2020-12-14 한화시스템 주식회사 수신신호 보정방법, 수신신호 보정장치, 및 이를 구비하는 펄스 레이다
WO2022075151A1 (ja) * 2020-10-07 2022-04-14 ソニーセミコンダクタソリューションズ株式会社 レーダー装置及びレーダーシステム

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US5448245A (en) 1995-09-05

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