JPH06237000A - 不揮発性メモリセルおよびその製造方法 - Google Patents

不揮発性メモリセルおよびその製造方法

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JPH06237000A
JPH06237000A JP5312037A JP31203793A JPH06237000A JP H06237000 A JPH06237000 A JP H06237000A JP 5312037 A JP5312037 A JP 5312037A JP 31203793 A JP31203793 A JP 31203793A JP H06237000 A JPH06237000 A JP H06237000A
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gate
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JP5312037A
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David K Liu
ケイ．リウ デビッド
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Texas Instruments Inc
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Abstract

(57)【要約】 【目的】 低い制御ゲート電圧におけるソース側ホット
エレクトロン注入の動作による高速プログラミングが可
能な不揮発性メモリセルおよびその製造方法を開示す
る。 【構成】 （ｎ- ）基板１０上に形成されたチャネル領
域２６の外面に配置されたフローティングゲートおよび
制御ゲートスタック１２を含む、ソース側注入不揮発性
メモリセルが提供される。ドレイン領域３２およびソー
ス領域３０は、スタック構造１２の反対側に形成され
る。ホットエレクトロンのソース側注入は、制御ゲート
導体２２上に比較的に低い電圧が印加された時、ソース
領域３０とフローティングゲート１８との間で起こる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には電子デバイ
スに関し、特に改良された不揮発性メモリセルおよび該
セルの製造方法に関する。
【０００２】
【従来の技術】電気的にプログラム可能な読取り専用メ
モリ（ＥＰＲＯＭ）および電気的にプログラム可能で電
気的に消去可能な読取り専用メモリ（ＥＥＰＲＯＭ）
は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）に基づく不揮発性半導体メモリデバイスである。
ＥＰＲＯＭおよびＥＥＰＲＯＭセルは、１ビットの情報
を、電界効果トランジスタのチャネルと制御ゲートとの
間に絶縁して配置されたフローティングゲート構造上に
おける電子の量として記憶する。荷電されたフローティ
ングゲートは、電界効果トランジスタのチャネルのスレ
ショルド電圧を、読取り動作中に制御ゲートに通常印加
される電圧よりも高くするので、トランジスタは、読取
り電圧がゲート、ソース、およびドレインに印加された
時、遮断状態に留まり、それによって論理的「０」に復
帰する。荷電されていないフローティングゲートは、電
界効果トランジスタのチャネルのスレショルド電圧を変
化させないので、通常のゲート読取り電圧はスレショル
ド電圧を超え、読取り電圧がゲート、ソース、およびド
レインに印加された時、トランジスタをオン状態にす
る。この状態においては、論理的「１」に復帰する。
【０００３】ＥＰＲＯＭまたはＥＥＰＲＯＭセルが、通
常のフローティングゲート・アバランシ注入金属酸化膜
半導体（ＦＡＭＯＳ）構造を用いている時は、フローテ
ィングゲートは、通常「ホットエレクトロン注入」と呼
ばれるアバランシ注入により荷電される。従来の構造に
おいては、フローティングゲートへ注入される電子の大
多数がセルのソース側から来るソース側注入が考えられ
ていた。これらの構造においては、接地されたソースと
制御ゲートとの間の電圧差により作り出される、ソース
付近のゲート酸化膜を横切る電界が最大になるので、遙
かに大きい顕著なゲート電流が実現されうる。本願の権
利者を権利者とする、１９９０年８月２９日出願のＬｉ
ｕ外による「非対称的な不揮発性メモリセル、アレイお
よびその製造方法（Ａｓｙｍｍｅｔｒｉｃａｌ Ｎｏｎ
−ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ， Ａｒ
ｒａｙｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆａｂｒ
ｉｃａｔｉｎｇ Ｓａｍｅ）」と題する特許出願第０７
／５７５，１０５号には、１つのそのようなソース側注
入セルが開示されており、その出願の開示はここで参照
され、本願に取込まれる。前記出願に開示されている構
造は、ソース側注入の高効率により顕著に増大せしめら
れたゲート電流を示す。該構造は、ドレインが５ボルト
の時に、増大した注入効率により高速のプログラミング
速度が得られるように考えられている。さらに、該構造
は、ドレインが３．３ボルトの時にプログラムされる可
能性を有し、従って、基準化された電源によりこの構造
の動作が可能になる。しかし、引用した前記出願に開示
されている構造は、高速プログラミングを可能ならしめ
るのに比較的高いゲート電圧を必要とする。
【０００４】
【発明が解決しようとする課題】従って、低いゲート電
圧におけるソース側ホットエレクトロン注入の動作によ
る高速プログラミングが可能な不揮発性メモリセルが必
要とされるようになった。本発明の教示は、従来のセル
のアーキテクチャに関連する欠点および問題を実質的に
解消または減少させる不揮発性メモリセルを提供する。
【０００５】
【課題を解決するための手段】本発明の１実施例におい
ては、メモリセルは所定導電形の基板上に配設される。
制御ゲートおよびフローティングゲートスタックが、該
基板の表面上に形成される。前記所定導電形と反対の導
電形を有する拡散領域が、該拡散領域の一部が制御ゲー
トおよびフローティングゲートスタックから内方へ配置
されるように、該表面内に形成される。制御ゲートおよ
びフローティングゲートスタックに近い前記拡散領域の
一部は、前記セルのチャネル領域を形成する。次に、フ
ローティングゲートおよび制御ゲートスタックの反対側
に、前記所定導電形の高度にドープされた接点領域が形
成される。本発明の重要な技術的利点は、本発明のセル
のチャネルの長さが、注入された領域の横方向への拡散
によって画定され、従って、正確に制御され、かつリソ
グラフ法により画定されうる限界より小さい大きさに作
られうる事実にある。
【０００６】本発明のもう１つの技術的利点は、減少せ
しめられたチャネルの長さが小さいチャネル抵抗を与え
る事実にある。従って、ソース側注入は、低いゲート電
圧において起こる。
【０００７】
【実施例】本発明のさらに完全な理解は、添付図面を参
照することによって得られる。添付図面において、同じ
参照番号は同じ対象を示す。図１ａにおいて、本発明の
メモリセルは、例えば（ｎ- ）形にドープされた基板１
０の一部分の上に構成されている。基板１０は、例えば
リンを１０15イオン／ｃｍ3 の程度の濃度になるまで注
入することによりドープされる。
【０００８】基板１０は、実際の半導体材料のウェハか
ら構成されるか、またはある集積回路内の別の領域から
構成されうる。例えば、本発明のメモリセルは、ｎ形基
板内に、またはｐ形基板内に形成されたｎ井戸内に、形
成されうる。
【０００９】全体が１２に示されている、フローティン
グゲートおよび制御ゲートスタックは、基板１０の外表
面１４上に、まずゲート酸化層１６を１００−２００Å
程度の深さまで成長させることによって形成される。簡
単にするために、スタック１２を形成するために用いら
れる諸層の全体は示されていない。スタック１２を形成
するために用いられる諸層は順次形成され、諸層の全体
的集合は、通常の光蝕刻グラフィックおよびエッチング
工程を用いてパターン形成されかつエッチングされて、
スタック１２を形成する。
【００１０】ゲート酸化層１６の形成後、多結晶シリコ
ンの層が３，０００−４，０００Å程度の深さまで堆積
され、かつそれを導電的ならしめるのに十分な不純物に
よりドープされる。この多結晶シリコン層はパターン形
成され、図１ａに示されているフローティングゲート１
８を形成する。レベル間絶縁体層２０は、フローティン
グゲート層１８の外面に堆積される。レベル間絶縁体層
２０は、１５０−５００Å程度の深さまで堆積または成
長せしめられた酸化物の層から構成される。最後に、多
結晶シリコンの第２導電層２２が、レベル間絶縁体層２
０の外面に堆積される。層２２は、３，０００−４，５
００Å程度の深さまで堆積され、かつそれを導電的なら
しめるのに十分な不純物によりドープされる。これらの
層の集合は、通常の異方性スタックエッチング法を用い
てエッチングされ、図１ａに示されているスタック１２
を形成する。本発明の教示の便宜上、図１ａは、スタッ
ク１２を形成する諸層の相対的寸法に関し、一定の比に
拡大して描かれてはいないことを理解すべきである。
【００１１】図１ｂにおいて、ｐ井戸２４は、例えばホ
ウ素原子を表面１４を通して注入することにより、基板
１０内に形成される。ｐ井戸２４は、最初にスタック１
２の端縁に対してセルフアラインされた注入工程を用い
ることにより形成される。ｐ井戸２４は、１０17イオン
／ｃｍ3 程度を含む。次に、全構造はアニールされ、そ
れによりホウ素不純物がスタック１２の下へ横方向に拡
散せしめられて、図１ｂに示されているチャネル領域２
６を形成する。不純物の拡散は、アニール工程の温度お
よび時間を制御することによって、極めて精密に制御さ
れうる。それゆえ、スタック１２の下へ不純物が拡散す
る距離に相当するチャネル領域２６の長さは、極めて正
確に制御されうるパラメータとなる。チャネル領域２６
の長さは、全スタック１２の長さの１／２から１／３程
度である。これは、デバイスがターンオンされた時のチ
ャネル領域２６の抵抗を著しく減少せしめる。さらに、
チャネル領域２６の長さは、上述の方法を用い、通常の
光蝕刻の方法および装置を用いることにより可能である
よりも著しく小さい寸法に正確に作られうる。
【００１２】図１ｃにおいて、側壁絶縁体２８は、スタ
ック構造１２の、ｐ井戸２４およびチャネル領域２６と
反対側の側面上に形成される。側壁絶縁体２８は、通常
の光蝕刻法の堆積およびエッチング工程を用いることに
より形成される。
【００１３】次に、例えばヒ素のようなｎ形不純物が、
表面１４を通して注入され、ソース領域３０およびドレ
イン領域３２を形成する。ソース領域３０は、側壁絶縁
体２８の端縁にセルフアラインされている。ドレイン領
域３２は、側壁絶縁体２８と反対側のスタック構造１２
の端縁にセルフアラインされている。領域３０および３
２は、１０20イオン／ｃｍ3 程度を含む。本発明の１実
施例においては、側壁絶縁体２８は省略され、ソース領
域３０はスタック１２の端縁にセルフアラインされて形
成される。
【００１４】本発明のもう１つの別の実施例において
は、中間的注入工程が用いられて図１ｃに破線で描かれ
た（ｎ- ）領域３４が形成される。（ｎ- ）領域３４
は、リンを１０15イオン／ｃｍ3 の濃度まで注入するこ
とにより形成されうる。さらに、領域３４は、通常の技
術を用いたさまざまな傾斜注入方式のものでありうる。
（ｎ- ）領域３４は、チャネル領域２６のドレイン領域
３２との境界面に関連する電界を弱くするのに役立つ。
【００１５】動作に際しては、チャネル領域２６を横切
る抵抗が、チャネル領域２６とソース領域３０との間の
（ｎ- ）基板の部分を横切る抵抗よりも低くなると、フ
ローティングゲート構造１８上へのホットエレクトロン
のソース側注入が起こる。チャネルの長さが減少してい
るので、チャネル領域２６を横切る抵抗は、比較的に低
いゲート電圧において、図１ｃの３６に示されている
（ｎ- ）基板の部分における（ｎ- ）基板の抵抗よりも
低くなる。従って、ゲート導体２２に低い電圧が印加さ
れると、ソース領域３０からフローティングゲート１８
上への、ホットエレクトロンのソース側注入が行われ
る。消去動作は、公知の方法を用いチャネル領域２６下
の基板１０を通して行われうる。
【００１６】図２は、制御スタック１２と、制御スタッ
ク１２を構成するのに用いられる同じ諸ステップを用い
て構成される第２制御スタック４０と、を含むアレイ３
８の概略図である。制御スタック４０は、前述のゲート
絶縁体１６の構成と同時に構成されるゲート絶縁体４２
を含む。同様にして、制御スタック４０は、フローティ
ングゲート１８、レベル間絶縁体２０、および制御ゲー
ト２２のそれぞれと同時に構成されるフローティングゲ
ート４４、レベル間絶縁体４６、および制御ゲート４８
を含む。側壁絶縁体５０は、図２に示されているよう
に、制御スタック４０に隣接して配置されている。側壁
絶縁体５０は、側壁絶縁体２８の形成と同時に形成され
る。ソース領域５２は、図２に示されているように、側
壁絶縁体５０とセルフアラインされて形成される。ソー
ス領域５２は、ソース領域３０と同時に形成される。
【００１７】ドレイン領域３２は、図２に示されている
ように、制御スタック１２の端縁と、制御スタック４０
の端縁と、に対してセルフアラインされる。（ｎ- ）領
域３４およびｐ井戸領域２４は、図２に示されているよ
うに、制御スタック４０の下に延長して第２チャネル領
域５４を画定する。チャネル領域５４は、チャネル領域
２６と同じ利点を有し、それと同様に動作する。
【００１８】従って、非対称的不揮発性メモリセルは、
隣接するセルが、図２に示されているドレイン領域３２
のような共通ドレインを共有するように、アレイをなし
て形成されうる。このようにして、メモリセルアレイは
高いデバイス密度で構成されうる。さらに、これらのデ
バイスは前述の技術的利点および動作特性を有する。
【００１９】以上においては、本発明を詳細に説明して
きたが、特許請求の範囲によってのみ定められる本発明
の精神および範囲から逸脱することなく、さまざまな変
化、変更、および置換がここで行われうることを理解す
べきである。例えば、本発明は、（ｎ- ）基板１０およ
びチャネル領域２６を画定するためのｐ井戸２４を用い
るように説明されたが、通常の方法を用いて、（ｐ- ）
基板およびチャネル領域を形成するためのｎ井戸を含
む、ｎチャネルデバイスを形成することもできる。
【００２０】以上の説明に関して更に以下の項を開示す
る。 （１）所定導電形を有する半導体層の外表面上に形成さ
れたメモリセルにおいて、該表面に隣接し、絶縁されて
配置されたフローティングゲートと、該フローティング
ゲートに隣接し、絶縁されて配置された制御ゲートであ
って、該フローティングゲートが前記表面と該制御ゲー
トとの間に、該フローティングゲートおよび制御ゲート
が前記表面上に絶縁して配置された制御スタックを形成
するように、配置されている前記制御ゲートと、前記制
御スタックの第１端縁の近くの前記層内に配置されたソ
ース領域と、該第１端縁の反対側の前記制御スタックの
第２端縁の近くの前記層内に配置されたドレイン領域
と、該ドレイン領域に隣接する前記層内に、かつ前記制
御スタックの所定部分から内方に、配置されたチャネル
領域であって、該層の一部が該チャネル領域と前記ソー
ス領域との間に前記制御スタックの残部から内方に配置
されており、該チャネル領域が前記所定導電形と反対の
導電形を有する該チャネル領域と、を含む、メモリセ
ル。
【００２１】（２）前記制御スタックが、前記表面と前
記フローティングゲートとの間に配置されたゲート絶縁
体と、前記フローティングゲートと前記制御ゲートとの
間に配置されたレベル間絶縁体と、をさらに含む、第１
項記載のメモリセル。
【００２２】（３）前記制御スタックの前記第１端縁に
隣接して配置された側壁スペーサ体であって、前記ソー
ス領域が該側壁絶縁体に隣接する前記層内に配置されて
いる該側壁スペーサ体、をさらに含む、第１項記載のメ
モリセル。
【００２３】（４）前記ドレイン領域と前記チャネル領
域との間に配置された前記所定導電形の拡散領域であっ
て、該ドレイン領域に関連する不純物濃度より低い不純
物濃度を有する該拡散領域、をさらに含む、第１項記載
のメモリセル。
【００２４】（５）前記基板がシリコンから構成され、
前記所定導電形がｎ形導電性を有し、前記反対の導電形
がｐ形導電性を有する、第１項記載のメモリセル。 （６）前記基板がシリコンから構成され、前記所定導電
形がｐ形導電性を有し、前記反対の導電形がｎ形導電性
を有する、第１項記載のメモリセル。 （７）前記チャネル領域が、前記表面と、前記制御スタ
ックの前記第２端縁と、の近くに配置された井戸領域の
部分を含む、第１項記載のメモリセル。
【００２５】（８）所定導電形を有するシリコン層の外
表面上に形成されたメモリセルにおいて、該メモリセル
が、該表面に隣接し、絶縁されて配置されたフローティ
ングゲートと、該フローティングゲートに隣接し、絶縁
されて配置された制御ゲートであって、該フローティン
グゲートが前記表面と該制御ゲートとの間に、該フロー
ティングゲートおよび制御ゲートが前記表面上に絶縁し
て配置された制御スタックを形成するように、配置され
ている前記制御ゲートと、を含み、該制御ゲートが、前
記表面と前記フローティングゲートとの間に配置された
ゲート絶縁体と、前記フローティングゲートと前記制御
ゲートとの間に配置されたレベル間絶縁体と、をさらに
含み、前記メモリセルがさらに、前記制御スタックの第
１端縁の近くの前記層内に配置されたソース領域と、該
第１端縁の反対側の前記制御スタックの第２端縁の近く
の前記層内に配置されたドレイン領域と、該ドレイン領
域に隣接する前記層内に、かつ前記制御スタックの所定
部分から内方に、配置されたチャネル領域であって、該
層の一部が該チャネル領域と前記ソース領域との間に前
記制御スタックの残部から内方に配置されており、該チ
ャネル領域が前記所定導電形と反対の導電形を有し、該
チャネル領域が、前記表面と、前記制御スタックの前記
第２端縁と、の近くに配置された井戸領域の部分を含
む、前記チャネル領域と、を含む、メモリセル。
【００２６】（９）前記制御スタックの前記第１端縁に
隣接して配置された側壁スペーサ体であって、前記ソー
ス領域が該側壁絶縁体に隣接する前記層内に配置されて
いる該側壁スペーサ体、をさらに含む、第８項記載のメ
モリセル。
【００２７】（１０）前記ドレイン領域と前記チャネル
領域との間に配置された前記所定導電形の拡散領域であ
って、該ドレイン領域に関連する不純物濃度より低い不
純物濃度を有する該拡散領域、をさらに含む、第８項記
載のメモリセル。
【００２８】（１１）前記基板がシリコンから構成さ
れ、前記所定導電形がｎ形導電性を有し、前記反対の導
電形がｐ形導電性を有する、第８項記載のメモリセル。 （１２）前記基板がシリコンから構成され、前記所定導
電形がｐ形導電性を有し、前記反対の導電形がｎ形導電
性を有する、第８項記載のメモリセル。
【００２９】（１３）所定導電形を有する半導体層の外
表面に隣接したメモリセルの製造方法において、該表面
に隣接し、絶縁されて配置されたフローティングゲート
を形成するステップと、該フローティングゲートに隣接
し、絶縁されて配置された制御ゲートであって、該フロ
ーティングゲートが前記表面と該制御ゲートとの間に、
該フローティングゲートおよび制御ゲートが前記表面上
に絶縁して配置された制御スタックを形成するように、
配置されている前記制御ゲートを形成するステップと、
前記制御スタックの第１端縁の近くの前記層内に配置さ
れたソース領域を形成するステップと、該第１端縁の反
対側の前記制御スタックの第２端縁の近くの前記層内に
配置されたドレイン領域を形成するステップと、該ドレ
イン領域に隣接する前記層内に、かつ前記制御スタック
の所定部分から内方に、配置されたチャネル領域であっ
て、該層の一部が該チャネル領域と前記ソース領域との
間に前記制御スタックの残部から内方に配置されてお
り、該チャネル領域が前記所定導電形と反対の導電形を
有する該チャネル領域を形成するステップと、を含む、
メモリセルの製造方法。
【００３０】（１４）前記表面と前記フローティングゲ
ートとの間に配置されたゲート絶縁体を形成するステッ
プと、前記フローティングゲートと前記制御ゲートとの
間に配置されたレベル間絶縁体を形成するステップと、
をさらに含む、第１３項記載の方法。
【００３１】（１５）前記制御スタックの前記第１端縁
に隣接して配置された側壁スペーサ体であって、前記ソ
ース領域が該側壁絶縁体に隣接する前記層内に配置され
ている該側壁スペーサ体を形成するステップ、をさらに
含む、第１３項記載の方法。
【００３２】（１６）前記ドレイン領域と前記チャネル
領域との間に配置された前記所定導電形の拡散領域であ
って、該ドレイン領域に関連する不純物濃度より低い不
純物濃度を有する該拡散領域を形成するステップ、をさ
らに含む、第１３項記載の方法。
【００３３】（１７）前記基板がシリコンから構成さ
れ、前記所定導電形がｎ形導電性を有し、前記反対の導
電形がｐ形導電性を有する、第１３項記載の方法。 （１８）前記基板がシリコンから構成され、前記所定導
電形がｐ形導電性を有し、前記反対の導電形がｎ形導電
性を有する、第１３項記載の方法。 （１９）前記チャネル領域を形成するステップが、前記
表面と、前記制御スタックの前記第２端縁と、の近くに
井戸領域を形成するステップを含む、第１３項記載の方
法。
【００３４】（２０）前記チャネル領域を形成するステ
ップが、前記表面を通して前記層内の、前記制御スタッ
クの前記第２端縁に隣接する画定された領域内へ不純物
を注入するステップと、該不純物が前記層を通って所定
距離移動して前記チャネル領域を画定するように前記層
をアニールするステップと、を含む、第１３項記載の方
法。
【００３５】（２１）（ｎ- ）基板（１０）上に形成さ
れたチャネル領域（２６）の外面に配置されたフローテ
ィングゲートおよび制御ゲートスタック（１２）を含
む、ソース側注入不揮発性メモリセルが提供される。ド
レイン領域（３２）およびソース領域（３０）は、スタ
ック構造（１２）の反対側に形成される。ホットエレク
トロンのソース側注入は、ゲート導体（２２）上に比較
的に低い電圧が印加された時、ソース領域（３０）とフ
ローティングゲート（１８）との間で起こる。
【図面の簡単な説明】
【図１】ａからｃまでは、本発明の教示に従って構成さ
れた不揮発性メモリセルおよびその製造方法の概略断面
図。
【図２】本発明の教示に従って構成されたメモリセルの
アレイの概略断面図。
【符号の説明】
１０ 基板 １２ フローティングゲートおよび制御ゲートスタック １４ 外表面 １６ ゲート絶縁体 １８ フローティングゲート ２０ レベル間絶縁体層 ２２ 制御ゲート ２４ ｐ井戸 ２６ チャネル領域 ２８ 側壁絶縁体 ３０ ソース領域 ３２ ドレイン領域 ３４ （ｎ- ）領域 ３６ （ｎ- ）領域の部分

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 所定導電形を有する半導体層の外表面上
    に形成されたメモリセルにおいて、 該表面に隣接し、絶縁されて配置されたフローティング
    ゲートと、 該フローティングゲートに隣接し、絶縁されて配置され
    た制御ゲートであって、該フローティングゲートが前記
    表面と該制御ゲートとの間に、該フローティングゲート
    および制御ゲートが前記表面上に絶縁して配置された制
    御スタックを形成するように、配置されている前記制御
    ゲートと、 前記制御スタックの第１端縁の近くの前記層内に配置さ
    れたソース領域と、 該第１端縁の反対側の前記制御スタックの第２端縁の近
    くの前記層内に配置されたドレイン領域と、 該ドレイン領域に隣接する前記層内に、かつ前記制御ス
    タックの所定部分から内方に、配置されたチャネル領域
    であって、該層の一部が該チャネル領域と前記ソース領
    域との間に前記制御スタックの残部から内方に配置され
    ており、該チャネル領域が前記所定導電形と反対の導電
    形を有する該チャネル領域と、を含む、メモリセル。
  2. 【請求項２】 所定導電形を有する半導体層の外表面に
    隣接したメモリセルの製造方法において、 該表面に隣接し、絶縁されて配置されたフローティング
    ゲートを形成するステップと、 該フローティングゲートに隣接し、絶縁されて配置され
    た制御ゲートであって、該フローティングゲートが前記
    表面と該制御ゲートとの間に、該フローティングゲート
    および制御ゲートが前記表面上に絶縁して配置された制
    御スタックを形成するように、配置されている前記制御
    ゲートを形成するステップと、 前記制御スタックの第１端縁の近くの前記層内に配置さ
    れたソース領域を形成するステップと、 該第１端縁の反対側の前記制御スタックの第２端縁の近
    くの前記層内に配置されたドレイン領域を形成するステ
    ップと、 該ドレイン領域に隣接する前記層内に、かつ前記制御ス
    タックの所定部分から内方に、配置されたチャネル領域
    であって、該層の一部が該チャネル領域と前記ソース領
    域との間に前記制御スタックの残部から内方に配置され
    ており、該チャネル領域が前記所定導電形と反対の導電
    形を有する該チャネル領域を形成するステップと、を含
    む、メモリセルの製造方法。
JP5312037A 1992-12-14 1993-12-13 不揮発性メモリセルおよびその製造方法 Pending JPH06237000A (ja)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378909A (en) * 1993-10-18 1995-01-03 Hughes Aircraft Company Flash EEPROM cell having gap between floating gate and drain for high hot electron injection efficiency for programming
KR0172270B1 (ko) * 1995-03-28 1999-02-01 김주용 플래쉬 이이피롬 셀 및 그 제조방법
US5998826A (en) * 1996-09-05 1999-12-07 Macronix International Co., Ltd. Triple well floating gate memory and operating method with isolated channel program, preprogram and erase processes
US5858839A (en) * 1996-11-20 1999-01-12 Texas Instruments Incorporated Method of making EPROM cell array using n-tank as common source
KR20000027265A (ko) * 1998-10-27 2000-05-15 김영환 플래쉬 메모리 셀
KR100564629B1 (ko) * 2004-07-06 2006-03-28 삼성전자주식회사 이이피롬 소자 및 그 제조 방법
US20080116447A1 (en) * 2006-11-20 2008-05-22 Atmel Corporation Non-volatile memory transistor with quantum well charge trap
CN104716203B (zh) * 2015-03-23 2017-11-10 上海华力微电子有限公司 一种浮栅闪存器件及其编译方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5433636A (en) * 1978-07-01 1979-03-12 Agency Of Ind Science & Technol Write-in method of non-volatile semiconductor memory
JPS5718369A (en) * 1980-07-09 1982-01-30 Fujitsu Ltd Semiconductor memory
JPH0760864B2 (ja) * 1984-07-13 1995-06-28 株式会社日立製作所 半導体集積回路装置
JPS6271277A (ja) * 1985-09-25 1987-04-01 Toshiba Corp 不揮発性メモリセル
KR890001099A (ko) * 1987-06-08 1989-03-18 미다 가쓰시게 반도체 기억장치
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method

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