JPH06237007A - フォトセンサ及びフォトセンサの駆動方法 - Google Patents
フォトセンサ及びフォトセンサの駆動方法Info
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- JPH06237007A JPH06237007A JP5044706A JP4470693A JPH06237007A JP H06237007 A JPH06237007 A JP H06237007A JP 5044706 A JP5044706 A JP 5044706A JP 4470693 A JP4470693 A JP 4470693A JP H06237007 A JPH06237007 A JP H06237007A
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- gate
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Abstract
(57)【要約】
【目的】 照射光の照度を正確に検出するフォトセンサ
及びフォトセンサの駆動方法を提供することを目的とし
ている。 【構成】 フォトセンサ１は絶縁性基板２上の半導体層
３と、半導体層３を挟んで半導体層３上に相対向して形
成されたソース電極（Ｓ）４とドレイン電極（Ｄ）５
と、各電極４、５と半導体層３の間に形成されたｎ+ シ
リコン層６、７を有する。これらを覆うようにＳｉリッ
チの窒化シリコンからなる光透過性の第１ゲート絶縁膜
８が形成され、第１ゲート絶縁膜８上に窒化シリコンか
らなる光透過性の第２ゲート絶縁膜９と、ゲート電極
（Ｇ）１０が順次積層される。ゲート電位を正電位にバ
イアスして第１ゲート絶縁膜８に電子をトラップした
後、ゲート電位を負電位にバイアスして光を照射する
と、電子正孔対が誘起され、第１ゲート絶縁膜８にトラ
ップされている電子が正孔と置換されて、フォトセンサ
１のしきい値電圧が変化して総光量に対応したドレイン
電流を得る。
及びフォトセンサの駆動方法を提供することを目的とし
ている。 【構成】 フォトセンサ１は絶縁性基板２上の半導体層
３と、半導体層３を挟んで半導体層３上に相対向して形
成されたソース電極（Ｓ）４とドレイン電極（Ｄ）５
と、各電極４、５と半導体層３の間に形成されたｎ+ シ
リコン層６、７を有する。これらを覆うようにＳｉリッ
チの窒化シリコンからなる光透過性の第１ゲート絶縁膜
８が形成され、第１ゲート絶縁膜８上に窒化シリコンか
らなる光透過性の第２ゲート絶縁膜９と、ゲート電極
（Ｇ）１０が順次積層される。ゲート電位を正電位にバ
イアスして第１ゲート絶縁膜８に電子をトラップした
後、ゲート電位を負電位にバイアスして光を照射する
と、電子正孔対が誘起され、第１ゲート絶縁膜８にトラ
ップされている電子が正孔と置換されて、フォトセンサ
１のしきい値電圧が変化して総光量に対応したドレイン
電流を得る。
Description
【０００１】
【産業上の利用分野】本発明は、フォトセンサ及びフォ
トセンサの駆動方法に関し、詳しくは、電荷トラップに
よるヒステリシス特性を有し照射光の照度を正確に検出
するフォトセンサ及びそのフォトセンサの駆動方法に関
する。
トセンサの駆動方法に関し、詳しくは、電荷トラップに
よるヒステリシス特性を有し照射光の照度を正確に検出
するフォトセンサ及びそのフォトセンサの駆動方法に関
する。
【０００２】
【従来の技術】従来、フォトセンサシステムは、通常、
フォトダイオードやＴＦＴ（Thin Film Transistor）を
その受光素子（フォトセンサ）として使用し、複数のフ
ォトセンサをマトリックス状に配列している。各フォト
センサは、照射された光の量に応じた電荷を発生し、こ
の電荷量を見ることにより輝度を検出している。そし
て、従来のフォトセンサシステムは、このマトリックス
状に配列されたフォトセンサに、水平走査回路及び垂直
走査回路から走査電圧を印加して、各フォトセンサの電
荷量を検出している。
フォトダイオードやＴＦＴ（Thin Film Transistor）を
その受光素子（フォトセンサ）として使用し、複数のフ
ォトセンサをマトリックス状に配列している。各フォト
センサは、照射された光の量に応じた電荷を発生し、こ
の電荷量を見ることにより輝度を検出している。そし
て、従来のフォトセンサシステムは、このマトリックス
状に配列されたフォトセンサに、水平走査回路及び垂直
走査回路から走査電圧を印加して、各フォトセンサの電
荷量を検出している。
【０００３】ところが、このような従来のフォトセンサ
は、閉回路が形成されていると、発生した電荷が電流と
して放出されるため、従来、各フォトセンサ毎にフォト
センサとは別に選択トランジスタを形成して接続し、こ
の選択トランジスタを上記水平走査回路及び垂直走査回
路で駆動することにより、各フォトセンサ毎の電荷量を
検出している。
は、閉回路が形成されていると、発生した電荷が電流と
して放出されるため、従来、各フォトセンサ毎にフォト
センサとは別に選択トランジスタを形成して接続し、こ
の選択トランジスタを上記水平走査回路及び垂直走査回
路で駆動することにより、各フォトセンサ毎の電荷量を
検出している。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のフォトセンサにあっては、各フォトセンサに
蓄積された電荷を搬送して、増幅した後、Ａ／Ｄ変換し
ていたため、電荷の搬送時にノイズが重畳され、このノ
イズの影響を除去するために周辺回路が複雑になり、フ
ォトセンサシステム自体が大型化するとともに、Ｓ／Ｎ
比が小さく、照射光の照度を正確に検出することができ
ず、諧調表示が不正確になるという問題があった。
うな従来のフォトセンサにあっては、各フォトセンサに
蓄積された電荷を搬送して、増幅した後、Ａ／Ｄ変換し
ていたため、電荷の搬送時にノイズが重畳され、このノ
イズの影響を除去するために周辺回路が複雑になり、フ
ォトセンサシステム自体が大型化するとともに、Ｓ／Ｎ
比が小さく、照射光の照度を正確に検出することができ
ず、諧調表示が不正確になるという問題があった。
【０００５】そこで、本発明は、フォトセンサをヒステ
リシス特性を有するトランジスタ薄膜により形成するこ
とにより、増幅機能を有し、高精度で、小型化すること
ができるとともに、画素を高密度化させることのできる
フォトセンサを提供するとともに、このフォトセンサの
駆動方法を提供することを目的としている。
リシス特性を有するトランジスタ薄膜により形成するこ
とにより、増幅機能を有し、高精度で、小型化すること
ができるとともに、画素を高密度化させることのできる
フォトセンサを提供するとともに、このフォトセンサの
駆動方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明のフォトセンサ
は、チャネル領域、ソース領域及びドレイン領域を有す
るシリコン薄膜と、少なくとも前記チャネル領域上に形
成され電荷トラップによるヒステリシス特性を有する層
を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成され
た透明なゲート電極と、を備えることにより、上記目的
を達成している。
は、チャネル領域、ソース領域及びドレイン領域を有す
るシリコン薄膜と、少なくとも前記チャネル領域上に形
成され電荷トラップによるヒステリシス特性を有する層
を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成され
た透明なゲート電極と、を備えることにより、上記目的
を達成している。
【０００７】この場合、前記ゲート絶縁膜は、例えば、
請求項２に記載するように、その組成比が化学量論比よ
りも大きい窒化シリコンで形成されていてもよい。
請求項２に記載するように、その組成比が化学量論比よ
りも大きい窒化シリコンで形成されていてもよい。
【０００８】本発明のフォトセンサの駆動方法は、チャ
ネル領域、ソース領域及びドレイン領域を有するシリコ
ン薄膜と、少なくとも前記チャネル領域上に形成され電
荷トラップによるヒステリシス特性を有する層を含むゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成された透明な
ゲート電極と、を備えたフォトセンサの駆動方法であっ
て、前記ゲート電極にリセットパルスを印加して前記ゲ
ート絶縁膜に電子をトラップする第１ステップと、正の
ゲート電圧を印加した状態において前記ゲート電極を介
して前記シリコン薄膜に光を照射して前記ゲート絶縁膜
中の電子を光強度に応じて正孔に置換する第２ステップ
と、正のソース−ドレイン電圧を印加してドレイン電流
を得る第３ステップと、を実行することより、上記目的
を達成している。
ネル領域、ソース領域及びドレイン領域を有するシリコ
ン薄膜と、少なくとも前記チャネル領域上に形成され電
荷トラップによるヒステリシス特性を有する層を含むゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成された透明な
ゲート電極と、を備えたフォトセンサの駆動方法であっ
て、前記ゲート電極にリセットパルスを印加して前記ゲ
ート絶縁膜に電子をトラップする第１ステップと、正の
ゲート電圧を印加した状態において前記ゲート電極を介
して前記シリコン薄膜に光を照射して前記ゲート絶縁膜
中の電子を光強度に応じて正孔に置換する第２ステップ
と、正のソース−ドレイン電圧を印加してドレイン電流
を得る第３ステップと、を実行することより、上記目的
を達成している。
【０００９】
【作用】本発明によれば、チャネル領域、ソース領域及
びドレイン領域を有するシリコン薄膜のうち、少なくと
もチャネル領域上に、電荷トラップによるヒステリシス
特性を有する層を含むゲート絶縁膜が形成され、このゲ
ート絶縁膜上に透明なゲート電極が形成されている。
びドレイン領域を有するシリコン薄膜のうち、少なくと
もチャネル領域上に、電荷トラップによるヒステリシス
特性を有する層を含むゲート絶縁膜が形成され、このゲ
ート絶縁膜上に透明なゲート電極が形成されている。
【００１０】したがって、ゲート電極にリセットパルス
を印加してゲート絶縁膜に電子をトラップさせ、正のゲ
ート電圧を印加した状態において、ゲート電極を介して
シリコン薄膜に光を照射して、ゲート絶縁膜中の電子を
光強度に応じて正孔に置換させると、光の照射総量に対
応した正孔をゲート絶縁膜中にトラップさせ、このトラ
ップさせた正孔を、正のソース−ドレイン電圧を印加し
てドレイン電流として取り出すことができるので、フォ
トセンサを増幅率が高く、高精度で、小型のものとする
ことができる。
を印加してゲート絶縁膜に電子をトラップさせ、正のゲ
ート電圧を印加した状態において、ゲート電極を介して
シリコン薄膜に光を照射して、ゲート絶縁膜中の電子を
光強度に応じて正孔に置換させると、光の照射総量に対
応した正孔をゲート絶縁膜中にトラップさせ、このトラ
ップさせた正孔を、正のソース−ドレイン電圧を印加し
てドレイン電流として取り出すことができるので、フォ
トセンサを増幅率が高く、高精度で、小型のものとする
ことができる。
【００１１】
【実施例】以下、本発明を実施例に基づいて説明する。
【００１２】図１〜図５は、本発明のフォトセンサ及び
フォトセンサの駆動方法の一実施例を示す図である。
フォトセンサの駆動方法の一実施例を示す図である。
【００１３】図１は、そのフォトセンサ１の側面断面図
であり、フォトセンサ１は、基本的には、コプラナー型
薄膜トランジスタの構成となっている。
であり、フォトセンサ１は、基本的には、コプラナー型
薄膜トランジスタの構成となっている。
【００１４】すなわち、フォトセンサ１は、ガラス等か
らなる絶縁性基板２上に、半導体層３が形成されてお
り、半導体層３は、ｉ型アモルファス・シリコン（ｉ−
ａ−Ｓｉ）で形成されている。
らなる絶縁性基板２上に、半導体層３が形成されてお
り、半導体層３は、ｉ型アモルファス・シリコン（ｉ−
ａ−Ｓｉ）で形成されている。
【００１５】この半導体層３を挟んで、該半導体層３上
に所定の間隔を有して相対向する位置にソース電極
（Ｓ）４及びドレイン電極（Ｄ）５が形成されており、
これらソース電極（Ｓ）４及びドレイン電極（Ｄ）５
は、リン等のドーパントが拡散されたアモルファスシリ
コンよりなるｎ+ シリコン層６、７を介して半導体層３
と接続されている。
に所定の間隔を有して相対向する位置にソース電極
（Ｓ）４及びドレイン電極（Ｄ）５が形成されており、
これらソース電極（Ｓ）４及びドレイン電極（Ｄ）５
は、リン等のドーパントが拡散されたアモルファスシリ
コンよりなるｎ+ シリコン層６、７を介して半導体層３
と接続されている。
【００１６】これら半導体層３、ソース電極（Ｓ）４及
びドレイン電極（Ｄ）５を覆うように、窒化シリコン
（ＳｉＮ）からなる光透過性を有する第１ゲート絶縁膜
８が形成されており、第１ゲート絶縁膜８は、そのＳｉ
／Ｎ組成比が化学量論比（Ｓｉ／Ｎ＝０．７５）よりも
大きな値、例えば、Ｓｉ／Ｎ組成比が０．８５以上のい
わゆるＳｉリッチの窒化シリコンで形成されている。こ
の第１ゲート絶縁膜８は、図５では、半導体層３、ソー
ス電極（Ｓ）４及びドレイン電極（Ｄ）５の全体を覆う
ように形成されているが、これに限るものではなく、ソ
ース電極（Ｓ）４とドレイン電極（Ｄ）５との間に挟ま
れた半導体層３上を少なくとも覆っていればよい。
びドレイン電極（Ｄ）５を覆うように、窒化シリコン
（ＳｉＮ）からなる光透過性を有する第１ゲート絶縁膜
８が形成されており、第１ゲート絶縁膜８は、そのＳｉ
／Ｎ組成比が化学量論比（Ｓｉ／Ｎ＝０．７５）よりも
大きな値、例えば、Ｓｉ／Ｎ組成比が０．８５以上のい
わゆるＳｉリッチの窒化シリコンで形成されている。こ
の第１ゲート絶縁膜８は、図５では、半導体層３、ソー
ス電極（Ｓ）４及びドレイン電極（Ｄ）５の全体を覆う
ように形成されているが、これに限るものではなく、ソ
ース電極（Ｓ）４とドレイン電極（Ｄ）５との間に挟ま
れた半導体層３上を少なくとも覆っていればよい。
【００１７】この第１ゲート絶縁膜８上に、窒化シリコ
ンからなる光透過性を有する第２ゲート絶縁膜９が形成
されており、第２ゲート絶縁膜９は、そのＳｉ／Ｎ組成
比を通常の化学量論比とした窒化シリコンで形成されて
いる。
ンからなる光透過性を有する第２ゲート絶縁膜９が形成
されており、第２ゲート絶縁膜９は、そのＳｉ／Ｎ組成
比を通常の化学量論比とした窒化シリコンで形成されて
いる。
【００１８】第２ゲート絶縁膜９上には、半導体層３と
相対向する位置にゲート電極（Ｇ）１０が形成されてお
り、ゲート電極（Ｇ）１０は、透明導電膜（ＩＴＯ）で
形成されている。ゲート電極（Ｇ）１０は、後述する電
子−正孔対を発生するために半導体層３のチャンネル領
域のみでなく、図１に示すように、ｎ+ シリコン層４、
５上部面も覆う大きさに形成することが望ましい。そし
て、図示しないが、このゲート電極（Ｇ）１０及び第２
ゲート絶縁膜９を覆うように、窒化シリコンからなる透
明なオーバーコート膜が形成されており、オーバーコー
ト膜は、これらゲート電極（Ｇ）１０及び第２ゲート絶
縁膜９を保護している。
相対向する位置にゲート電極（Ｇ）１０が形成されてお
り、ゲート電極（Ｇ）１０は、透明導電膜（ＩＴＯ）で
形成されている。ゲート電極（Ｇ）１０は、後述する電
子−正孔対を発生するために半導体層３のチャンネル領
域のみでなく、図１に示すように、ｎ+ シリコン層４、
５上部面も覆う大きさに形成することが望ましい。そし
て、図示しないが、このゲート電極（Ｇ）１０及び第２
ゲート絶縁膜９を覆うように、窒化シリコンからなる透
明なオーバーコート膜が形成されており、オーバーコー
ト膜は、これらゲート電極（Ｇ）１０及び第２ゲート絶
縁膜９を保護している。
【００１９】このフォトセンサ１は、上述のように、基
板２上に半導体層３、ｎ+ シリコン層６、７、ソース電
極（Ｓ）４及びドレイン電極（Ｄ）５、第１ゲート絶縁
膜８、第２ゲート絶縁膜９及びゲート電極を順次積層す
ることにより形成されており、いわゆるコプラナー型薄
膜トランジスタの構成となっている。
板２上に半導体層３、ｎ+ シリコン層６、７、ソース電
極（Ｓ）４及びドレイン電極（Ｄ）５、第１ゲート絶縁
膜８、第２ゲート絶縁膜９及びゲート電極を順次積層す
ることにより形成されており、いわゆるコプラナー型薄
膜トランジスタの構成となっている。
【００２０】このフォトセンサ１の製造方法は、例え
ば、真空蒸着法、スパッタ法あるいはプラズマＣＶＤ法
等により形成することができ、また各膜厚は、適宜設定
されるが、第１ゲート絶縁膜８としては、例えば、２０
００オングストロームに形成されている。
ば、真空蒸着法、スパッタ法あるいはプラズマＣＶＤ法
等により形成することができ、また各膜厚は、適宜設定
されるが、第１ゲート絶縁膜８としては、例えば、２０
００オングストロームに形成されている。
【００２１】次に、作用を説明する。
【００２２】フォトセンサ１は、上述のように、その第
１ゲート絶縁膜８にＳｉリッチなＳｉＮ膜を使用してい
るため、図２にフォトセンサ１のドレイン電圧ＶD を１
０Ｖとして、ゲート電圧ＶG に対するドレイン電流ＩD
（ソース電極（Ｓ）４−ドレイン電極（Ｄ）５間に流れ
る電流）の変化を示すように、ヒステリシス特性を有し
ている。すなわち、ゲート電圧ＶG を、負の値から徐々
に正の値へとドレイン電流ＩD が飽和するまで上げて行
き、その後、ゲート電圧ＶG を下げると、ドレイン電流
ＩD は、ゲート電圧ＶG の値に対して、ゲート電圧ＶG
を上昇させた場合と、ドレイン電流ＩD が飽和した後
に、ゲート電圧ＶG を下げた場合とでは、異なる値をと
って下降する。そして、この場合のヒステリシスの大き
さΔＶth（ゲート電圧ＶG をマイナス側から変化させた
時におけるドレイン電流ＩD が１ｎＡとなるところのゲ
ート電圧ＶG と、ゲート電圧ＶG をプラス側から変化さ
せた時におけるドレイン電流ＩD が１ｎＡとなるところ
のゲート電圧ＶG との差）は、後述するように、フォト
センサ１に照射される光の露光量に依存するとともに、
第１ゲート絶縁膜８の厚さに依存する。
１ゲート絶縁膜８にＳｉリッチなＳｉＮ膜を使用してい
るため、図２にフォトセンサ１のドレイン電圧ＶD を１
０Ｖとして、ゲート電圧ＶG に対するドレイン電流ＩD
（ソース電極（Ｓ）４−ドレイン電極（Ｄ）５間に流れ
る電流）の変化を示すように、ヒステリシス特性を有し
ている。すなわち、ゲート電圧ＶG を、負の値から徐々
に正の値へとドレイン電流ＩD が飽和するまで上げて行
き、その後、ゲート電圧ＶG を下げると、ドレイン電流
ＩD は、ゲート電圧ＶG の値に対して、ゲート電圧ＶG
を上昇させた場合と、ドレイン電流ＩD が飽和した後
に、ゲート電圧ＶG を下げた場合とでは、異なる値をと
って下降する。そして、この場合のヒステリシスの大き
さΔＶth（ゲート電圧ＶG をマイナス側から変化させた
時におけるドレイン電流ＩD が１ｎＡとなるところのゲ
ート電圧ＶG と、ゲート電圧ＶG をプラス側から変化さ
せた時におけるドレイン電流ＩD が１ｎＡとなるところ
のゲート電圧ＶG との差）は、後述するように、フォト
センサ１に照射される光の露光量に依存するとともに、
第１ゲート絶縁膜８の厚さに依存する。
【００２３】そこで、フォトセンサ１に、図３に示すよ
うに、例えば、ソース電極（Ｓ）４及びドレイン電極
（Ｄ）５間に０［Ｖ］を、ゲート電極（Ｇ）１０に＋２
０［Ｖ］のパルス電圧を印加すると、電子がこのソース
電極（Ｓ）４及びドレイン電極（Ｄ）５側のｎ+ 層から
半導体層３のチャネル領域に供給されて、このチャネル
領域の電子は、第１ゲート絶縁膜８が上述のようにＳｉ
リッチとなっていることから、この第１ゲート絶縁膜８
に取り込まれる。第１ゲート絶縁膜８に電子がトラップ
されるため、半導体層３のチャネル領域には正孔が誘起
され、フォトセンサ１は、トランジスタとしては強いエ
ンハンスメント型となる。この状態はリセット状態であ
る。例えば、第１ゲート電極８の膜厚が２０００オング
ストロームの場合、ゲート電圧ＶG を＋２０［Ｖ］とす
ると、１００マイクロ秒程度の短時間で第１ゲート絶縁
膜８に電子がトラップされる。
うに、例えば、ソース電極（Ｓ）４及びドレイン電極
（Ｄ）５間に０［Ｖ］を、ゲート電極（Ｇ）１０に＋２
０［Ｖ］のパルス電圧を印加すると、電子がこのソース
電極（Ｓ）４及びドレイン電極（Ｄ）５側のｎ+ 層から
半導体層３のチャネル領域に供給されて、このチャネル
領域の電子は、第１ゲート絶縁膜８が上述のようにＳｉ
リッチとなっていることから、この第１ゲート絶縁膜８
に取り込まれる。第１ゲート絶縁膜８に電子がトラップ
されるため、半導体層３のチャネル領域には正孔が誘起
され、フォトセンサ１は、トランジスタとしては強いエ
ンハンスメント型となる。この状態はリセット状態であ
る。例えば、第１ゲート電極８の膜厚が２０００オング
ストロームの場合、ゲート電圧ＶG を＋２０［Ｖ］とす
ると、１００マイクロ秒程度の短時間で第１ゲート絶縁
膜８に電子がトラップされる。
【００２４】このリセット状態から、次に、図４に示す
ように、ゲート電極（Ｇ）１０が負電位となるバイアス
状態、例えば、ゲート電圧ＶG を０［Ｖ］とし、ソース
電極（Ｓ）４及びドレイン電極（Ｄ）５に＋２０［Ｖ］
を印加すると、フォトセンサ１は、センス状態となる。
この状態で、ゲート電極（Ｇ）１０側から光（図４中、
矢印で表示している。）を照射すると、この光照射によ
り半導体層３に照射光の照度に対応した量の電子−正孔
対が発生する。この半導体層３に発生した電子−正孔対
のうち、電子は、ｎ+ 層に移動し、正孔は、第１ゲート
絶縁膜８に取り込まれて、リセット時にトラップされた
電子と置換される。この場合、第１ゲート絶縁膜８はヒ
ステリシス特性を有するものであるから、光照射の開始
時点から光照射の終了までの期間に発生した電子−正孔
対の正孔が、順次第１ゲート絶縁膜８に取り込まれ、第
１ゲート絶縁膜８にトラップされている電子と置換され
ることとなる。その結果、光照射時点からの光照射量、
すなわち総露光量に応じて、フォトセンサ１のしきい値
電圧Ｖthが変化し、フォトセンサ１は、トランジスタと
してはデプリーション型の方向に変化する。
ように、ゲート電極（Ｇ）１０が負電位となるバイアス
状態、例えば、ゲート電圧ＶG を０［Ｖ］とし、ソース
電極（Ｓ）４及びドレイン電極（Ｄ）５に＋２０［Ｖ］
を印加すると、フォトセンサ１は、センス状態となる。
この状態で、ゲート電極（Ｇ）１０側から光（図４中、
矢印で表示している。）を照射すると、この光照射によ
り半導体層３に照射光の照度に対応した量の電子−正孔
対が発生する。この半導体層３に発生した電子−正孔対
のうち、電子は、ｎ+ 層に移動し、正孔は、第１ゲート
絶縁膜８に取り込まれて、リセット時にトラップされた
電子と置換される。この場合、第１ゲート絶縁膜８はヒ
ステリシス特性を有するものであるから、光照射の開始
時点から光照射の終了までの期間に発生した電子−正孔
対の正孔が、順次第１ゲート絶縁膜８に取り込まれ、第
１ゲート絶縁膜８にトラップされている電子と置換され
ることとなる。その結果、光照射時点からの光照射量、
すなわち総露光量に応じて、フォトセンサ１のしきい値
電圧Ｖthが変化し、フォトセンサ１は、トランジスタと
してはデプリーション型の方向に変化する。
【００２５】また、このセンス状態において、光照射が
ない時には、しきい値電圧Ｖthは、ほとんど変化しな
い。
ない時には、しきい値電圧Ｖthは、ほとんど変化しな
い。
【００２６】読出時は、図５に示すように、ソース電極
（Ｓ）４に対してドレイン電極（Ｄ）５を正電位にする
ことにより、例えば、ソース電極（Ｓ）４に０［Ｖ］、
ドレイン電極（Ｄ）５に＋５［Ｖ］を、ゲート電極
（Ｇ）に０［Ｖ］を印加することにより、光照射量に対
応した大きさのドレイン電流ＩDS、すなわちチャネル電
流を読み出すことができる。
（Ｓ）４に対してドレイン電極（Ｄ）５を正電位にする
ことにより、例えば、ソース電極（Ｓ）４に０［Ｖ］、
ドレイン電極（Ｄ）５に＋５［Ｖ］を、ゲート電極
（Ｇ）に０［Ｖ］を印加することにより、光照射量に対
応した大きさのドレイン電流ＩDS、すなわちチャネル電
流を読み出すことができる。
【００２７】このように、フォトセンサ１は、第１ゲー
ト絶縁膜８として、Ｓｉリッチの窒化シリコンで形成さ
れているため、フォトセンサ１にヒステリシス特性（メ
モリ機能）を持たせることができるので、リセットする
ことにより、第１ゲート絶縁膜８に正孔をトラップさ
せ、その後、センス状態として光を照射すると、光照射
の総量に対応した電子を第１ゲート絶縁膜８にトラップ
されている正孔と置換させることができるとともに、光
非照射時との出力比を大きくすることができ、高感度で
光照射量を検出することができる。その結果、フォトセ
ンサ１を高精度で、小型なものとすることができ、画素
を高密度化させることができる。
ト絶縁膜８として、Ｓｉリッチの窒化シリコンで形成さ
れているため、フォトセンサ１にヒステリシス特性（メ
モリ機能）を持たせることができるので、リセットする
ことにより、第１ゲート絶縁膜８に正孔をトラップさ
せ、その後、センス状態として光を照射すると、光照射
の総量に対応した電子を第１ゲート絶縁膜８にトラップ
されている正孔と置換させることができるとともに、光
非照射時との出力比を大きくすることができ、高感度で
光照射量を検出することができる。その結果、フォトセ
ンサ１を高精度で、小型なものとすることができ、画素
を高密度化させることができる。
【００２８】
【発明の効果】本発明のフォトセンサ及びそのフォトセ
ンサの駆動方法によれば、チャネル領域、ソース領域及
びドレイン領域を有するシリコン薄膜のうち、少なくと
もチャネル領域上に、電荷トラップによるヒステリシス
特性を有する層を含むゲート絶縁膜が形成され、このゲ
ート絶縁膜上に透明なゲート電極が形成されているの
で、ゲート電極にリセットパルスを印加してゲート絶縁
膜に電子をトラップさせ、正のゲート電圧を印加した状
態において、ゲート電極を介してシリコン薄膜に光を照
射して、ゲート絶縁膜中の電子を光強度に応じて正孔に
置換させると、光の照射総量に対応した正孔をゲート絶
縁膜中にトラップさせ、このトラップさせた正孔を、正
のソース−ドレイン電圧を印加してドレイン電流として
取り出すことができ、フォトセンサを増幅率が高く、高
精度で、小型のものとすることができる。
ンサの駆動方法によれば、チャネル領域、ソース領域及
びドレイン領域を有するシリコン薄膜のうち、少なくと
もチャネル領域上に、電荷トラップによるヒステリシス
特性を有する層を含むゲート絶縁膜が形成され、このゲ
ート絶縁膜上に透明なゲート電極が形成されているの
で、ゲート電極にリセットパルスを印加してゲート絶縁
膜に電子をトラップさせ、正のゲート電圧を印加した状
態において、ゲート電極を介してシリコン薄膜に光を照
射して、ゲート絶縁膜中の電子を光強度に応じて正孔に
置換させると、光の照射総量に対応した正孔をゲート絶
縁膜中にトラップさせ、このトラップさせた正孔を、正
のソース−ドレイン電圧を印加してドレイン電流として
取り出すことができ、フォトセンサを増幅率が高く、高
精度で、小型のものとすることができる。
【図１】本発明に係るフォトセンサの一実施例の側面断
面図。
面図。
【図２】図１のフォトセンサのヒステリシス特性を示す
図。
図。
【図３】図１のフォトセンサのリセット時のバイアス関
係及びキャリアの動きを示す説明図。
係及びキャリアの動きを示す説明図。
【図４】図１のフォトセンサのセンス時のバイアス関係
及びキャリアの動きを示す説明図。
及びキャリアの動きを示す説明図。
【図５】図１のフォトセンサの読み出し時のバイアス関
係を示す図。
係を示す図。
１ フォトセンサ ２ 絶縁性基板 ３ 半導体層 ４ ソース電極（Ｓ） ５ ドレイン電極（Ｄ） ６、７ オームコンタクト層 ８ 第１ゲート絶縁膜 ９ 第２ゲート絶縁膜 １０ ゲート電極（Ｇ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｊ 8422−4Ｍ 31/10 Ｈ
Claims (3)
- 【請求項１】 チャネル領域、ソース領域及びドレイン
領域を有するシリコン薄膜と、 少なくとも前記チャネル領域上に形成され電荷トラップ
によるヒステリシス特性を有する層を含むゲート絶縁膜
と、 前記ゲート絶縁膜上に形成された透明なゲート電極と、 を備えたことを特徴とするフォトセンサ。 - 【請求項２】 前記ゲート絶縁膜は、その組成比が化学
量論比よりも大きい窒化シリコンで形成されたことを特
徴とする請求項１記載のフォトセンサ。 - 【請求項３】 チャネル領域、ソース領域及びドレイン
領域を有するシリコン薄膜と、 少なくとも前記チャネル領域上に形成され電荷トラップ
によるヒステリシス特性を有する層を含むゲート絶縁膜
と、 前記ゲート絶縁膜上に形成された透明なゲート電極と、 を備えたフォトセンサの駆動方法であって、 前記ゲート電極にリセットパルスを印加して前記ゲート
絶縁膜に電子をトラップする第１ステップと、 正のゲート電圧を印加した状態において前記ゲート電極
を介して前記シリコン薄膜に光を照射して前記ゲート絶
縁膜中の電子を光強度に応じて正孔に置換する第２ステ
ップと、 正のソース−ドレイン電圧を印加してドレイン電流を得
る第３ステップと、 からなることを特徴とするフォトセンサの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04470693A JP3246038B2 (ja) | 1993-02-08 | 1993-02-08 | フォトセンサ及びフォトセンサの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04470693A JP3246038B2 (ja) | 1993-02-08 | 1993-02-08 | フォトセンサ及びフォトセンサの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06237007A true JPH06237007A (ja) | 1994-08-23 |
| JP3246038B2 JP3246038B2 (ja) | 2002-01-15 |
Family
ID=12698867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04470693A Expired - Fee Related JP3246038B2 (ja) | 1993-02-08 | 1993-02-08 | フォトセンサ及びフォトセンサの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246038B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020581A (en) * | 1998-02-24 | 2000-02-01 | International Business Machines Corporation | Solid state CMOS imager using silicon-on-insulator or bulk silicon |
| KR20160021289A (ko) * | 2013-06-20 | 2016-02-24 | 스트라티오 인코포레이티드 | Cmos 센서용 게이트-제어 전하 변조 디바이스 |
| CN114678440A (zh) * | 2020-12-24 | 2022-06-28 | 京东方科技集团股份有限公司 | 光电薄膜晶体管、指纹识别电路及显示装置 |
-
1993
- 1993-02-08 JP JP04470693A patent/JP3246038B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020581A (en) * | 1998-02-24 | 2000-02-01 | International Business Machines Corporation | Solid state CMOS imager using silicon-on-insulator or bulk silicon |
| KR20160021289A (ko) * | 2013-06-20 | 2016-02-24 | 스트라티오 인코포레이티드 | Cmos 센서용 게이트-제어 전하 변조 디바이스 |
| KR20200072572A (ko) * | 2013-06-20 | 2020-06-22 | 스트라티오 인코포레이티드 | Cmos 센서용 게이트-제어 전하 변조 디바이스 |
| CN114678440A (zh) * | 2020-12-24 | 2022-06-28 | 京东方科技集团股份有限公司 | 光电薄膜晶体管、指纹识别电路及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3246038B2 (ja) | 2002-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |