JPS6010785A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPS6010785A JPS6010785A JP58119074A JP11907483A JPS6010785A JP S6010785 A JPS6010785 A JP S6010785A JP 58119074 A JP58119074 A JP 58119074A JP 11907483 A JP11907483 A JP 11907483A JP S6010785 A JPS6010785 A JP S6010785A
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- gate
- field effect
- effect transistor
- gate electrode
- conductivity type
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は電界効果トランジスタ及びその製造方法に係り
、特に同一導電型のへテロ接合を有し２次元ガスを利用
して高速動作させる電界効果トランジスタ及びその製造
方法に関する。
、特に同一導電型のへテロ接合を有し２次元ガスを利用
して高速動作させる電界効果トランジスタ及びその製造
方法に関する。
（２） 技術の背景
■−■族化合物半導体の１つであるガリウム・ヒ素（以
下Ｇ ａ Ａ Ｓと記す）はシリコンＳｔに比べて電子
移動度が約６倍あり、高周波素子や高速論理素子の材料
として注目を集めている。
下Ｇ ａ Ａ Ｓと記す）はシリコンＳｔに比べて電子
移動度が約６倍あり、高周波素子や高速論理素子の材料
として注目を集めている。
このＧａＡｓを用いた電界効果トランジスタ（以下ＦＥ
Ｔと記す）としてはショットキーバリアＦＥＴや接合Ｆ
ＥＴなどが提案されているが。
Ｔと記す）としてはショットキーバリアＦＥＴや接合Ｆ
ＥＴなどが提案されているが。
その中でも特にヘテロ接合を用いたＧ ａ Ａ ｓ Ｆ
ＥＴはノンドープＧ ａ Ａ Ｓ層の界面に形成され
る２次元電子ガスによって高速動作を達成している。
ＥＴはノンドープＧ ａ Ａ Ｓ層の界面に形成され
る２次元電子ガスによって高速動作を達成している。
（３） 従来技術と問題点
このヘテロ接合を有したＧ ａ Ａ ｓ Ｆ Ｅ Ｔの
構成を従来例を用いて簡単に説明する。
構成を従来例を用いて簡単に説明する。
先ず、半絶縁性のＧａＡｓ基板上にノンドープＧａＡｓ
１ｉを形成し、その上にアルミニウムＡβが３０％、ガ
リウムＧａが７０％の割合で化合したｎ形のアルミニウ
ム・ガリウムヒ素Ａｊ！ＧａＡＳ層（以下、ｎ形Ａｊ！
（０，３）Ｇａ （０，７）Ａｓ層という形式で記す
ことにする）を形成する。
１ｉを形成し、その上にアルミニウムＡβが３０％、ガ
リウムＧａが７０％の割合で化合したｎ形のアルミニウ
ム・ガリウムヒ素Ａｊ！ＧａＡＳ層（以下、ｎ形Ａｊ！
（０，３）Ｇａ （０，７）Ａｓ層という形式で記す
ことにする）を形成する。
このｎ形ＡＡ （０，３） Ｇａ （０，７） Ａｓ層
につづいてアルミニウムＡ！の割合を減少させたｎ形Ａ
ｌｘ１Ｇａ （１−ｘ）Ａｓ層を形成し、最後にアルミ
ニウムＡＡを含まないｎ形ＧａＡｓ層を形成する。そし
てアイソレーションのためにメサ形成を行なった後にソ
ース及びドレイン電極を形成し１合金化処理によってオ
ーミック接触をとる。
につづいてアルミニウムＡ！の割合を減少させたｎ形Ａ
ｌｘ１Ｇａ （１−ｘ）Ａｓ層を形成し、最後にアルミ
ニウムＡＡを含まないｎ形ＧａＡｓ層を形成する。そし
てアイソレーションのためにメサ形成を行なった後にソ
ース及びドレイン電極を形成し１合金化処理によってオ
ーミック接触をとる。
そして最後にリフトオフ法によって、ゲート金属を真空
中でｎ形ＱａＡｓ層表面に被着させ、ゲート電極を形成
する。このようにしてヘテロ接合を有するＧａＡｓＦＥ
Ｔが製造される。
中でｎ形ＱａＡｓ層表面に被着させ、ゲート電極を形成
する。このようにしてヘテロ接合を有するＧａＡｓＦＥ
Ｔが製造される。
しかしながらＧａＡｓＦＥＴでは、遮断周波数向上の点
でも、利得の点でも、また雑音低減の点でもゲート長を
極力小さく （１μｍ以下）する必要がある。そのため
に高度な微細加工技術が要求され、従来では２通常の光
露光ではなく電子ビームやＸ線露光を採用しなければな
らず、さらにゲートとソース及びドレインとの位置合せ
等も非常に複雑になるという欠点を有していた。
でも、利得の点でも、また雑音低減の点でもゲート長を
極力小さく （１μｍ以下）する必要がある。そのため
に高度な微細加工技術が要求され、従来では２通常の光
露光ではなく電子ビームやＸ線露光を採用しなければな
らず、さらにゲートとソース及びドレインとの位置合せ
等も非常に複雑になるという欠点を有していた。
また従来では、ゲートがショットキー接触であ８′″″
５°゛１１７”１１１２〜３ （Ｖ） ｉｔ！？、ｂ
。
５°゛１１７”１１１２〜３ （Ｖ） ｉｔ！？、ｂ
。
す、耐圧が低いという欠点があった。
さらにゲートとソース及びドレインの位置合せが複雑で
あることも関連して、従来の方法ではソース、ドレイン
間の距離をゲート長より大きくとる必要があり、直列抵
抗Ｒｓが大きくなって、その結果ＦＥＴの伝達コンダク
タンスｇｍが小さく遮断周波数が低いという欠点も有し
ていた。
あることも関連して、従来の方法ではソース、ドレイン
間の距離をゲート長より大きくとる必要があり、直列抵
抗Ｒｓが大きくなって、その結果ＦＥＴの伝達コンダク
タンスｇｍが小さく遮断周波数が低いという欠点も有し
ていた。
（４） 発明の目的
本発明は上記従来の欠点に鑑み、目的とするところは、
ゲート耐圧の高い電界効果トランジスタを提供すること
にある。
ゲート耐圧の高い電界効果トランジスタを提供すること
にある。
さらに目的とするところは、光露光法を使用してゲート
長を１μｍ以下に小さくすると同時にソース、ドレイン
間距離を短縮して遮断周波数を向上させる電界効果トラ
ンジスタの製造方法を提供することにある。
長を１μｍ以下に小さくすると同時にソース、ドレイン
間距離を短縮して遮断周波数を向上させる電界効果トラ
ンジスタの製造方法を提供することにある。
（５） 発明の構成
上記目的は本発明によれば、同一導電型のへテロ接合を
有し、２次電子ガスを利用して高速動作させる電界効果
トランジスタにおいて、ＰＮ接合５− ゲートを設けた電界効果トランジスタを提供することに
より達成される。また、上記目的は本発明によれば、同
一導電形のへテロ接合を有し２次元電子ガスを利用して
高速動作させる電界効果トランジスタの製造方法におい
て、該電界効果トランジスタの半導体積層構造の表面に
形成された一導電形の半導体層の上に反対導電形の半導
体層を成長させる工程と、該反対導電形半導体層の上に
形成されたゲート電極をマスクにして上記反対導電形半
導体層を選択的にエツチングする工程と、上記ゲート電
極をマスクにしてソース電極とドレイン電極を被着形成
する工程とを設けたことを特徴とする電界効果トランジ
スタの製造方法を提供することによって達成される。
有し、２次電子ガスを利用して高速動作させる電界効果
トランジスタにおいて、ＰＮ接合５− ゲートを設けた電界効果トランジスタを提供することに
より達成される。また、上記目的は本発明によれば、同
一導電形のへテロ接合を有し２次元電子ガスを利用して
高速動作させる電界効果トランジスタの製造方法におい
て、該電界効果トランジスタの半導体積層構造の表面に
形成された一導電形の半導体層の上に反対導電形の半導
体層を成長させる工程と、該反対導電形半導体層の上に
形成されたゲート電極をマスクにして上記反対導電形半
導体層を選択的にエツチングする工程と、上記ゲート電
極をマスクにしてソース電極とドレイン電極を被着形成
する工程とを設けたことを特徴とする電界効果トランジ
スタの製造方法を提供することによって達成される。
（６） 発明の実施例
以下本発明の実施例を図面を用いて詳細に説明する。
第１図（ａｌないし第１図（ｅｌは本発明による電界効
果トランジスタの一実施例の製岳工程順図である。
果トランジスタの一実施例の製岳工程順図である。
先ず、第１図（ａ）において１図示されていない半６−
絶縁性基板上にノンドープＧａＡｓ層１を３０００人、
その上に約２×１０ 印 のｎ形ＡＩ！ （０，３）Ｇ
ａ （０，７）Ａｓ層２を約３００人、つづいてＡβの
比率を漸減させた約２×１０ ｃｍ のｎ形Ａ／！ （
Ｘ） Ｇａ （１−Ｘ） Ａｓ層３を約３００人、その
上に２×１０〜２×１０ ｃｍ のｎ形Ｇ ａ Ａ ｓ
ｉｉ ４を約３００人、そして最後に約２×１０ 印
のＰ形Ａｎ （０，３）Ｇａ （０，７）Ａｓ層５を
約３００人を連続的に分子線エピタキシ（ＭＢＥ）等を
用いて成長させる。つづいてアイソレーションのために
メサ形成を行なう。
その上に約２×１０ 印 のｎ形ＡＩ！ （０，３）Ｇ
ａ （０，７）Ａｓ層２を約３００人、つづいてＡβの
比率を漸減させた約２×１０ ｃｍ のｎ形Ａ／！ （
Ｘ） Ｇａ （１−Ｘ） Ａｓ層３を約３００人、その
上に２×１０〜２×１０ ｃｍ のｎ形Ｇ ａ Ａ ｓ
ｉｉ ４を約３００人、そして最後に約２×１０ 印
のＰ形Ａｎ （０，３）Ｇａ （０，７）Ａｓ層５を
約３００人を連続的に分子線エピタキシ（ＭＢＥ）等を
用いて成長させる。つづいてアイソレーションのために
メサ形成を行なう。
そして第１図（ｂｌに示すように、レジスト６を用い、
既成の光露光法によってゲート電極部をバターニングし
、真空中にてゲート金属７及び８ （アルミニウムＡ７
！等）を被着させることによって厚さ０．５〜１μｍの
ゲート電極８が形成される。
既成の光露光法によってゲート電極部をバターニングし
、真空中にてゲート金属７及び８ （アルミニウムＡ７
！等）を被着させることによって厚さ０．５〜１μｍの
ゲート電極８が形成される。
第１図（Ｃ）には、リフトオフ法によってゲート電極８
以外の不要部分９を取除いた状態が示されている。
以外の不要部分９を取除いた状態が示されている。
ここでＰ形Ａｊ！ （０，３）Ｇａ （０，７）Ａｓ層
５のみを選択的にエツチングするエツチング液（塩酸Ｈ
ＣＩとりん酸Ｈ３Ｐ０ａとの混合液）によってエツチン
グを行なう。その際ゲート電極８の下までサイドエツチ
ングすることによってゲート電極８のゲート長よりも短
い、すなわち１μｍ以下のＰＮ接合ゲートを極めて容易
に得ることができる。第１図（ｄ＋はエツチングによっ
てＰ形Ａｌ２（０，３）Ｇａ （０，７）Ａｓ層５がゲ
ート電極８より短縮化された状態を示している。
５のみを選択的にエツチングするエツチング液（塩酸Ｈ
ＣＩとりん酸Ｈ３Ｐ０ａとの混合液）によってエツチン
グを行なう。その際ゲート電極８の下までサイドエツチ
ングすることによってゲート電極８のゲート長よりも短
い、すなわち１μｍ以下のＰＮ接合ゲートを極めて容易
に得ることができる。第１図（ｄ＋はエツチングによっ
てＰ形Ａｌ２（０，３）Ｇａ （０，７）Ａｓ層５がゲ
ート電極８より短縮化された状態を示している。
そして最後にゲート電極８をマスクにしてソース及びド
レイン電極を形成する。その際、先ず１２重量％の金−
ゲルマニウム合金（以下ＡｕＧｅと記す）を被着させ１
次に酸化防止のために金ＡｕをＡｕＧｅの上に被着させ
る。そしてＡｕＧｅとｎ形ＧａＡｓ層４とをオーミック
接触させるために４５０℃の窒素雰囲気中で２分間合金
化処理を行ない、第１図（ｅ）に示すようにソース電極
１２、ドレイン電極１３が形成される。同図中において
ゲート電極８上にはソース電極１２及びド 。
レイン電極を形成する。その際、先ず１２重量％の金−
ゲルマニウム合金（以下ＡｕＧｅと記す）を被着させ１
次に酸化防止のために金ＡｕをＡｕＧｅの上に被着させ
る。そしてＡｕＧｅとｎ形ＧａＡｓ層４とをオーミック
接触させるために４５０℃の窒素雰囲気中で２分間合金
化処理を行ない、第１図（ｅ）に示すようにソース電極
１２、ドレイン電極１３が形成される。同図中において
ゲート電極８上にはソース電極１２及びド 。
レイン電極１３と同じＡｕ及びＡｕ００層１１が形成さ
れるがゲートの特性に影響を及ぼすことはない。また２
次元ガス層１４はノンドープＧａＡ３層１の界面付近に
生成するもので、このガス層１４によってＦＥＴの高速
動作が可能となる。
れるがゲートの特性に影響を及ぼすことはない。また２
次元ガス層１４はノンドープＧａＡ３層１の界面付近に
生成するもので、このガス層１４によってＦＥＴの高速
動作が可能となる。
なおソース電極１２及びドレイン電極１３を形成する前
に、ゲート電極８をマスクとしてイオン注入を施して予
めＮ 層を形成し、熱処理によって活性化した後でソー
ス電極１２及゛びドレイン電極１３を形成してもよい。
に、ゲート電極８をマスクとしてイオン注入を施して予
めＮ 層を形成し、熱処理によって活性化した後でソー
ス電極１２及゛びドレイン電極１３を形成してもよい。
ただしその場合は熱処理工程を要するためにゲートの材
料をシリサイド（ＴｔＷＳｉあるいはＷＳｔ等）の耐熱
性のある高融点金属にする必要がある。
料をシリサイド（ＴｔＷＳｉあるいはＷＳｔ等）の耐熱
性のある高融点金属にする必要がある。
（７） 発明の効果
以上詳細に説明したように本発明による電界効果トラン
ジスタは、ＰＮ接合ゲートを有するために従来のショッ
トキ形ゲートに比べて高耐圧となり、１０ｖ以上の電圧
を印加することが可能となる。
ジスタは、ＰＮ接合ゲートを有するために従来のショッ
トキ形ゲートに比べて高耐圧となり、１０ｖ以上の電圧
を印加することが可能となる。
また製造方法において、Ｐ形ＡβＧａＡｓ層を９−
ゲート電極をマスクにして選択的にエツチングを行ない
、さらにサイドエツチングすることで微細なゲートを得
ることができ、遮断周波数の向上をもたらす。さらにゲ
ート電極をマスクにしてソース、ドレイン電極を形成す
るために、工程数が少なり、シかも精密制御を要する工
程が事実上ゲート電極形成工程のみであり、電界効果ト
ランジスタの均一性や安定性が向上する。またソース、
ドレイン電極間の直列抵抗が低減するので伝達コンダク
タンスが向上する。また表面の露出面はＧａＡｓ面にな
るので特性の劣化が少ない等の効果がある。
、さらにサイドエツチングすることで微細なゲートを得
ることができ、遮断周波数の向上をもたらす。さらにゲ
ート電極をマスクにしてソース、ドレイン電極を形成す
るために、工程数が少なり、シかも精密制御を要する工
程が事実上ゲート電極形成工程のみであり、電界効果ト
ランジスタの均一性や安定性が向上する。またソース、
ドレイン電極間の直列抵抗が低減するので伝達コンダク
タンスが向上する。また表面の露出面はＧａＡｓ面にな
るので特性の劣化が少ない等の効果がある。
第１図は本発明の一実施例の製造工程順図である。
１・・・ノンドープＧａＡｓｆＷ、 ２・・・ｎ形ＡＩ
Ｖ、（０，３）Ｇａ （０，７）Ａｓ層。 ３・・・ｎ形Ａ＃ （ｘ） Ｇａ （１−Ｘ） Ａｓ層
。 ４−＝ｎ形ＧａＡｓ層、 ５・・−ｐ形Ａ１ （０，３
）Ｇａ （０，７）Ａｓ層、 ８・１０− ・・ゲート電極、 １２・・・ソース電極。 １３・・・ドレイン電極、 １４・・・二次元ガス １１− 第１図
Ｖ、（０，３）Ｇａ （０，７）Ａｓ層。 ３・・・ｎ形Ａ＃ （ｘ） Ｇａ （１−Ｘ） Ａｓ層
。 ４−＝ｎ形ＧａＡｓ層、 ５・・−ｐ形Ａ１ （０，３
）Ｇａ （０，７）Ａｓ層、 ８・１０− ・・ゲート電極、 １２・・・ソース電極。 １３・・・ドレイン電極、 １４・・・二次元ガス １１− 第１図
Claims (6)
- （１） 同−導電形のへテロ接合を有し２次元電子ガス
を利用して高速動作させる電界効果トランジスタにおい
て、ＰＮ接合ゲートを設けたことを特徴とする電界効果
トランジスタ。 - （２） 前記ＰＮ接合ゲートのゲート長がゲート電極よ
り短いことを特徴とする特許請求の範囲第１項記載の電
界効果トランジスタ。 - （３） 同−導電形のへテロ接合を有し２次元電子ガス
を利用して高速動作させる電界効果トランジスタの製造
方法において、該電界効果トランジスタの半導体積層構
造の表面に形成された一導電形の半導体層の上に反対導
電形の半導体層を成長させる工程と、該反対導電形半導
体層の上に形成されたゲート電極をマスクにして上記反
対導電形半導体層を選択的にエツチングする工程と、上
記ゲート電極をマスクにしてソース電極とドレイン電極
を被着形成する工程とを設けたことを特徴とする電界効
果トランジスタの製造方法。 - （４） 上記反対導電形半導体層を選択的にエツチング
する工程はゲート電極下のサイドエツチングを含むこと
を特徴とする特許請求の範囲第３項記載の電界効果トラ
ンジスタの製造方法。 - （５） 上記−導電形の半導体はｎ形のガリウムヒ素で
あることを特徴とする特許請求の範囲第３項記載の電界
効果トランジスタの製造方法。 - （６） 上記反対導電形半導体はＰ形のアルミニウム・
ガリウムヒ素であることを特徴とする特許請求の範囲第
３項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119074A JPS6010785A (ja) | 1983-06-30 | 1983-06-30 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119074A JPS6010785A (ja) | 1983-06-30 | 1983-06-30 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010785A true JPS6010785A (ja) | 1985-01-19 |
Family
ID=14752233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119074A Pending JPS6010785A (ja) | 1983-06-30 | 1983-06-30 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117666A (ja) * | 1985-11-15 | 1987-05-29 | Fuji Photo Film Co Ltd | 塗布方法 |
| US5591266A (en) * | 1994-03-25 | 1997-01-07 | Tdk Corporation | Extrusion type coating head |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123090A (ja) * | 1974-08-20 | 1976-02-24 | Matsushita Electronics Corp | Setsugogeetogatadenkaikokatoranjisuta |
| JPS51115780A (en) * | 1974-10-31 | 1976-10-12 | Matsushita Electric Ind Co Ltd | Hetero junction gate form fieid effect transistor and manufacturing me thod |
| JPS5922367A (ja) * | 1982-07-29 | 1984-02-04 | Nec Corp | 半導体装置 |
-
1983
- 1983-06-30 JP JP58119074A patent/JPS6010785A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123090A (ja) * | 1974-08-20 | 1976-02-24 | Matsushita Electronics Corp | Setsugogeetogatadenkaikokatoranjisuta |
| JPS51115780A (en) * | 1974-10-31 | 1976-10-12 | Matsushita Electric Ind Co Ltd | Hetero junction gate form fieid effect transistor and manufacturing me thod |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117666A (ja) * | 1985-11-15 | 1987-05-29 | Fuji Photo Film Co Ltd | 塗布方法 |
| US5591266A (en) * | 1994-03-25 | 1997-01-07 | Tdk Corporation | Extrusion type coating head |
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