JPH06243025A - コンピュータ・メモリの構成を決定するための装置 - Google Patents
コンピュータ・メモリの構成を決定するための装置Info
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- JPH06243025A JPH06243025A JP5350210A JP35021093A JPH06243025A JP H06243025 A JPH06243025 A JP H06243025A JP 5350210 A JP5350210 A JP 5350210A JP 35021093 A JP35021093 A JP 35021093A JP H06243025 A JPH06243025 A JP H06243025A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】可変構成メモリの要素メモリ間のミスマッチを
高速，廉価の検出する。 【構成】各モジュール１ａ，１ｂ，・・・，４ａ，４ｂ
からの存在検出ビット（６ビット）をレジスタ２８に並
列ロードし、ライン３２のクロックによりライン３０を
介して、メモリ・コントローラのレジスタ５０に格納す
る。各対（１ａと１ｂ等）を比較器６２〜６８で比較し
てマッチなら検出ビットを，ミスマッチならライン８０
上のミスマッチコードをメモリ構成レジスタ９０に格納
する。
高速，廉価の検出する。 【構成】各モジュール１ａ，１ｂ，・・・，４ａ，４ｂ
からの存在検出ビット（６ビット）をレジスタ２８に並
列ロードし、ライン３２のクロックによりライン３０を
介して、メモリ・コントローラのレジスタ５０に格納す
る。各対（１ａと１ｂ等）を比較器６２〜６８で比較し
てマッチなら検出ビットを，ミスマッチならライン８０
上のミスマッチコードをメモリ構成レジスタ９０に格納
する。
Description
【０００１】
【発明の技術分野】この発明はコンピュータ・メモリを
制御するための技術に関するものであり、より詳細に
は、ユーザ依存で構成されるコンピュータ・メモリの構
成を自動的に決定するための装置に関するものである。
制御するための技術に関するものであり、より詳細に
は、ユーザ依存で構成されるコンピュータ・メモリの構
成を自動的に決定するための装置に関するものである。
【０００２】
【発明の背景】コンピュータ・メモリについての要求
は、該コンピュータの適用に依存して、その容量、速
度、データ・バスの幅等に関して広範に変動している。
汎用コンピュータの製造業者にとって通常のことは、モ
ジュール式のメモリ・サブシステムを提供することであ
る。メモリ・サブシステムに含まれているものは、メモ
リ・モジュールのための多くのスロットまたはコネクタ
である。メモリ・モジュールは、その適用に依存して、
幾つかのまたは全てのスロットに搭載される。該メモリ
・モジュールは、その容量、動作速度、データ・バスの
幅等について変動するものである。
は、該コンピュータの適用に依存して、その容量、速
度、データ・バスの幅等に関して広範に変動している。
汎用コンピュータの製造業者にとって通常のことは、モ
ジュール式のメモリ・サブシステムを提供することであ
る。メモリ・サブシステムに含まれているものは、メモ
リ・モジュールのための多くのスロットまたはコネクタ
である。メモリ・モジュールは、その適用に依存して、
幾つかのまたは全てのスロットに搭載される。該メモリ
・モジュールは、その容量、動作速度、データ・バスの
幅等について変動するものである。
【０００３】典型的なコンピュータで用いられるメモリ
・コントローラは、ＣＰＵ によって供給されるメモリ
・アドレスを、ある特定のメモリ位置をアクセスするた
めの所要のアドレス信号およびコントロール信号に変換
するためのものである。典型的なメモリ・コントローラ
によって発生されるものは、列アドレス・ストローブ、
行アドレス・ストローブおよびライト・イネーブル信号
である。該メモリ・コントローラは典型的には一つまた
は複数の大規模集積回路において実施される。メモリが
モジュール式のものであるときには、メモリ・コントロ
ーラおよび ＣＰＵ は、システム内に存在するメモリ・
モジュールに対して所要のアドレス信号およびコントロ
ール信号を供給するために、メモリの構成を規定する情
報を受け入れねばならない。このために、各々のメモリ
・モジュールが、そのコネクタにおいて、多くの存在検
出コードまたは存在検出ビットを生成させることは通常
のことである。該存在検出ビットに含まれている情報
は、メモリ・モジュールの容量、ＤＲＡＭ デバイスの
速度等に関するものである。メモリ構成は該存在検出ビ
ットから決定される。存在検出ビットを生成させる例示
的なメモリ・モジュールは、単一のインライン式のメモ
リ・モジュール（ＳＩＭＭ）である。
・コントローラは、ＣＰＵ によって供給されるメモリ
・アドレスを、ある特定のメモリ位置をアクセスするた
めの所要のアドレス信号およびコントロール信号に変換
するためのものである。典型的なメモリ・コントローラ
によって発生されるものは、列アドレス・ストローブ、
行アドレス・ストローブおよびライト・イネーブル信号
である。該メモリ・コントローラは典型的には一つまた
は複数の大規模集積回路において実施される。メモリが
モジュール式のものであるときには、メモリ・コントロ
ーラおよび ＣＰＵ は、システム内に存在するメモリ・
モジュールに対して所要のアドレス信号およびコントロ
ール信号を供給するために、メモリの構成を規定する情
報を受け入れねばならない。このために、各々のメモリ
・モジュールが、そのコネクタにおいて、多くの存在検
出コードまたは存在検出ビットを生成させることは通常
のことである。該存在検出ビットに含まれている情報
は、メモリ・モジュールの容量、ＤＲＡＭ デバイスの
速度等に関するものである。メモリ構成は該存在検出ビ
ットから決定される。存在検出ビットを生成させる例示
的なメモリ・モジュールは、単一のインライン式のメモ
リ・モジュール（ＳＩＭＭ）である。
【０００４】多くの存在検出ビットがメモリ・コントロ
ーラによって処理されねばならない。典型的なメモリ・
サブシステムには８個までのメモリ・モジュールを含ま
せることが可能であり、その各々により６個の存在検出
ビットが発生され、総体的には４８個の存在検出ビット
になる。この情報は、Ｉ／Ｏ ピンの本数に制限がある
メモリ・コントローラ集積回路に入力されねばならな
い。先行技術のシステムにおける存在検出ビットは、メ
モリ・モジュールから並列に利用可能であることから、
典型的には、並列にラッチされたものであった。
ーラによって処理されねばならない。典型的なメモリ・
サブシステムには８個までのメモリ・モジュールを含ま
せることが可能であり、その各々により６個の存在検出
ビットが発生され、総体的には４８個の存在検出ビット
になる。この情報は、Ｉ／Ｏ ピンの本数に制限がある
メモリ・コントローラ集積回路に入力されねばならな
い。先行技術のシステムにおける存在検出ビットは、メ
モリ・モジュールから並列に利用可能であることから、
典型的には、並列にラッチされたものであった。
【０００５】実在するメモリ・サブシステムにおけるメ
モリ・モジュールは、広いデータ・バスを達成させるた
めに対にして用いられる。例えば、標準的なメモリ・モ
ジュールでは３２ビットのデータ・バスが利用可能であ
るが、多くのコンピュータ・システムでは６４ビットの
メモリ・データ・バスが必要とされる。このために、６
４ビットのデータ・バスを達成させるためには、メモリ
・モジュールを対にして備え付けることが必要である。
この場合において、各対のメモリ・モジュールは同等の
ものでなければならない。コンピュータ・システムは、
異なるメモリ・モジュールを、ユーザの不注意から対の
ものとして備え付けたことを決定できるものでなければ
ならない。先行技術のシステムにおいては、メモリ・モ
ジュールの対のミスマッチを決定することは、システム
のソフトウエアによって実行されていた。このアプロー
チの不利な点は、時間のかかるソフトウエアの介在を必
要とすること、および、メモリ・モジュールのミスマッ
チを認識するために、システムのソフトウエアにおいて
多くのレジスタを必要とすることである。
モリ・モジュールは、広いデータ・バスを達成させるた
めに対にして用いられる。例えば、標準的なメモリ・モ
ジュールでは３２ビットのデータ・バスが利用可能であ
るが、多くのコンピュータ・システムでは６４ビットの
メモリ・データ・バスが必要とされる。このために、６
４ビットのデータ・バスを達成させるためには、メモリ
・モジュールを対にして備え付けることが必要である。
この場合において、各対のメモリ・モジュールは同等の
ものでなければならない。コンピュータ・システムは、
異なるメモリ・モジュールを、ユーザの不注意から対の
ものとして備え付けたことを決定できるものでなければ
ならない。先行技術のシステムにおいては、メモリ・モ
ジュールの対のミスマッチを決定することは、システム
のソフトウエアによって実行されていた。このアプロー
チの不利な点は、時間のかかるソフトウエアの介在を必
要とすること、および、メモリ・モジュールのミスマッ
チを認識するために、システムのソフトウエアにおいて
多くのレジスタを必要とすることである。
【０００６】
【発明の目的】この発明の目的は、メモリ・モジュール
のメモリ構成を決定するための装置を設けて前記の不利
な点を解消することにある。
のメモリ構成を決定するための装置を設けて前記の不利
な点を解消することにある。
【０００７】
【発明の概要】メモリ・モジュールの各々によって存在
検出ビットが生成される。本発明の装置に含まれている
外部レジスタは、該メモリ・モジュールの各々からの存
在検出ビットの受け入れおよび格納のためのものであ
り、また、メモリ・コントローラの集積回路は、メモリ
・モジュールを制御するためのものである。該メモリ・
コントローラの集積回路に含まれている内部レジスタ
は、存在検出ビットを格納するためのものである。該装
置に更に含まれているものは、外部レジスタからの存在
検出ビットを内部レジスタに対して直列的に伝送するた
めの手段、および、該存在検出ビットに応答してメモリ
構成を決定するための、メモリ・コントローラの集積回
路内のロジック手段である。存在検出ビットを直列的に
伝送するための手段に好適に含まれているものは、メモ
リ・コントローラの集積回路上の単一のデータ・ライン
および単一のクロック・ラインである。好適な実施例に
おいては、メモリ・モジュール、外部レジスタおよびメ
モリ・コントローラの集積回路は、単一の回路板上に搭
載される。
検出ビットが生成される。本発明の装置に含まれている
外部レジスタは、該メモリ・モジュールの各々からの存
在検出ビットの受け入れおよび格納のためのものであ
り、また、メモリ・コントローラの集積回路は、メモリ
・モジュールを制御するためのものである。該メモリ・
コントローラの集積回路に含まれている内部レジスタ
は、存在検出ビットを格納するためのものである。該装
置に更に含まれているものは、外部レジスタからの存在
検出ビットを内部レジスタに対して直列的に伝送するた
めの手段、および、該存在検出ビットに応答してメモリ
構成を決定するための、メモリ・コントローラの集積回
路内のロジック手段である。存在検出ビットを直列的に
伝送するための手段に好適に含まれているものは、メモ
リ・コントローラの集積回路上の単一のデータ・ライン
および単一のクロック・ラインである。好適な実施例に
おいては、メモリ・モジュール、外部レジスタおよびメ
モリ・コントローラの集積回路は、単一の回路板上に搭
載される。
【０００８】メモリ構成を決定するためのロジック手段
に好適に含まれているものは、メモリ構成レジスタ、メ
モリ・モジュールの対の存在検出ビットを比較するため
の比較手段、および、メモリ・モジュールの対の存在検
出ビットがマッチしていることが比較手段によって指示
されたときに、該比較手段に応答して、メモリ・モジュ
ールの対の存在検出ビットをメモリ構成レジスタにロー
ドし、また、メモリ・モジュールの対の存在検出ビット
がミスマッチしていることが比較手段によって指示され
たときには、ミスマッチ・コードをメモリ構成レジスタ
にロードするためのセレクタ手段である。比較手段に好
適に含まれているものは、メモリ・モジュールの各対の
ための比較器である。セレクタ手段に好適に含まれてい
るものは、メモリ・モジュールの各対のためのデータ・
セレクタである。
に好適に含まれているものは、メモリ構成レジスタ、メ
モリ・モジュールの対の存在検出ビットを比較するため
の比較手段、および、メモリ・モジュールの対の存在検
出ビットがマッチしていることが比較手段によって指示
されたときに、該比較手段に応答して、メモリ・モジュ
ールの対の存在検出ビットをメモリ構成レジスタにロー
ドし、また、メモリ・モジュールの対の存在検出ビット
がミスマッチしていることが比較手段によって指示され
たときには、ミスマッチ・コードをメモリ構成レジスタ
にロードするためのセレクタ手段である。比較手段に好
適に含まれているものは、メモリ・モジュールの各対の
ための比較器である。セレクタ手段に好適に含まれてい
るものは、メモリ・モジュールの各対のためのデータ・
セレクタである。
【０００９】この発明の別の局面によれば、一対または
複数対のメモリ・モジュールのメモリ構成を決定するた
めの装置が提供される。該メモリ構成はメモリ・モジュ
ールを制御する際に用いられる。メモリ・モジュールの
各々により存在検出ビットが生成される。該装置に含ま
れているものは、メモリ・モジュールの各々によって生
成された存在検出ビットを受け入れ、該存在検出ビット
を格納するためのレジスタ、メモリ構成レジスタ、メモ
リ・モジュールの各対の存在検出ビットを比較して、マ
ッチ信号またはミスマッチ信号を発生させるための比較
手段、および、該マッチ信号に応答してメモリ・モジュ
ールの対応する対の存在検出ビットを該メモリ構成レジ
スタにロードし、また、該ミスマッチ信号に応答してミ
スマッチ・コードを該メモリ構成レジスタにロードする
ためのセレクタ手段である。該レジスタ、メモリ構成レ
ジスタ、比較手段およびセレクタ手段は、好適には、メ
モリ・コントローラの集積回路内に構成される。
複数対のメモリ・モジュールのメモリ構成を決定するた
めの装置が提供される。該メモリ構成はメモリ・モジュ
ールを制御する際に用いられる。メモリ・モジュールの
各々により存在検出ビットが生成される。該装置に含ま
れているものは、メモリ・モジュールの各々によって生
成された存在検出ビットを受け入れ、該存在検出ビット
を格納するためのレジスタ、メモリ構成レジスタ、メモ
リ・モジュールの各対の存在検出ビットを比較して、マ
ッチ信号またはミスマッチ信号を発生させるための比較
手段、および、該マッチ信号に応答してメモリ・モジュ
ールの対応する対の存在検出ビットを該メモリ構成レジ
スタにロードし、また、該ミスマッチ信号に応答してミ
スマッチ・コードを該メモリ構成レジスタにロードする
ためのセレクタ手段である。該レジスタ、メモリ構成レ
ジスタ、比較手段およびセレクタ手段は、好適には、メ
モリ・コントローラの集積回路内に構成される。
【００１０】
【発明の実施例】図１に示されているものは、この発明
を取り込んでなるコンピュータ・システムのブロック図
である。コンピュータ・システム１０に含まれているも
のは、マイクプロセッサ１２のような中央処理ユニット
（ＣＰＵ）である。メモリ・サブシステムに含まれてい
るものは、メモリ・コントローラ１４およびメモリ１６
である。メモリ・コントローラ１４は、マイクプロセッ
サ１２による、メモリ１６に対するアクセスの制御をす
る。コンピュータ・システム１０に更に含まれている入
出力（Ｉ／Ｏ）コントローラ２０は、Ｉ／Ｏ デバイス
（図示されない）との通信の制御をする。マイクプロセ
ッサ１２，メモリ・コントローラ１４およびＩ／Ｏ コ
ントローラ２０はバス２４に接続されており、そして、
このバス２４上での通信をする。
を取り込んでなるコンピュータ・システムのブロック図
である。コンピュータ・システム１０に含まれているも
のは、マイクプロセッサ１２のような中央処理ユニット
（ＣＰＵ）である。メモリ・サブシステムに含まれてい
るものは、メモリ・コントローラ１４およびメモリ１６
である。メモリ・コントローラ１４は、マイクプロセッ
サ１２による、メモリ１６に対するアクセスの制御をす
る。コンピュータ・システム１０に更に含まれている入
出力（Ｉ／Ｏ）コントローラ２０は、Ｉ／Ｏ デバイス
（図示されない）との通信の制御をする。マイクプロセ
ッサ１２，メモリ・コントローラ１４およびＩ／Ｏ コ
ントローラ２０はバス２４に接続されており、そして、
このバス２４上での通信をする。
【００１１】メモリ・コントローラ１４は典型的には大
規模集積回路であり、バス２４上でマイクプロセッサ１
２からのアドレスを受け入れ、また、メモリ１６におけ
る特定の位置に対する読み取りまたは書き込みのため
に、メモリ１６に対してコントロール信号を付与する。
後述されるように、メモリ１６は、外部レジスタ２８に
対して存在検出ビットを付与する。この存在検出ビット
は、クロック・ライン３２上のクロック信号の制御の下
に、データ・ライン３０上でメモリ・コントローラ１４
に入力される。
規模集積回路であり、バス２４上でマイクプロセッサ１
２からのアドレスを受け入れ、また、メモリ１６におけ
る特定の位置に対する読み取りまたは書き込みのため
に、メモリ１６に対してコントロール信号を付与する。
後述されるように、メモリ１６は、外部レジスタ２８に
対して存在検出ビットを付与する。この存在検出ビット
は、クロック・ライン３２上のクロック信号の制御の下
に、データ・ライン３０上でメモリ・コントローラ１４
に入力される。
【００１２】図２には、メモリ・サブシステムがより詳
細に示されている。メモリ・コントローラ１４からのア
ドレスが、アドレス・バス３８によってメモリ１６まで
搬送され、また、メモリ１６とメモリ・コントローラ１
４との間で、データがデータ・バス４０によって搬送さ
れる。メモリ・コントローラ１４により、コントロール
信号がメモリ１６に与えられる。より詳細には、行アド
レス・ストローブ（ＣＡＳ）信号 ＣＡＳ０，ＣＡＳ
１，および、列アドレス・ストローブ（ＲＡＳ）信号
ＲＡＳ０，ＲＡＳ１，ＲＡＳ２，ＲＡＳ３，ＲＡＳ４，
ＲＡＳ５，ＲＡＳ６ および ＲＡＳ７ が、メモリ・コ
ントローラ１４によって発生される。ＣＡＳ０ および
ＣＡＳ１ 信号は、行アドレスを、メモリ１６のダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）にス
トローブするために用いられる。同様にして、ＲＡＳ０
− ＲＡＳ７信号は、列アドレスをメモリ１６の ＤＲ
ＡＭチップにストローブするために用いられる。メモリ
１６内の位置がアクセス可能になるのに先立ち、その行
アドレスおよび列アドレスが、ＣＡＳ 信号および ＲＡ
Ｓ 信号を用いてＤＲＡＭ チップにストローブされねば
ならない。ライト・イネーブル（ＷＥ）信号は、メモリ
・コントローラ１４により生成されて、メモリ１６の
ＤＲＡＭ チップに対してデータを書込むことが可能化
される。
細に示されている。メモリ・コントローラ１４からのア
ドレスが、アドレス・バス３８によってメモリ１６まで
搬送され、また、メモリ１６とメモリ・コントローラ１
４との間で、データがデータ・バス４０によって搬送さ
れる。メモリ・コントローラ１４により、コントロール
信号がメモリ１６に与えられる。より詳細には、行アド
レス・ストローブ（ＣＡＳ）信号 ＣＡＳ０，ＣＡＳ
１，および、列アドレス・ストローブ（ＲＡＳ）信号
ＲＡＳ０，ＲＡＳ１，ＲＡＳ２，ＲＡＳ３，ＲＡＳ４，
ＲＡＳ５，ＲＡＳ６ および ＲＡＳ７ が、メモリ・コ
ントローラ１４によって発生される。ＣＡＳ０ および
ＣＡＳ１ 信号は、行アドレスを、メモリ１６のダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）にス
トローブするために用いられる。同様にして、ＲＡＳ０
− ＲＡＳ７信号は、列アドレスをメモリ１６の ＤＲ
ＡＭチップにストローブするために用いられる。メモリ
１６内の位置がアクセス可能になるのに先立ち、その行
アドレスおよび列アドレスが、ＣＡＳ 信号および ＲＡ
Ｓ 信号を用いてＤＲＡＭ チップにストローブされねば
ならない。ライト・イネーブル（ＷＥ）信号は、メモリ
・コントローラ１４により生成されて、メモリ１６の
ＤＲＡＭ チップに対してデータを書込むことが可能化
される。
【００１３】メモリ１６に含まれているドライバ４２
は、アドレス・バス３８上のアドレス，ＣＡＳ０，ＣＡ
Ｓ１ 信号、ＲＡＳ０ − ＲＡＳ７信号を受け入れて駆
動するものである。この例においては、メモリ１６には
８ 個のスロットまたはコネクタが含まれており、その
中にメモリ・モジュールを装着することができる。各々
のスロットは単一のメモリ・モジュールを保持すること
ができる。コンピュータ・システム１０のユーザは、メ
モリ・モジュールをスロット内に装着することにより、
ある特定の適用に対して要求されるようなシステムの構
成をする。図２の例においては、８ 個のスロットの各
々は、単一のインライン・メモリ・モジュール（ＳＩＭ
Ｍ）によってロードされる。ＳＩＭＭ は産業上の標準
をなすメモリ・モジュールである。ある好適な実施例に
おいては、メモリ１６は Ｘ３６ ＥＣＣ ＳＩＭＭでも
って動作する。スロット ０ は ＳＩＭＭ １ａ をもっ
てロードされる；スロット １ は ＳＩＭＭ １ｂ をも
ってロードされる；スロット ２は ＳＩＭＭ ２ａ をも
ってロードされる；スロット ３ は ＳＩＭＭ ２ｂ を
もってロードされる；スロット ４ は ＳＩＭＭ ３ａ
をもってロードされる；スロット ５ は ＳＩＭＭ ３ｂ
をもってロードされる；スロット ６ は ＳＩＭＭ ４
ａ をもってロードされる；そして、スロット ７ は Ｓ
ＩＭＭ ４ｂ をもってロードされる。これらの ＳＩＭ
Ｍ は典型的には ３６ ビットのデータ出力を有してい
る。この例におけるデータ幅は ７２ ビットであり、Ｓ
ＩＭＭ は、１ａと１ｂ，２ａと２ｂ，３ａと３ｂ，お
よび ４ａと４ｂ の対をなしてアドレスされる。（ＳＩ
ＭＭ １ａ と １ｂ のような）各対の ＳＩＭＭ は、同
じ ＲＡＳ 信号および ＣＡＳ 信号を受け入れるように
相互に連結されている。データ・バス４０は ＳＩＭＭ
の各対に接続されていて、ビット ０ − ３５ は該当の
対の第１の ＳＩＭＭ に接続し、ビット ３６ − ７２
は該当の対の第２のＳＩＭＭ に接続するようにされて
いる。
は、アドレス・バス３８上のアドレス，ＣＡＳ０，ＣＡ
Ｓ１ 信号、ＲＡＳ０ − ＲＡＳ７信号を受け入れて駆
動するものである。この例においては、メモリ１６には
８ 個のスロットまたはコネクタが含まれており、その
中にメモリ・モジュールを装着することができる。各々
のスロットは単一のメモリ・モジュールを保持すること
ができる。コンピュータ・システム１０のユーザは、メ
モリ・モジュールをスロット内に装着することにより、
ある特定の適用に対して要求されるようなシステムの構
成をする。図２の例においては、８ 個のスロットの各
々は、単一のインライン・メモリ・モジュール（ＳＩＭ
Ｍ）によってロードされる。ＳＩＭＭ は産業上の標準
をなすメモリ・モジュールである。ある好適な実施例に
おいては、メモリ１６は Ｘ３６ ＥＣＣ ＳＩＭＭでも
って動作する。スロット ０ は ＳＩＭＭ １ａ をもっ
てロードされる；スロット １ は ＳＩＭＭ １ｂ をも
ってロードされる；スロット ２は ＳＩＭＭ ２ａ をも
ってロードされる；スロット ３ は ＳＩＭＭ ２ｂ を
もってロードされる；スロット ４ は ＳＩＭＭ ３ａ
をもってロードされる；スロット ５ は ＳＩＭＭ ３ｂ
をもってロードされる；スロット ６ は ＳＩＭＭ ４
ａ をもってロードされる；そして、スロット ７ は Ｓ
ＩＭＭ ４ｂ をもってロードされる。これらの ＳＩＭ
Ｍ は典型的には ３６ ビットのデータ出力を有してい
る。この例におけるデータ幅は ７２ ビットであり、Ｓ
ＩＭＭ は、１ａと１ｂ，２ａと２ｂ，３ａと３ｂ，お
よび ４ａと４ｂ の対をなしてアドレスされる。（ＳＩ
ＭＭ １ａ と １ｂ のような）各対の ＳＩＭＭ は、同
じ ＲＡＳ 信号および ＣＡＳ 信号を受け入れるように
相互に連結されている。データ・バス４０は ＳＩＭＭ
の各対に接続されていて、ビット ０ − ３５ は該当の
対の第１の ＳＩＭＭ に接続し、ビット ３６ − ７２
は該当の対の第２のＳＩＭＭ に接続するようにされて
いる。
【００１４】各 ＳＩＭＭ は １８ 個までの ＤＲＡＭ
チップを含むことが可能であり、これらのチップは、１
ＭＢｉｔ チップ、４ ＭＢｉｔ チップまたは １６ Ｍ
Ｂｉｔ チップであることができる。単一の ＳＩＭＭ
上における全ての ＤＲＡＭチップは同じメモリ容量の
ものである。対にされた ＳＩＭＭ の各々は、同じメモ
リ容量の ＤＲＡＭ チップを含まねばならない。各 Ｓ
ＩＭＭ はフル・ポピュレーションまたはハーフ・ポピ
ュレーションにすることができる。フル・ポピュレーシ
ョンにされた ＳＩＭＭ には、各側部に ９ 個の ＤＲ
ＡＭ チップ（総体では １８ 個の ＤＲＡＭ チップ）
が含まれている。ハーフ・ポピュレーションにされた
ＳＩＭＭ には、一方の側部に ９ 個の ＤＲＡＭ チッ
プが含まれている。
チップを含むことが可能であり、これらのチップは、１
ＭＢｉｔ チップ、４ ＭＢｉｔ チップまたは １６ Ｍ
Ｂｉｔ チップであることができる。単一の ＳＩＭＭ
上における全ての ＤＲＡＭチップは同じメモリ容量の
ものである。対にされた ＳＩＭＭ の各々は、同じメモ
リ容量の ＤＲＡＭ チップを含まねばならない。各 Ｓ
ＩＭＭ はフル・ポピュレーションまたはハーフ・ポピ
ュレーションにすることができる。フル・ポピュレーシ
ョンにされた ＳＩＭＭ には、各側部に ９ 個の ＤＲ
ＡＭ チップ（総体では １８ 個の ＤＲＡＭ チップ）
が含まれている。ハーフ・ポピュレーションにされた
ＳＩＭＭ には、一方の側部に ９ 個の ＤＲＡＭ チッ
プが含まれている。
【００１５】ＳＩＭＭ の各対の対応する側部上の ＤＲ
ＡＭ チップにより、一つの ＤＲＡＭ バンクが構成さ
れる。例えば、ＳＩＭＭ １ａ および ＳＩＭＭ １ｂ
の一方の側部の ＤＲＡＭ チップにより ＤＲＡＭ バン
ク ０ が形成される。ＳＩＭＭ１ａ および ＳＩＭＭ
１ｂ の他方の側部の ＤＲＡＭ チップにより ＤＲＡＭ
バンク １ が形成される。同様にして、ＳＩＭＭ ２ａ
および ２ｂ には ＤＲＡＭ バンク ２ および ３ が含
まれている；ＳＩＭＭ ３ａ および ３ｂ にはＤＲＡＭ
バンク ４ および ５ が含まれている；そして、ＳＩ
ＭＭ ４ａ および ４ｂ には ＤＲＡＭ バンク ６ およ
び ７ が含まれている。
ＡＭ チップにより、一つの ＤＲＡＭ バンクが構成さ
れる。例えば、ＳＩＭＭ １ａ および ＳＩＭＭ １ｂ
の一方の側部の ＤＲＡＭ チップにより ＤＲＡＭ バン
ク ０ が形成される。ＳＩＭＭ１ａ および ＳＩＭＭ
１ｂ の他方の側部の ＤＲＡＭ チップにより ＤＲＡＭ
バンク １ が形成される。同様にして、ＳＩＭＭ ２ａ
および ２ｂ には ＤＲＡＭ バンク ２ および ３ が含
まれている；ＳＩＭＭ ３ａ および ３ｂ にはＤＲＡＭ
バンク ４ および ５ が含まれている；そして、ＳＩ
ＭＭ ４ａ および ４ｂ には ＤＲＡＭ バンク ６ およ
び ７ が含まれている。
【００１６】メモリ１６から出力される存在検出ビット
は、後述されるように、メモリの構成を決定するために
用いられる。メモリ１６におけるメモリ・モジュールま
たはＳＩＭＭ の各々により、総体的には ４８ ビット
の、６ 存在検出ビットが生成される。各 ＳＩＭＭ か
らの ６ ビットはコード化されて、ＤＲＡＭ チップの
メモリ・モジュール・サイズおよび速度を指示するよう
にされる。
は、後述されるように、メモリの構成を決定するために
用いられる。メモリ１６におけるメモリ・モジュールま
たはＳＩＭＭ の各々により、総体的には ４８ ビット
の、６ 存在検出ビットが生成される。各 ＳＩＭＭ か
らの ６ ビットはコード化されて、ＤＲＡＭ チップの
メモリ・モジュール・サイズおよび速度を指示するよう
にされる。
【００１７】図３には、メモリ・モジュール ＳＩＭＭ
１ａ がより詳細に示されている。メモリ１６における
他の ＳＩＭＭ も同じ構成を有している。ＳＩＭＭ １
ａ には ＤＲＡＭ バンク ０ および ＤＲＡＭ バンク
１ が含まれている。ＤＲＡＭバンク ０ および １ の
データ・ラインはデータ・バス４０に接続されており、
また、ＤＲＡＭ バンク ０ および １ のアドレス・ラ
インはアドレス・バス３８に接続されている。ＳＩＭＭ
１ａ 上の ＤＲＡＭ チップのサイズに依存して、該ア
ドレス・バスは、９ − １２ ビットのアドレスを搬送
することができる。ＤＲＡＭ バンク ０ は、ＲＡＳ０
信号および ＣＡＳ０ 信号を受け入れる。ＤＲＡＭ バ
ンク １ は、ＲＡＳ１ 信号および ＣＡＳ１ 信号を受
け入れる。ＤＲＡＭ バンク ０ および １ の双方は、
メモリ・コントローラ１４からのライト・イネーブル信
号を受け入れる。ＳＩＭＭ １ａ では、後述されるよう
なメモリ構成を決定するための ６ 存在検出ビットが生
成される。ＲＡＳ，ＣＡＳとライト・イネーブル信号、
および、メモリ・モジュールの ＤＲＡＭ チップをアク
セスするための列アドレスと行アドレスを発生させるこ
との技術は、当業者には一般に知られていることであ
る。好適なメモリ・コントローラの望ましい特徴につい
ては、共に係属中の次の米国特許出願に開示されてい
る。即ち、１９９２年８月３１日になされた米国特許出
願第０７／９３８，９０１号、および、１９９２年８月
３１日になされた米国特許出願第０７／９３８，１１３
号に開示されている。これらは、ここでの参照によって
取り込まれる。
１ａ がより詳細に示されている。メモリ１６における
他の ＳＩＭＭ も同じ構成を有している。ＳＩＭＭ １
ａ には ＤＲＡＭ バンク ０ および ＤＲＡＭ バンク
１ が含まれている。ＤＲＡＭバンク ０ および １ の
データ・ラインはデータ・バス４０に接続されており、
また、ＤＲＡＭ バンク ０ および １ のアドレス・ラ
インはアドレス・バス３８に接続されている。ＳＩＭＭ
１ａ 上の ＤＲＡＭ チップのサイズに依存して、該ア
ドレス・バスは、９ − １２ ビットのアドレスを搬送
することができる。ＤＲＡＭ バンク ０ は、ＲＡＳ０
信号および ＣＡＳ０ 信号を受け入れる。ＤＲＡＭ バ
ンク １ は、ＲＡＳ１ 信号および ＣＡＳ１ 信号を受
け入れる。ＤＲＡＭ バンク ０ および １ の双方は、
メモリ・コントローラ１４からのライト・イネーブル信
号を受け入れる。ＳＩＭＭ １ａ では、後述されるよう
なメモリ構成を決定するための ６ 存在検出ビットが生
成される。ＲＡＳ，ＣＡＳとライト・イネーブル信号、
および、メモリ・モジュールの ＤＲＡＭ チップをアク
セスするための列アドレスと行アドレスを発生させるこ
との技術は、当業者には一般に知られていることであ
る。好適なメモリ・コントローラの望ましい特徴につい
ては、共に係属中の次の米国特許出願に開示されてい
る。即ち、１９９２年８月３１日になされた米国特許出
願第０７／９３８，９０１号、および、１９９２年８月
３１日になされた米国特許出願第０７／９３８，１１３
号に開示されている。これらは、ここでの参照によって
取り込まれる。
【００１８】図４には、この発明によるメモリ構成を決
定するための装置のブロック図が示されている。ＳＩＭ
Ｍ １ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ，４ａ および
４ｂ は、外部シフト・レジスタ２８に対して、存在検
出ビットを並列に供給する。外部レジスタ２８は、コン
ピュータ・システム内で装着される最大数のメモリ・モ
ジュールに対する存在検出ビットを格納するのに十分な
容量を有している。この例においては、システムは ８
個までの ＳＩＭＭ を受け入れることが可能であり、該
ＳＩＭＭ の各々からは ６ 存在検出ビットが生成され
る。このために、外部レジスタ２８は ４８ ビットの容
量を有している。この外部レジスタ２８は、好適には、
メモリ・モジュールと同じ回路板上に搭載される。
定するための装置のブロック図が示されている。ＳＩＭ
Ｍ １ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ，４ａ および
４ｂ は、外部シフト・レジスタ２８に対して、存在検
出ビットを並列に供給する。外部レジスタ２８は、コン
ピュータ・システム内で装着される最大数のメモリ・モ
ジュールに対する存在検出ビットを格納するのに十分な
容量を有している。この例においては、システムは ８
個までの ＳＩＭＭ を受け入れることが可能であり、該
ＳＩＭＭ の各々からは ６ 存在検出ビットが生成され
る。このために、外部レジスタ２８は ４８ ビットの容
量を有している。この外部レジスタ２８は、好適には、
メモリ・モジュールと同じ回路板上に搭載される。
【００１９】更に、この発明によれば、大規模集積回路
として実施されたメモリ・コントローラ１４には、内部
シフト・レジスタ５０が含まれている。この内部レジス
タ５０は好適には外部レジスタ２８と同じ容量を有して
いる。メモリ・コントローラ１４によって発生されたク
ロック信号は、クロック・ライン３２上を、外部レジス
タ２８に対して搬送される。メモリ・モジュールからシ
フト・レジスタ２８に対して、存在検出ビットが並列に
ロードされた後では、外部レジスタ２８からのデータを
内部レジスタ５０に対して直列に伝送するために該クロ
ック信号が用いられる。かくして、４８ ビットの存在
検出データは、単一のクロック・ライン３２および単一
のデータ・ライン３０を用いて、メモリ・コントローラ
１４内の内部レジスタ５０に対して伝送される。
として実施されたメモリ・コントローラ１４には、内部
シフト・レジスタ５０が含まれている。この内部レジス
タ５０は好適には外部レジスタ２８と同じ容量を有して
いる。メモリ・コントローラ１４によって発生されたク
ロック信号は、クロック・ライン３２上を、外部レジス
タ２８に対して搬送される。メモリ・モジュールからシ
フト・レジスタ２８に対して、存在検出ビットが並列に
ロードされた後では、外部レジスタ２８からのデータを
内部レジスタ５０に対して直列に伝送するために該クロ
ック信号が用いられる。かくして、４８ ビットの存在
検出データは、単一のクロック・ライン３２および単一
のデータ・ライン３０を用いて、メモリ・コントローラ
１４内の内部レジスタ５０に対して伝送される。
【００２０】内部レジスタ５０に含まれている存在検出
データは、メモリ・コントローラ１４内のロジック回路
６０により処理されて、メモリ構成を決定するようにさ
れる。特に、メモリ・モジュールの対に対する存在検出
ビットが比較されて、当該存在検出ビットがマッチして
いるかどうかが決定される。上述されたように、メモリ
・モジュールは、所望のメモリ・データ・バス幅を得る
ために対にされている。一対のメモリ・モジュールは典
型的には互いに隣接して構成されているが、互いに隣接
して構成されることは必要とされない。一対のメモリ・
モジュールは同等のものでなければならない。より詳細
にいえば、ＳＩＭＭ １ａ および １ｂの存在検出ビッ
トは比較器６２によって比較される；ＳＩＭＭ ２ａ お
よび ２ｂ の存在検出ビットは比較器６４によって比較
される；ＳＩＭＭ ３ａ および３ｂ の存在検出ビット
は比較器６６によって比較される；そして、ＳＩＭＭ
４ａ および ４ｂ の存在検出ビットは比較器６８によ
って比較される。比較器６２，６４，６６および６８か
らは、それぞれの存在検出ビットに依存して、マッチ信
号またはミスマッチ信号が生成される。
データは、メモリ・コントローラ１４内のロジック回路
６０により処理されて、メモリ構成を決定するようにさ
れる。特に、メモリ・モジュールの対に対する存在検出
ビットが比較されて、当該存在検出ビットがマッチして
いるかどうかが決定される。上述されたように、メモリ
・モジュールは、所望のメモリ・データ・バス幅を得る
ために対にされている。一対のメモリ・モジュールは典
型的には互いに隣接して構成されているが、互いに隣接
して構成されることは必要とされない。一対のメモリ・
モジュールは同等のものでなければならない。より詳細
にいえば、ＳＩＭＭ １ａ および １ｂの存在検出ビッ
トは比較器６２によって比較される；ＳＩＭＭ ２ａ お
よび ２ｂ の存在検出ビットは比較器６４によって比較
される；ＳＩＭＭ ３ａ および３ｂ の存在検出ビット
は比較器６６によって比較される；そして、ＳＩＭＭ
４ａ および ４ｂ の存在検出ビットは比較器６８によ
って比較される。比較器６２，６４，６６および６８か
らは、それぞれの存在検出ビットに依存して、マッチ信
号またはミスマッチ信号が生成される。
【００２１】比較器６２，６４，６６および６８の出力
は、それぞれに、データ・セレクタ７２，７４，７６お
よび７８の選択入力に供給される。ＳＩＭＭ １ｂ の存
在検出ビットはデータ・セレクタ７２の一つの入力に供
給される；ＳＩＭＭ ２ｂ の存在検出ビットはデータ・
セレクタ７４の一つの入力に供給される；ＳＩＭＭ３ｂ
の存在検出ビットはデータ・セレクタ７６の一つの入
力に供給される；そして、ＳＩＭＭ ４ｂ の存在検出ビ
ットはデータ・セレクタ７８の一つの入力に供給され
る。各対のいずれかのメモリ・モジュールに対する存在
検出ビットは、それぞれのデータ・セレクタに対して入
力できるものであるが、その理由は、該当する対のメモ
リ・モジュールに対する存在検出ビットがマッチしたと
きにのみ、この入力が選択されることにある。この例に
おいて理解されることは、比較器６２，６４，６６，６
８，および、データ・セレクタ７２，７４，７６，７８
の各入力および各出力が ６ ビット幅であることであ
る。
は、それぞれに、データ・セレクタ７２，７４，７６お
よび７８の選択入力に供給される。ＳＩＭＭ １ｂ の存
在検出ビットはデータ・セレクタ７２の一つの入力に供
給される；ＳＩＭＭ ２ｂ の存在検出ビットはデータ・
セレクタ７４の一つの入力に供給される；ＳＩＭＭ３ｂ
の存在検出ビットはデータ・セレクタ７６の一つの入
力に供給される；そして、ＳＩＭＭ ４ｂ の存在検出ビ
ットはデータ・セレクタ７８の一つの入力に供給され
る。各対のいずれかのメモリ・モジュールに対する存在
検出ビットは、それぞれのデータ・セレクタに対して入
力できるものであるが、その理由は、該当する対のメモ
リ・モジュールに対する存在検出ビットがマッチしたと
きにのみ、この入力が選択されることにある。この例に
おいて理解されることは、比較器６２，６４，６６，６
８，および、データ・セレクタ７２，７４，７６，７８
の各入力および各出力が ６ ビット幅であることであ
る。
【００２２】データ・セレクタ７２，７４，７６，７８
の各々の第２の入力に対して、ライン８０上にミスマッ
チ・コードが供給される。該ミスマッチ・コードは、存
在検出ビットの組み合わせとはマッチしない任意のビッ
トの組み合せのものであり、メモリ・コントローラ回路
およびシステム・ソフトウエアによって、対をなすメモ
リ・モジュール間のミスマッチを指示するものとして認
識されるものである。データ・セレクタ７２，７４，７
６，７８に対する入力は次のように接続される。即ち、
ある一対のメモリ・モジュールの存在検出ビット間のミ
スマッチがそれぞれの比較器の出力によって指示される
ときに、そのミスマッチ・コードが該当のデータ・セレ
クタによって出力されるように接続される。それぞれの
比較器の出力によって存在検出ビット間のマッチが指示
されたときには、該当の対をなすメモリ・モジュールに
対する存在検出ビットがデータ・セレクタによって出力
される。
の各々の第２の入力に対して、ライン８０上にミスマッ
チ・コードが供給される。該ミスマッチ・コードは、存
在検出ビットの組み合わせとはマッチしない任意のビッ
トの組み合せのものであり、メモリ・コントローラ回路
およびシステム・ソフトウエアによって、対をなすメモ
リ・モジュール間のミスマッチを指示するものとして認
識されるものである。データ・セレクタ７２，７４，７
６，７８に対する入力は次のように接続される。即ち、
ある一対のメモリ・モジュールの存在検出ビット間のミ
スマッチがそれぞれの比較器の出力によって指示される
ときに、そのミスマッチ・コードが該当のデータ・セレ
クタによって出力されるように接続される。それぞれの
比較器の出力によって存在検出ビット間のマッチが指示
されたときには、該当の対をなすメモリ・モジュールに
対する存在検出ビットがデータ・セレクタによって出力
される。
【００２３】データ・セレクタ７２，７４，７６および
７８の出力はメモリ構成レジスタ９０にロードされる。
メモリ構成レジスタ９０に含まれているものは、メモリ
・モジュールの各対を表すメモリ構成情報を格納するた
めのセクションである。かくして、レジスタ・セクショ
ン９２には、ＳＩＭＭ １ａ および １ｂ に対するメモ
リ構成情報が含まれている；レジスタ・セクション９４
には、ＳＩＭＭ ２ａおよび ２ｂ に対するメモリ構成
情報が含まれている；レジスタ・セクション９６には、
ＳＩＭＭ ３ａ および ３ｂ に対するメモリ構成情報が
含まれている；そして、レジスタ・セクション９８に
は、ＳＩＭＭ ４ａ および ４ｂ に対するメモリ構成情
報が含まれている。ある一対のメモリ・モジュールがマ
ッチしたときには、該当のレジスタ・セクションには、
該一対のメモリ・モジュールに対する存在検出ビットが
ロードされる。ある一対のメモリ・モジュールがマッチ
したときには、該当のレジスタ・セクションにはミスマ
ッチ・コードがロードされる。適正な動作のためには、
ある一対のメモリ・モジュールに対する存在検出ビット
は同等でなければならないことから、メモリ構成レジス
タ９０の容量は内部レジスタ５０および外部レジスタ２
８の容量の半分である。かくして、外部レジスタ２８お
よび内部レジスタ５０の容量がそれぞれに ４８ ビット
である例においては、メモリ構成レジスタ９０の容量は
２４ ビットだけである。その結果として、マイクロプ
ロセッサ１２に供給されるメモリ構成データのビット数
がより少なくなり、これにより、アドレス・マップにお
けるスペースの節減がなされる。
７８の出力はメモリ構成レジスタ９０にロードされる。
メモリ構成レジスタ９０に含まれているものは、メモリ
・モジュールの各対を表すメモリ構成情報を格納するた
めのセクションである。かくして、レジスタ・セクショ
ン９２には、ＳＩＭＭ １ａ および １ｂ に対するメモ
リ構成情報が含まれている；レジスタ・セクション９４
には、ＳＩＭＭ ２ａおよび ２ｂ に対するメモリ構成
情報が含まれている；レジスタ・セクション９６には、
ＳＩＭＭ ３ａ および ３ｂ に対するメモリ構成情報が
含まれている；そして、レジスタ・セクション９８に
は、ＳＩＭＭ ４ａ および ４ｂ に対するメモリ構成情
報が含まれている。ある一対のメモリ・モジュールがマ
ッチしたときには、該当のレジスタ・セクションには、
該一対のメモリ・モジュールに対する存在検出ビットが
ロードされる。ある一対のメモリ・モジュールがマッチ
したときには、該当のレジスタ・セクションにはミスマ
ッチ・コードがロードされる。適正な動作のためには、
ある一対のメモリ・モジュールに対する存在検出ビット
は同等でなければならないことから、メモリ構成レジス
タ９０の容量は内部レジスタ５０および外部レジスタ２
８の容量の半分である。かくして、外部レジスタ２８お
よび内部レジスタ５０の容量がそれぞれに ４８ ビット
である例においては、メモリ構成レジスタ９０の容量は
２４ ビットだけである。その結果として、マイクロプ
ロセッサ１２に供給されるメモリ構成データのビット数
がより少なくなり、これにより、アドレス・マップにお
けるスペースの節減がなされる。
【００２４】その動作においては、全てのメモリ・モジ
ュールからの存在検出ビットが、システム・リセットに
おいて、外部レジスタ２８に対して並列にロードされ
る。メモリ・コントローラ１４がリセットから外れた後
で、外部レジスタ２８から内部レジスタ５０に対して、
クロック・データが直列的に開始される。先に指示され
たように、この配列で必要とされるメモリ・コントロー
ラ１４上の僅かに２本のＩ／Ｏ ピンは、存在検出ビッ
トを得るために専用されるものである。
ュールからの存在検出ビットが、システム・リセットに
おいて、外部レジスタ２８に対して並列にロードされ
る。メモリ・コントローラ１４がリセットから外れた後
で、外部レジスタ２８から内部レジスタ５０に対して、
クロック・データが直列的に開始される。先に指示され
たように、この配列で必要とされるメモリ・コントロー
ラ１４上の僅かに２本のＩ／Ｏ ピンは、存在検出ビッ
トを得るために専用されるものである。
【００２５】メモリ構成レジスタ９０で提示される単一
の存在検出コードは、一対のメモリ・モジュールからの
存在検出ビットが同等であるときには、システム・ソフ
トウエアに対する一対のメモリ・モジュールを表すもの
である。該当の存在検出ビットがマッチしていないとき
には、ミスマッチ・コードがレジスタ９０にロードさ
れ、また、システム・ソフトウエアに対して提示され
る。システム・ソフトウエアがレジスタ９０の読み取り
を行って、ミスマッチ・コードが発見されたときには、
ミスマッチの旨がユーザに対して告知される。ここで開
示された技術によれば、メモリ・モジュールの各対のた
めのソフトウエアに対して与えられることが要求される
のは一つのコードだけであり、また、各対をなす２個の
ＳＩＭＭ も同等であることが保証される。
の存在検出コードは、一対のメモリ・モジュールからの
存在検出ビットが同等であるときには、システム・ソフ
トウエアに対する一対のメモリ・モジュールを表すもの
である。該当の存在検出ビットがマッチしていないとき
には、ミスマッチ・コードがレジスタ９０にロードさ
れ、また、システム・ソフトウエアに対して提示され
る。システム・ソフトウエアがレジスタ９０の読み取り
を行って、ミスマッチ・コードが発見されたときには、
ミスマッチの旨がユーザに対して告知される。ここで開
示された技術によれば、メモリ・モジュールの各対のた
めのソフトウエアに対して与えられることが要求される
のは一つのコードだけであり、また、各対をなす２個の
ＳＩＭＭ も同等であることが保証される。
【００２６】
【発明の効果】この発明によれば、メモリ構成を決定す
るために必要とされる Ｉ／Ｏ ピンの数を２本に減少さ
せることにより、メモリ・コントローラ集積回路のコス
トが節減される。別の利点は、対にされたメモリ・シス
テムにおけるメモリ・モジュールのミスマッチが、ハー
ドウエアで検出されることである。これにより、メモリ
構成情報をシステム・ソフトウエアにレポートすること
について、より迅速かつより簡潔なやり方が提供され
る。
るために必要とされる Ｉ／Ｏ ピンの数を２本に減少さ
せることにより、メモリ・コントローラ集積回路のコス
トが節減される。別の利点は、対にされたメモリ・シス
テムにおけるメモリ・モジュールのミスマッチが、ハー
ドウエアで検出されることである。これにより、メモリ
構成情報をシステム・ソフトウエアにレポートすること
について、より迅速かつより簡潔なやり方が提供され
る。
【００２７】この発明の好適な実施例として現に考えら
れていることの開示および説明がなされたが、当業者に
は明かであるように、添記された特許請求の範囲の項に
おいて規定されたこの発明の範囲から逸脱することな
く、種々の変更および修正をなし得るものである。
れていることの開示および説明がなされたが、当業者に
は明かであるように、添記された特許請求の範囲の項に
おいて規定されたこの発明の範囲から逸脱することな
く、種々の変更および修正をなし得るものである。
【図１】この発明が取り込まれたコンピュータ・システ
ムのブロック図である。
ムのブロック図である。
【図２】図１に示されているメモリ・サブシステムのブ
ロック図である。
ロック図である。
【図３】該メモリ・サブシステムにおいて用いられるメ
モリ・モジュールのブロック図である。
モリ・モジュールのブロック図である。
【図４】この発明によってメモリ構成を決定するための
装置のブロック図である。
装置のブロック図である。
１０−−コンピュータ・システム；１２−−マイクロプ
ロセッサ；１４−−メモリ・コントローラ；１６−−メ
モリ；２０−−Ｉ／Ｏ コントローラ；２８−−外部シ
フト・レジスタ；３８−−アドレス・バス；４０−−デ
ータ・バス；４２−−ドライバ；５０−−内部シフト・
レジスタ；６０−−ロジック回路；６２，６４，６６，
６８−−比較器；７２，７４，７６，７８−−データ・
セレクタ；９０−−メモリ構成レジスタ；
ロセッサ；１４−−メモリ・コントローラ；１６−−メ
モリ；２０−−Ｉ／Ｏ コントローラ；２８−−外部シ
フト・レジスタ；３８−−アドレス・バス；４０−−デ
ータ・バス；４２−−ドライバ；５０−−内部シフト・
レジスタ；６０−−ロジック回路；６２，６４，６６，
６８−−比較器；７２，７４，７６，７８−−データ・
セレクタ；９０−−メモリ構成レジスタ；
Claims (1)
- 【請求項１】メモリ・モジュールを制御する際に用いる
ための、メモリ・モジュールの構成を決定するための装
置であって、前記メモリ・モジュールの各々は存在検出
ビットを生成させるものであり：前記メモリ・モジュー
ル（１ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ，４ａ，４
ｂ）の各々からの前記存在検出ビットを並列に受け入れ
て、前記存在検出ビットを格納するための外部レジスタ
（２８）；前記メモリ・モジュールを制御するためのメ
モリ・コントローラ集積回路（１４）であって、前記存
在検出ビットを格納するための内部レジスタ（５０）を
含んでいる前記メモリ・コントローラ集積回路；前記外
部レジスタ（２８）から前記内部レジスタ（５０）に対
して前記存在検出ビットを直列的に伝送するための手段
（３２，３０）；および前記存在検出ビットに応答して
メモリ構成を決定するための、前記メモリ・コントロー
ラ集積回路内のロジック手段（６０，９０）；を含んで
なることを特徴とする前記の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US003,194 | 1987-01-14 | ||
| US08/003,194 US5446860A (en) | 1993-01-11 | 1993-01-11 | Apparatus for determining a computer memory configuration of memory modules using presence detect bits shifted serially into a configuration register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06243025A true JPH06243025A (ja) | 1994-09-02 |
| JP3634393B2 JP3634393B2 (ja) | 2005-03-30 |
Family
ID=21704649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35021093A Expired - Fee Related JP3634393B2 (ja) | 1993-01-11 | 1993-12-29 | コンピュータ・メモリの構成を決定するための装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5446860A (ja) |
| JP (1) | JP3634393B2 (ja) |
| DE (1) | DE4324521C2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5678018A (en) * | 1994-12-16 | 1997-10-14 | International Business Machines Corporation | Cache address modification control |
| US5862320A (en) * | 1995-12-22 | 1999-01-19 | Cirrus Logic, Inc. | SDRAM DIMM presence detect interface |
| DE59610672D1 (de) * | 1995-12-29 | 2003-09-25 | Siemens Ag | Verfahren und Anordnung zum Konvertieren von Speicheradressen in Speicheransteuersignale |
| US6005546A (en) | 1996-03-21 | 1999-12-21 | S3 Incorporated | Hardware assist for YUV data format conversion to software MPEG decoder |
| US5860134A (en) * | 1996-03-28 | 1999-01-12 | International Business Machines Corporation | Memory system with memory presence and type detection using multiplexed memory line function |
| US5813029A (en) | 1996-07-09 | 1998-09-22 | Micron Electronics, Inc. | Upgradeable cache circuit using high speed multiplexer |
| US5786769A (en) * | 1996-12-11 | 1998-07-28 | International Business Machines Corporation | Method and system for detecting the presence of adapter cards |
| US6055600A (en) * | 1996-12-19 | 2000-04-25 | International Business Machines Corporation | Method and apparatus for detecting the presence and identification of level two cache modules |
| US6219440B1 (en) | 1997-01-17 | 2001-04-17 | The University Of Connecticut | Method and apparatus for modeling cellular structure and function |
| US6154825A (en) * | 1997-03-07 | 2000-11-28 | Intel Corporation | Method and apparatus for addressing a memory resource comprising memory devices having multiple configurations |
| US6092146A (en) * | 1997-07-31 | 2000-07-18 | Ibm | Dynamically configurable memory adapter using electronic presence detects |
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