JPH02287646A - メモリ拡張方式 - Google Patents
メモリ拡張方式Info
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- JPH02287646A JPH02287646A JP1108724A JP10872489A JPH02287646A JP H02287646 A JPH02287646 A JP H02287646A JP 1108724 A JP1108724 A JP 1108724A JP 10872489 A JP10872489 A JP 10872489A JP H02287646 A JPH02287646 A JP H02287646A
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- memory module
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- General Physics & Mathematics (AREA)
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- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、コンピュータシステムに用いられるメモリ拡
張方式に係るもので、特に、メモリ容量を異にする複数
種のメモリモジュールを実装可能な複数のスロットをも
つシステムに用いて好適なメモリ拡張方式に関する。
張方式に係るもので、特に、メモリ容量を異にする複数
種のメモリモジュールを実装可能な複数のスロットをも
つシステムに用いて好適なメモリ拡張方式に関する。
（従来の技術）
コンピュータシステムに用いられる従来のメモリ拡張手
段を第３図を参照して説明する。
段を第３図を参照して説明する。
第３図に於いて、０１は標準装備されたメモリ、０２は
第１番目の拡張用メモリスロットに必要に応じて挿入さ
れる第１番目のオプションメモリモジュール、０３は第
ｎ番目の拡張用メモリリード トに必要に応じて挿入さ
れる第ｎ番目のオプションメモリモジュール、０４はメ
モリリード（ＭＥＭＯＲＹＲＥＡＤ） 、 メモＩＪ
ライト（ＭＥＭＯＲＹ ＷＲＩＴＥ） 、 ＩＪ
７１／ツシユ（ＲＥＰＲＥＳＨ）等のメモリアクセス信
号から、例えばＤＲＡＭであれば、ＲＡＳ、ＣＡＳ。
第１番目の拡張用メモリスロットに必要に応じて挿入さ
れる第１番目のオプションメモリモジュール、０３は第
ｎ番目の拡張用メモリリード トに必要に応じて挿入さ
れる第ｎ番目のオプションメモリモジュール、０４はメ
モリリード（ＭＥＭＯＲＹＲＥＡＤ） 、 メモＩＪ
ライト（ＭＥＭＯＲＹ ＷＲＩＴＥ） 、 ＩＪ
７１／ツシユ（ＲＥＰＲＥＳＨ）等のメモリアクセス信
号から、例えばＤＲＡＭであれば、ＲＡＳ、ＣＡＳ。
Ｗ／Ｒ等のメモリコントロール信号を生成するメモリコ
ントロール信号生成回路、０５はメモリアクセスアドレ
ス（ＡＤＤＲＥＳＳ ）をデコードし、同アドレスが上
記各メモリ（０１，０２，０３）のいずれの領域内にあ
るかを判別するアドレスデコード回路、Ｏ６はメモリコ
ントロール信号生成回路０４から出力されるメモリコン
トロール信号をアドレスデコード回路０５から出力され
るメモリ０１のアドレスデコード信号により出力制御し
、標準装備されたメモリＯ１に固有のメモリコントロー
ル信号（ＣＯＮＴ Ｏ）を出力するアンドゲート回路、
０７は同じくメモリコントロール信号生成回路０４から
出力されるメモリコントロール信号をアドレスデコード
回路０５から出力されるメモリモジュール０２のアドレ
スデコード信号により出力制御し、第１番目のオプショ
ンメモリモジュール０２に固有のメモリコントロール信
号（ＣＯＮＴ ｌ）を出力するアンドゲート回路、０８
は同じくメモリコントロール信号生成回路０４から出力
されたメモリコントロール信号（ＣＯＮＴ ｎ）をアト
１ノスデコード回路０５から出力されるメモリモジュー
ル０３のアドレスデコード信号により出力制御し、第ｎ
番目のオプションメモリモジュール０３に固有のメモリ
コントロール信号（ＣＯＮＴ ｎ）を出力するアンドゲ
ート回路である。
ントロール信号生成回路、０５はメモリアクセスアドレ
ス（ＡＤＤＲＥＳＳ ）をデコードし、同アドレスが上
記各メモリ（０１，０２，０３）のいずれの領域内にあ
るかを判別するアドレスデコード回路、Ｏ６はメモリコ
ントロール信号生成回路０４から出力されるメモリコン
トロール信号をアドレスデコード回路０５から出力され
るメモリ０１のアドレスデコード信号により出力制御し
、標準装備されたメモリＯ１に固有のメモリコントロー
ル信号（ＣＯＮＴ Ｏ）を出力するアンドゲート回路、
０７は同じくメモリコントロール信号生成回路０４から
出力されるメモリコントロール信号をアドレスデコード
回路０５から出力されるメモリモジュール０２のアドレ
スデコード信号により出力制御し、第１番目のオプショ
ンメモリモジュール０２に固有のメモリコントロール信
号（ＣＯＮＴ ｌ）を出力するアンドゲート回路、０８
は同じくメモリコントロール信号生成回路０４から出力
されたメモリコントロール信号（ＣＯＮＴ ｎ）をアト
１ノスデコード回路０５から出力されるメモリモジュー
ル０３のアドレスデコード信号により出力制御し、第ｎ
番目のオプションメモリモジュール０３に固有のメモリ
コントロール信号（ＣＯＮＴ ｎ）を出力するアンドゲ
ート回路である。
上記した第３図に示す従来のメモリ拡張手段に於いては
、アドレスデコード回路０５から出力されるアドレスデ
コード信号がメモリモジュールの容量で定められた固定
のアドレス範囲を対象に生成されるため、例えばそのメ
モリ容量を超えた大容量のメモリモジュールの増設か困
難であり、拡張性に乏しいという欠点を有していた。又
、オプションメモリモジュールの有無を、書込みデータ
と読出しデータの比較判別により行なっているため、メ
モリモジュールの増設はアドレスデコードの順（Ｍ 、
？ＪＪの増設は第１−１１１ｕ＋のオプションメモリモ
ジュール、最後の増設は第ｎ番目のオプションメモリモ
ジュール）に行なわなければならず、従ってユーザの操
作性に欠けるという問題があった。
、アドレスデコード回路０５から出力されるアドレスデ
コード信号がメモリモジュールの容量で定められた固定
のアドレス範囲を対象に生成されるため、例えばそのメ
モリ容量を超えた大容量のメモリモジュールの増設か困
難であり、拡張性に乏しいという欠点を有していた。又
、オプションメモリモジュールの有無を、書込みデータ
と読出しデータの比較判別により行なっているため、メ
モリモジュールの増設はアドレスデコードの順（Ｍ 、
？ＪＪの増設は第１−１１１ｕ＋のオプションメモリモ
ジュール、最後の増設は第ｎ番目のオプションメモリモ
ジュール）に行なわなければならず、従ってユーザの操
作性に欠けるという問題があった。
（発明が解決しようとする課題）
上述したように従来のメモリ拡張手段に於いては、オプ
ションメモリモジュールの容量が固定であるため、例え
ばそのメモリ容量を超えたメモリモジュールの増設が困
難であり、拡張性に乏しいという欠点を有していた。又
、オプションメモリモジュールの有無を書込みデータと
読出しデータの比較判別により行なっているため、メモ
リモジュールの増設をアドレスデコード類に従って（決
められたスロット類に）行なわなければならず、ユーザ
の操作性に欠けるという問題があった。
ションメモリモジュールの容量が固定であるため、例え
ばそのメモリ容量を超えたメモリモジュールの増設が困
難であり、拡張性に乏しいという欠点を有していた。又
、オプションメモリモジュールの有無を書込みデータと
読出しデータの比較判別により行なっているため、メモ
リモジュールの増設をアドレスデコード類に従って（決
められたスロット類に）行なわなければならず、ユーザ
の操作性に欠けるという問題があった。
本発明は上記実情に鑑みなされたもので、増設メモリの
容】及び実装順序が特定されず、任意のスロットに任意
容量のメモリモジュールを増設できる、拡張性に富み、
かつ操作性を改善したメモリ拡張方式を堤供することを
目的とする。
容】及び実装順序が特定されず、任意のスロットに任意
容量のメモリモジュールを増設できる、拡張性に富み、
かつ操作性を改善したメモリ拡張方式を堤供することを
目的とする。
［発明の構成］
（課題を解決するための手段及び作用）本発明は、メモ
リ容量を異にする複数種のメモリモジュールを実装可能
な複数のスロットをもつシステムに用いて好適なメモリ
拡張方式に係るもので、上記各スロットに設けられ、そ
れぞれ自スロットに実装されたメモリモジュールのメモ
リ容量を含む自スロットのメモリ実装状態を示す情報を
出力する複数組のステータスラインと、これら各ステー
タスラインの情報とメモリアクセスアドレスとを受けて
、アクセス対象となるメモリモジュール実装スロットを
判定する手段と、この判定結果の信号に従い上記各スロ
ットをｊｌｉ位にメモリアクセス制御のための各イ＝号
を選択的に活性化する手段とを有して、メモリモジュー
ルが実装されたスロットに対し、その実装メモリモジュ
ールの８ ｍに従うメモリアクセス制御を行なう構成と
したもので、これにより、メモリ拡張用の複数のスロッ
トを有してなるシステムに於いて、任意のスロットに任
意容量のメモリモジュールを実装でき、これにより、拡
張用のメモリモジュールの容量を特定化せず、かつメモ
リ実装順序でｌを一切行慮せずに、簡単な操作で容易に
所望する容】をもつ効率の良いメモリ拡張が可能となる
。
リ容量を異にする複数種のメモリモジュールを実装可能
な複数のスロットをもつシステムに用いて好適なメモリ
拡張方式に係るもので、上記各スロットに設けられ、そ
れぞれ自スロットに実装されたメモリモジュールのメモ
リ容量を含む自スロットのメモリ実装状態を示す情報を
出力する複数組のステータスラインと、これら各ステー
タスラインの情報とメモリアクセスアドレスとを受けて
、アクセス対象となるメモリモジュール実装スロットを
判定する手段と、この判定結果の信号に従い上記各スロ
ットをｊｌｉ位にメモリアクセス制御のための各イ＝号
を選択的に活性化する手段とを有して、メモリモジュー
ルが実装されたスロットに対し、その実装メモリモジュ
ールの８ ｍに従うメモリアクセス制御を行なう構成と
したもので、これにより、メモリ拡張用の複数のスロッ
トを有してなるシステムに於いて、任意のスロットに任
意容量のメモリモジュールを実装でき、これにより、拡
張用のメモリモジュールの容量を特定化せず、かつメモ
リ実装順序でｌを一切行慮せずに、簡単な操作で容易に
所望する容】をもつ効率の良いメモリ拡張が可能となる
。
（実施例）
以下図面を参照して本発明の一実施例を説明する。尚、
ここでは説明を容易にするため、システムに設けたメモ
リ拡張用のスロット数を２ （「１−ｓ ２ ） 、同
スロットに実装されるオプションメモリモジュールのメ
モリ容量を２５６■ぐバイト７１Ｍバイトの２′１−ｒ
ｉとしている。
ここでは説明を容易にするため、システムに設けたメモ
リ拡張用のスロット数を２ （「１−ｓ ２ ） 、同
スロットに実装されるオプションメモリモジュールのメ
モリ容量を２５６■ぐバイト７１Ｍバイトの２′１−ｒ
ｉとしている。
第１図は本発明の一実施例を示すブロック図である。
図中、ｌは標準装備されたメモリ、２は第１番目の拡張
用メモリスロット、２Ｍは同スロット２に必要に応じて
実装されるオプションメモリモジュール、３は第ｎ番目
の拡張用メモリスロット、３Ｍは同スロット３に必要に
応じて実装されるオプションメモリモジュールである。
用メモリスロット、２Ｍは同スロット２に必要に応じて
実装されるオプションメモリモジュール、３は第ｎ番目
の拡張用メモリスロット、３Ｍは同スロット３に必要に
応じて実装されるオプションメモリモジュールである。
２１は第１番目の拡張用メモリスロット２より出力され
るステータスライン、３１は第ｎ番目の拡張用メモリス
ロット３より出力されるステータスラインであり、それ
ぞれオプションメモリモジュールが実装されることによ
り、その実装メモリモジュールのメモリ容量を示すステ
ータス情報が出力される。即ち、ここでは、各ステータ
スライン２１、３１共に、２ビツトのライン構成でなり
、その２ビツトのステータス信号（Ｓ Ｔ ５１− Ａ
。
るステータスライン、３１は第ｎ番目の拡張用メモリス
ロット３より出力されるステータスラインであり、それ
ぞれオプションメモリモジュールが実装されることによ
り、その実装メモリモジュールのメモリ容量を示すステ
ータス情報が出力される。即ち、ここでは、各ステータ
スライン２１、３１共に、２ビツトのライン構成でなり
、その２ビツトのステータス信号（Ｓ Ｔ ５１− Ａ
。
ＳＴＳ ｉ−Ｂ ；但しｉ−１又はｎ）が“０，１゜（
“０１讃ロウレベル、１１°−１＋ハイレベル）である
とき、２５６にバイトのオプションメモリモジュールが
実装されていることを示し、“１，０”であるとき、１
Ｍバイトのオプションメモリモジュールが実装されてい
ることを示し、１１″であるとき、オプションメモリモ
ジュールが実装されていない（空きスロット）状態を示
す。この際の各拡張用メモリスロット２，３に実装され
るオプションメモリモジュール（２Ｍ、 ３Ｍ）のメモ
リ容量と同メモリモジュールから出力されるステータス
信号との関係を表−１に示す。尚、ここではオプション
メモリモジュール（２Ｍ、 ３Ｍ）から出力されるステ
ータス信号を５ＴＳ−Ａ、５ＴＳ−Ｂと表記し、第１番
目の拡張用メモリスロット２から出力されるステータス
ライン２１上のステータス信号を５ＴＳＩ−Ａ、５ＴＳ
Ｉ−Ｂと表記し、第ｎ番目の拡張用メモリスロット３か
ら出力されるステータスライン３１上のステータス信号
を５ＴＳｎ−Ａ、５ＴＳｎ−Ｂと表記する。
“０１讃ロウレベル、１１°−１＋ハイレベル）である
とき、２５６にバイトのオプションメモリモジュールが
実装されていることを示し、“１，０”であるとき、１
Ｍバイトのオプションメモリモジュールが実装されてい
ることを示し、１１″であるとき、オプションメモリモ
ジュールが実装されていない（空きスロット）状態を示
す。この際の各拡張用メモリスロット２，３に実装され
るオプションメモリモジュール（２Ｍ、 ３Ｍ）のメモ
リ容量と同メモリモジュールから出力されるステータス
信号との関係を表−１に示す。尚、ここではオプション
メモリモジュール（２Ｍ、 ３Ｍ）から出力されるステ
ータス信号を５ＴＳ−Ａ、５ＴＳ−Ｂと表記し、第１番
目の拡張用メモリスロット２から出力されるステータス
ライン２１上のステータス信号を５ＴＳＩ−Ａ、５ＴＳ
Ｉ−Ｂと表記し、第ｎ番目の拡張用メモリスロット３か
ら出力されるステータスライン３１上のステータス信号
を５ＴＳｎ−Ａ、５ＴＳｎ−Ｂと表記する。
表 −１
４はメモリコントロール信号生成回路であり、メモリア
クセスのための、メモリリード（ＭＥＭＯＲＹＲＥＡＤ
） 、 メモリライト（ＭＥＭＯＲＹ ＷＲＩＴＥ）
、 リフレッシュ（Ｉ？ＥＩ”ｌ？ＥＳＩ ）等の
各種メモリアクセス信号をもとにメモリコントロール１
ａ号（ＤＲＡＭであれば、ＲＡＳ、ＣＡＳ、Ｗ／Ｒ等）
を生成する。
クセスのための、メモリリード（ＭＥＭＯＲＹＲＥＡＤ
） 、 メモリライト（ＭＥＭＯＲＹ ＷＲＩＴＥ）
、 リフレッシュ（Ｉ？ＥＩ”ｌ？ＥＳＩ ）等の
各種メモリアクセス信号をもとにメモリコントロール１
ａ号（ＤＲＡＭであれば、ＲＡＳ、ＣＡＳ、Ｗ／Ｒ等）
を生成する。
５は上記各ステータスライン２１．３１上のステータス
信号（ＳＴＳＩ−Ａ、５ＴＳＩ−Ｂ。
信号（ＳＴＳＩ−Ａ、５ＴＳＩ−Ｂ。
５ＴＳｎ−Ａ、５ＴＳｎ−Ｂ）をもとに、メモリアクセ
スアドレス（ＡＤＤＲＥＳＳ ＞ １０をデコードし
、同アドレスが標準装備されたメモリｌの領域内である
か、又は、第１番目の拡張用メモリスロット２に実装さ
れたオブンヨンメモリモジュール２Ｍ、第ｎ番目の拡張
用メモリスロット３に実装されたオプションメモリモジ
ュール３Ｍのうちの、いずれのオプションメモリモジュ
ールの領域内であるかを判別するアドレスデコード回路
であり、メモリアクセスアドレス（ＡＤＤＩ？ＥＳＳ
） １０が標準装備されたメモリ１の領域内にあるとき
、信号線５１にゲートイネーブル信号（“１°）を出力
し、上記アドレス（ＡＤＤＲ［？ＳＳ ） １０が第１
番目の拡張用メモリスロット２に実装されたオプション
メモリモジュール２Ｍの領域内にあるとき、信号線５２
にゲートイネーブル信号（“１”）を出力し、上記アド
レス（Ａｔ）１）ＲＩＥＳＳ ）１０が第ｎ番目の拡張
用メモリスロット３に実装されたオプションメモリモジ
ュール３Ｍの領域内にあるとき、信号線５３にゲートイ
ネーブル信号（“１“）を出力する。
スアドレス（ＡＤＤＲＥＳＳ ＞ １０をデコードし
、同アドレスが標準装備されたメモリｌの領域内である
か、又は、第１番目の拡張用メモリスロット２に実装さ
れたオブンヨンメモリモジュール２Ｍ、第ｎ番目の拡張
用メモリスロット３に実装されたオプションメモリモジ
ュール３Ｍのうちの、いずれのオプションメモリモジュ
ールの領域内であるかを判別するアドレスデコード回路
であり、メモリアクセスアドレス（ＡＤＤＩ？ＥＳＳ
） １０が標準装備されたメモリ１の領域内にあるとき
、信号線５１にゲートイネーブル信号（“１°）を出力
し、上記アドレス（ＡＤＤＲ［？ＳＳ ） １０が第１
番目の拡張用メモリスロット２に実装されたオプション
メモリモジュール２Ｍの領域内にあるとき、信号線５２
にゲートイネーブル信号（“１”）を出力し、上記アド
レス（Ａｔ）１）ＲＩＥＳＳ ）１０が第ｎ番目の拡張
用メモリスロット３に実装されたオプションメモリモジ
ュール３Ｍの領域内にあるとき、信号線５３にゲートイ
ネーブル信号（“１“）を出力する。
６はメモリコントロール信号生成回路４から出力される
メモリコントロール信号をアドレスデコード回路５の信
号線５１から出力されるゲートイネーブル信号（“１”
）により出力制御して、標準装備されたメモリ１に固有
のメモリコントロール信号（ＣＯＮＴ Ｏ）を選択的に
出力制御するアンドゲート回路である。７はメモリコン
トロール信号生成回路４から出力されるメモリコントロ
ール信号をアドレスデコード回路５の信号線５２がら出
力されるゲートイネーブル信号（“１″）により出力制
御して、第１番目の拡張用メモリスロット２に実装され
たオプションメモリモジュール２Ｍに固ａのメモリコン
トロール信号（ＣＯＮＴ １）を選択的に出力制御する
アンドゲート回路である。８はメモリコントロール信号
生成回路４から出力されるメモリコントロール信号をア
ドレスデコード回路５の信号線５３から出力されるゲー
トイネーブル信号（“１”）により出力制御して、第ｎ
番目の拡張用メモリスロット３に実装されたオプション
メモリモジュール圓に固有のメモリコントロール信号（
ＣＯＮＴ ｎ）を選択的に出力制御するアンドゲート回
路である。９はリード／ライトデータの転送に（共され
るデータバス（ＤＡＴＡ）である。
メモリコントロール信号をアドレスデコード回路５の信
号線５１から出力されるゲートイネーブル信号（“１”
）により出力制御して、標準装備されたメモリ１に固有
のメモリコントロール信号（ＣＯＮＴ Ｏ）を選択的に
出力制御するアンドゲート回路である。７はメモリコン
トロール信号生成回路４から出力されるメモリコントロ
ール信号をアドレスデコード回路５の信号線５２がら出
力されるゲートイネーブル信号（“１″）により出力制
御して、第１番目の拡張用メモリスロット２に実装され
たオプションメモリモジュール２Ｍに固ａのメモリコン
トロール信号（ＣＯＮＴ １）を選択的に出力制御する
アンドゲート回路である。８はメモリコントロール信号
生成回路４から出力されるメモリコントロール信号をア
ドレスデコード回路５の信号線５３から出力されるゲー
トイネーブル信号（“１”）により出力制御して、第ｎ
番目の拡張用メモリスロット３に実装されたオプション
メモリモジュール圓に固有のメモリコントロール信号（
ＣＯＮＴ ｎ）を選択的に出力制御するアンドゲート回
路である。９はリード／ライトデータの転送に（共され
るデータバス（ＤＡＴＡ）である。
第２図は上記実施例に於いて用いられる２種のオプショ
ンメモリモジュールの構成を示したちので、同図（ａ）
は１Ｍバイトのオプションメモリモジュール、同図（ｂ
）は２５６にハイドのオプションメモリモジュールを示
す。第２図（ａ）に示す１Ｍバイトのオプションメモリ
モジュールからは、５ＴＳ−Ａ、Ｂ−”１．Ｏ”のステ
ータス１３号が出力され、２５６にバイトのオプション
メモリモジュールからは、５ＴＳ−Ａ。
ンメモリモジュールの構成を示したちので、同図（ａ）
は１Ｍバイトのオプションメモリモジュール、同図（ｂ
）は２５６にハイドのオプションメモリモジュールを示
す。第２図（ａ）に示す１Ｍバイトのオプションメモリ
モジュールからは、５ＴＳ−Ａ、Ｂ−”１．Ｏ”のステ
ータス１３号が出力され、２５６にバイトのオプション
メモリモジュールからは、５ＴＳ−Ａ。
Ｂ−“０．１″のステータス信号が出力される。
ここで上記第１図乃至第２図を参照して本発明の一実施
例に於ける動作を説明する。
例に於ける動作を説明する。
各拡張用メモリスロット２．３に、オプションメモリモ
ジュールが実装されていない状態では、第１番目の拡張
用メモリスロット２のステータスライン２１のステータ
ス信号（ＳＴＳＩ−Ａ。
ジュールが実装されていない状態では、第１番目の拡張
用メモリスロット２のステータスライン２１のステータ
ス信号（ＳＴＳＩ−Ａ。
５ＴＳＩ−Ｂ）、及び第ｎ番目の拡張用メモリスロット
３のステータスライン：３１のステータス信号（ＳＴＳ
ｎ−Ａ、５ＴＳｎ−Ｂ）がそれぞれ′１゜レベルとなっ
ており、この信号状態から、アドレスデコード回路５は
、各拡張用メモリスロット２゜３にオプションメモリモ
ジュールが実装されていないことを認識して、信号線５
２．５３をそれぞれ“Ｏ゛レベルし、アンドゲート回路
７．８を閉制御して、各拡張用メモリスロット２．３へ
のメモリコントロール信号（ＣＯＮＴ １． Ｃ０ＮＴ
ｎ）の供給を禁止する。
３のステータスライン：３１のステータス信号（ＳＴＳ
ｎ−Ａ、５ＴＳｎ−Ｂ）がそれぞれ′１゜レベルとなっ
ており、この信号状態から、アドレスデコード回路５は
、各拡張用メモリスロット２゜３にオプションメモリモ
ジュールが実装されていないことを認識して、信号線５
２．５３をそれぞれ“Ｏ゛レベルし、アンドゲート回路
７．８を閉制御して、各拡張用メモリスロット２．３へ
のメモリコントロール信号（ＣＯＮＴ １． Ｃ０ＮＴ
ｎ）の供給を禁止する。
又、第１ Ｉ Ｉｆｆの拡張用メモリスロット２に、第
２図（ａ）に示す、１Ｍバイトのオプションメモリモジ
ュールが実装されると、ステータスライン２１上ニハ、
５ＴＳＩ−Ａ、Ｂ−’１ ０” （りステータス信号が
出力され、このステータス信号がアドレスデコード回路
５に供給される。アドレスデコード回路５は、この信号
状！Ｆ３（ＳＴＳＩ−ＡＢ−“１．０”）から、第１番
目の拡張用メモリスロット２に、第２図（ａ）に示す１
Ｍバイト構成のオプションメモリモジュール２Ｍが実装
されていることを認識し、メモリアクセスアドレス１０
が上３２１Ｍバイトのオプションメモリモジュール２Ｍ
の領域内にあるとき、信号線５２にゲートイネーブル信
号（“１“）を出力して、アンドゲート回路７より、オ
プションメモリモジュール２Ｍに固有のメモリコントロ
ール信号（ＣＯＮＴ １）を出力し、第１番目の拡張用
メモリスロット２に実装された１Ｍバイト構成のオプシ
ョンメモリモジュール２Ｍのリード／ライトアクセスを
可能にする。
２図（ａ）に示す、１Ｍバイトのオプションメモリモジ
ュールが実装されると、ステータスライン２１上ニハ、
５ＴＳＩ−Ａ、Ｂ−’１ ０” （りステータス信号が
出力され、このステータス信号がアドレスデコード回路
５に供給される。アドレスデコード回路５は、この信号
状！Ｆ３（ＳＴＳＩ−ＡＢ−“１．０”）から、第１番
目の拡張用メモリスロット２に、第２図（ａ）に示す１
Ｍバイト構成のオプションメモリモジュール２Ｍが実装
されていることを認識し、メモリアクセスアドレス１０
が上３２１Ｍバイトのオプションメモリモジュール２Ｍ
の領域内にあるとき、信号線５２にゲートイネーブル信
号（“１“）を出力して、アンドゲート回路７より、オ
プションメモリモジュール２Ｍに固有のメモリコントロ
ール信号（ＣＯＮＴ １）を出力し、第１番目の拡張用
メモリスロット２に実装された１Ｍバイト構成のオプシ
ョンメモリモジュール２Ｍのリード／ライトアクセスを
可能にする。
又、第ｎ番目の拡張用メモリスロット３に、第２図（ｂ
）に示す、２５６にバイトのオプションメモリモジュー
ルが実装されると、ステータスライン３１上には、５Ｔ
Ｓｎ−Ａ、Ｂ＝ ’０．１”のステータス信号が出力さ
れ、このステータス信号がアドレスデコード回路５に供
給される。アドレスデコード回路５は、この信号状、聾
（３Ｔ Ｓ ｎ−Ａ、Ｂ−”０．１” ）から、第ｎ番
ＩＩＩの拡張用メモリスロット３に、第２図（ｂ）に示
す２５６にバイト構成のオプションメモリモジュール３
Ｍが実装されていることを認識し、メモリアクセスアド
レスｌＯが上記２５６にバイトのオプションメモリモジ
ュール３Ｍの領域内にあるとき、信号線５３にゲートイ
ネーブル信号（“１”）を出力して、アニドゲート回路
８より、オプションメモリモジュール３Ｍに固有のメモ
リコントロール信号（Ｃｆ）ＮＴ ｎ）を出力し、第ｎ
番目の拡張用メモリスロット３に実装された２５６にバ
イト構成のオプションメモリモジュール３Ｍのリード／
ライトアクセスを可能にする。
）に示す、２５６にバイトのオプションメモリモジュー
ルが実装されると、ステータスライン３１上には、５Ｔ
Ｓｎ−Ａ、Ｂ＝ ’０．１”のステータス信号が出力さ
れ、このステータス信号がアドレスデコード回路５に供
給される。アドレスデコード回路５は、この信号状、聾
（３Ｔ Ｓ ｎ−Ａ、Ｂ−”０．１” ）から、第ｎ番
ＩＩＩの拡張用メモリスロット３に、第２図（ｂ）に示
す２５６にバイト構成のオプションメモリモジュール３
Ｍが実装されていることを認識し、メモリアクセスアド
レスｌＯが上記２５６にバイトのオプションメモリモジ
ュール３Ｍの領域内にあるとき、信号線５３にゲートイ
ネーブル信号（“１”）を出力して、アニドゲート回路
８より、オプションメモリモジュール３Ｍに固有のメモ
リコントロール信号（Ｃｆ）ＮＴ ｎ）を出力し、第ｎ
番目の拡張用メモリスロット３に実装された２５６にバ
イト構成のオプションメモリモジュール３Ｍのリード／
ライトアクセスを可能にする。
又、第１番目の拡張用メモリスロット２に、第２図（ｂ
）に示す２５６にバイト構成のオプションメモリモジュ
ール２Ｍが実装され、第ｎ番目の拡張用メモリスロット
３に、ＴＳ２図（ａ）に示す１Ｍバイトのオプションメ
モリモジュール３Ｍが実装されると、ステータスライン
２１上には、５ＴＳＩ−Ａ、Ｂ−“０．１”のステータ
ス信号が出力され、ステータスライン３１上には５ＴＳ
ｎ−Ａ、Ｂ−’１．Ｏ″のステータス信号が出力されて
、これらの各ステータス信号がアドレスデコード回路５
に供給される。アドレスデコード回路５は、この信号状
態（ＳＴＳＩ−Ａ、Ｂ−”０．１− ５ＴＳｎ−Ａ、Ｂ
−’１．０’）から、第１番目の拡張用メモリスロット
２に、第２図（ｂ）に示す２５６にバイト構成のオプシ
ョンメモリモジュール２Ｍが実装され、第ｎ番目の拡張
用メモリスロット３に、ＴＳ２図（ａ）に示す１Ｍバイ
ト構成のオプションメモリモジュール３Ｍが実装されて
いることを認識して、メモリアクセスアドレスｌＯ力（
上ご己オプションメモリモジュール２Ｍの領域内にある
とき、信号線５２にゲートイネーブル信号（１”）を出
力して、アンドゲート回路７より、オプションメモリモ
ジ、ニール２旧こ固有のメモリコントロール信号（ＣＯ
ＮＴ １）を出力し、第１番［１の拡張用メモリスロッ
ト２に実装された２５６にバイト構成のオプションメモ
リモジユー・ル２Ｍのリード／ライトアクセスを可能に
する。更に、メモリアクセスアドレス１０が上記オブシ
ョごメモリモジュール３Ｍの領域内にあるとき、信号線
５３にゲートイネーブル信号（“１”）を出力して、ア
ンドゲート回路８より、オプションメモリモジュール３
Ｍに固有のメモリコントロール信号（ＣＯＮＴ ｎ）を
出力し、第ｎ番目の拡張用メモリスロット３に実装され
た１Ｍバイト構成のオプションメモリモジュール３Ｍの
リード／ライトアクセスを可能にする。
）に示す２５６にバイト構成のオプションメモリモジュ
ール２Ｍが実装され、第ｎ番目の拡張用メモリスロット
３に、ＴＳ２図（ａ）に示す１Ｍバイトのオプションメ
モリモジュール３Ｍが実装されると、ステータスライン
２１上には、５ＴＳＩ−Ａ、Ｂ−“０．１”のステータ
ス信号が出力され、ステータスライン３１上には５ＴＳ
ｎ−Ａ、Ｂ−’１．Ｏ″のステータス信号が出力されて
、これらの各ステータス信号がアドレスデコード回路５
に供給される。アドレスデコード回路５は、この信号状
態（ＳＴＳＩ−Ａ、Ｂ−”０．１− ５ＴＳｎ−Ａ、Ｂ
−’１．０’）から、第１番目の拡張用メモリスロット
２に、第２図（ｂ）に示す２５６にバイト構成のオプシ
ョンメモリモジュール２Ｍが実装され、第ｎ番目の拡張
用メモリスロット３に、ＴＳ２図（ａ）に示す１Ｍバイ
ト構成のオプションメモリモジュール３Ｍが実装されて
いることを認識して、メモリアクセスアドレスｌＯ力（
上ご己オプションメモリモジュール２Ｍの領域内にある
とき、信号線５２にゲートイネーブル信号（１”）を出
力して、アンドゲート回路７より、オプションメモリモ
ジ、ニール２旧こ固有のメモリコントロール信号（ＣＯ
ＮＴ １）を出力し、第１番［１の拡張用メモリスロッ
ト２に実装された２５６にバイト構成のオプションメモ
リモジユー・ル２Ｍのリード／ライトアクセスを可能に
する。更に、メモリアクセスアドレス１０が上記オブシ
ョごメモリモジュール３Ｍの領域内にあるとき、信号線
５３にゲートイネーブル信号（“１”）を出力して、ア
ンドゲート回路８より、オプションメモリモジュール３
Ｍに固有のメモリコントロール信号（ＣＯＮＴ ｎ）を
出力し、第ｎ番目の拡張用メモリスロット３に実装され
た１Ｍバイト構成のオプションメモリモジュール３Ｍの
リード／ライトアクセスを可能にする。
このように、メモリ拡張用のスロットが複数存在し、こ
れらスロットに実装されるオプションメモリモジュール
がメモリ容量を異にして珈数種存在する場合であっても
、任意のメモリ容量をもつオプションメモリモジュール
を任意のスロットに実装して、正常にリード／ライトア
クセスできる。
れらスロットに実装されるオプションメモリモジュール
がメモリ容量を異にして珈数種存在する場合であっても
、任意のメモリ容量をもつオプションメモリモジュール
を任意のスロットに実装して、正常にリード／ライトア
クセスできる。
尚、上記実施例では、メモリ拡張用のスロット数を２と
し、オプションメモリモジュールを１Ｍバイト構成と２
５６にバイト構成の２種としているが、これに限らず、
例えば、５１２にバイト、２Ｍバイト、４Ｍバイト、８
Ｍバイト、１６Ｍバイト、３２Ｍバイト等のメモリにつ
いても上記実施例と同様に用いることができ、スロット
数も、ステータスラインの本数（ビット数）を増すこと
により、容易に増加できる。
し、オプションメモリモジュールを１Ｍバイト構成と２
５６にバイト構成の２種としているが、これに限らず、
例えば、５１２にバイト、２Ｍバイト、４Ｍバイト、８
Ｍバイト、１６Ｍバイト、３２Ｍバイト等のメモリにつ
いても上記実施例と同様に用いることができ、スロット
数も、ステータスラインの本数（ビット数）を増すこと
により、容易に増加できる。
〔発明の効果］
以上詳記したように本発明のメモリ拡張方式によれば、
拡張用のメモリモジュールが任意選択的に実装される複
数のスロットをもつシステムに於いて、上記各スロット
に設けられ、それぞれ自スロットに実装されたメモリモ
ジュールのメモリ容量を含む自スロットのメモリ実装状
態を示す情報を出力する複数組のステータスラインと、
これら各ステータスラインの情報とメモリアクセスアド
レスとを受けて、アクセス対象となるメモリモジュール
実装スロットを判定する手段と、この判定結果の信号に
従い上記各スロットを単位にメモリアクセス制御のため
の各信号を選択的に活性化する手段とを有して、メモリ
モジュールが実装されたスロットに対し、その実装メモ
リモジュールの容量に従うメモリアクセス制御を行なう
構成としたことにより、任意のスロットに任意容量のメ
モリモジュールを実装でき、拡張用のメモリモジュール
の容量を特定化せず、かつメモリ実装順序等を一切考慮
せずに、簡単な操作で容品に所望する容量をもつ効率の
良いメモリ拡張が可能となる。
拡張用のメモリモジュールが任意選択的に実装される複
数のスロットをもつシステムに於いて、上記各スロット
に設けられ、それぞれ自スロットに実装されたメモリモ
ジュールのメモリ容量を含む自スロットのメモリ実装状
態を示す情報を出力する複数組のステータスラインと、
これら各ステータスラインの情報とメモリアクセスアド
レスとを受けて、アクセス対象となるメモリモジュール
実装スロットを判定する手段と、この判定結果の信号に
従い上記各スロットを単位にメモリアクセス制御のため
の各信号を選択的に活性化する手段とを有して、メモリ
モジュールが実装されたスロットに対し、その実装メモ
リモジュールの容量に従うメモリアクセス制御を行なう
構成としたことにより、任意のスロットに任意容量のメ
モリモジュールを実装でき、拡張用のメモリモジュール
の容量を特定化せず、かつメモリ実装順序等を一切考慮
せずに、簡単な操作で容品に所望する容量をもつ効率の
良いメモリ拡張が可能となる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例に於けるオプションメモリモジュールの構成
を示す図、第３図は従来のメモリ拡張手段を示すブロッ
ク図である。 ■・・・標僧装儀されたメモリ、２・・・第１番目の拡
張用メモリスロット、２Ｍ・・・オプションメモリモジ
ュール、３・・・第「】番目の拡張用メモリスロット、
３Ｍ・・・オプションメモリモジュール、４・・メモリ
コントロール信号生成回路、５・・・アドレスデコード
回路、６，７．８・・・アンドゲート回路、９・・・デ
ータバス、１０・・・メモリアクセスアドレス、２１．
３１・・・ステータスライン、５ＴＳ−Ａ、５ＴＳ−Ｂ
・・・オプションメモリモジュールから出力されるステ
ータス信号、Ｓ’ｉ’５１−Ａ Ｓ”ｌ’５１−Ｂ・
・・第１番口の拡張用メモリスロット２から出力される
ステータスラ・ｒン２１上のステータス信号、５ＴＳｎ
−Ａ。 ５ＴＳｎ−Ｂ・・・第［］呑目の拡張用メモリスロット
３から出力されるステータスライン３１上のステータス
信号。 出願人代理人 弁理士 鈴江武彦 １Ｍバイトメモリモレニール ２５６にハイドメモリモジュール （ａ） （ｂ） 第２図
上記実施例に於けるオプションメモリモジュールの構成
を示す図、第３図は従来のメモリ拡張手段を示すブロッ
ク図である。 ■・・・標僧装儀されたメモリ、２・・・第１番目の拡
張用メモリスロット、２Ｍ・・・オプションメモリモジ
ュール、３・・・第「】番目の拡張用メモリスロット、
３Ｍ・・・オプションメモリモジュール、４・・メモリ
コントロール信号生成回路、５・・・アドレスデコード
回路、６，７．８・・・アンドゲート回路、９・・・デ
ータバス、１０・・・メモリアクセスアドレス、２１．
３１・・・ステータスライン、５ＴＳ−Ａ、５ＴＳ−Ｂ
・・・オプションメモリモジュールから出力されるステ
ータス信号、Ｓ’ｉ’５１−Ａ Ｓ”ｌ’５１−Ｂ・
・・第１番口の拡張用メモリスロット２から出力される
ステータスラ・ｒン２１上のステータス信号、５ＴＳｎ
−Ａ。 ５ＴＳｎ−Ｂ・・・第［］呑目の拡張用メモリスロット
３から出力されるステータスライン３１上のステータス
信号。 出願人代理人 弁理士 鈴江武彦 １Ｍバイトメモリモレニール ２５６にハイドメモリモジュール （ａ） （ｂ） 第２図
Claims (1)
- メモリ拡張用の複数のスロットと、この各スロットに設
けられ、それぞれ自スロットに実装されたメモリモジュ
ールのメモリ容量を含む自スロットのメモリ実装状態を
示す情報を出力する複数組のステータスラインと、これ
ら各ステータスラインの情報とメモリアクセスアドレス
とを受けて、アクセス対象となるメモリモジュール実装
スロットを判定する手段と、同手段で得た判定結果に従
い上記各スロットのメモリアクセス制御を行なう手段と
を具備してなることを特徴とするメモリ拡張方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108724A JPH02287646A (ja) | 1989-04-27 | 1989-04-27 | メモリ拡張方式 |
| EP19900107688 EP0394935A3 (en) | 1989-04-27 | 1990-04-24 | Computer capable of expanding a memory capacity |
| KR9005792A KR930003990B1 (en) | 1989-04-27 | 1990-04-25 | Device for processing data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108724A JPH02287646A (ja) | 1989-04-27 | 1989-04-27 | メモリ拡張方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02287646A true JPH02287646A (ja) | 1990-11-27 |
Family
ID=14491944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108724A Pending JPH02287646A (ja) | 1989-04-27 | 1989-04-27 | メモリ拡張方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0394935A3 (ja) |
| JP (1) | JPH02287646A (ja) |
| KR (1) | KR930003990B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69131309T2 (de) * | 1990-08-30 | 2000-03-23 | Gold Star Co., Ltd. | Speicherdekodierungssystem für eine tragbare Datenendstation |
| JPH04336347A (ja) * | 1991-05-13 | 1992-11-24 | Ricoh Co Ltd | メモリ装置 |
| WO1993004430A1 (en) * | 1991-08-15 | 1993-03-04 | Digital Equipment Corporation | Self-configuration of memory addresses for computer memory having multiple memory module types |
| CA2092486C (en) * | 1992-05-11 | 1999-05-11 | Vincent Ferri | Automatic slot identification and address decoding system |
| US5270964A (en) * | 1992-05-19 | 1993-12-14 | Sun Microsystems, Inc. | Single in-line memory module |
| US5446860A (en) * | 1993-01-11 | 1995-08-29 | Hewlett-Packard Company | Apparatus for determining a computer memory configuration of memory modules using presence detect bits shifted serially into a configuration register |
| EP0782076A1 (de) * | 1995-12-29 | 1997-07-02 | Siemens Aktiengesellschaft | Anordnung zum Ermitteln der Konfiguration eines Speichers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129792A (ja) * | 1984-11-27 | 1986-06-17 | Fujitsu Ltd | 混在実装メモリ・アクセス処理方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281392A (en) * | 1979-05-01 | 1981-07-28 | Allen-Bradley Company | Memory circuit for programmable machines |
| IT1142074B (it) * | 1981-11-24 | 1986-10-08 | Honeywell Inf Systems | Sistema di elaborazione dati con allocazione automatica dell'indirizzo in una memoria modulare |
| US4951248A (en) * | 1988-03-04 | 1990-08-21 | Sun Microsystems, Inc. | Self configuring memory system |
| GB2226667B (en) * | 1988-12-30 | 1993-03-24 | Intel Corp | Self-identification of memory |
-
1989
- 1989-04-27 JP JP1108724A patent/JPH02287646A/ja active Pending
-
1990
- 1990-04-24 EP EP19900107688 patent/EP0394935A3/en not_active Withdrawn
- 1990-04-25 KR KR9005792A patent/KR930003990B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129792A (ja) * | 1984-11-27 | 1986-06-17 | Fujitsu Ltd | 混在実装メモリ・アクセス処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003990B1 (en) | 1993-05-19 |
| KR900016872A (ko) | 1990-11-14 |
| EP0394935A2 (en) | 1990-10-31 |
| EP0394935A3 (en) | 1991-09-25 |
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