JPH06243037A - データ先読み装置 - Google Patents
データ先読み装置Info
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- JPH06243037A JPH06243037A JP5028821A JP2882193A JPH06243037A JP H06243037 A JPH06243037 A JP H06243037A JP 5028821 A JP5028821 A JP 5028821A JP 2882193 A JP2882193 A JP 2882193A JP H06243037 A JPH06243037 A JP H06243037A
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Abstract
(57)【要約】
【目的】記憶装置を共有するマルチプロセッサシステム
に使用されるデータ先読み装置において、プロセッサか
らのアクセス回数が少ないデータ先読み装置を実現す
る。 【構成】外部の記憶装置からあらかじめ設定されたブロ
ックごとに読み出されたデータを蓄えるバッファメモリ
と、バッファメモリに格納したデータのアドレスを蓄え
るバッファアドレスメモリと、バッファメモリに格納さ
れたデータの一部のアドレスを蓄える特定アドレスメモ
リとを備え、プロセッサが特定アドレスメモリに蓄えら
れているアドレスに対応するデータをバッファメモリか
ら読み出すとき、メモリ管理部がバッファメモリを無効
化する。 【効果】データ先読み装置は、特定アドレスへのアクセ
スにより自分自身でバッファメモリの無効化を行うの
で、プロセッサはバッファメモリ無効化命令をする必要
がなくなり、プロセッサのアクセス回数が減少し、高速
動作が可能になる。
に使用されるデータ先読み装置において、プロセッサか
らのアクセス回数が少ないデータ先読み装置を実現す
る。 【構成】外部の記憶装置からあらかじめ設定されたブロ
ックごとに読み出されたデータを蓄えるバッファメモリ
と、バッファメモリに格納したデータのアドレスを蓄え
るバッファアドレスメモリと、バッファメモリに格納さ
れたデータの一部のアドレスを蓄える特定アドレスメモ
リとを備え、プロセッサが特定アドレスメモリに蓄えら
れているアドレスに対応するデータをバッファメモリか
ら読み出すとき、メモリ管理部がバッファメモリを無効
化する。 【効果】データ先読み装置は、特定アドレスへのアクセ
スにより自分自身でバッファメモリの無効化を行うの
で、プロセッサはバッファメモリ無効化命令をする必要
がなくなり、プロセッサのアクセス回数が減少し、高速
動作が可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、複数のプロセッサ
と、これらからアクセスされる記憶装置からなるシステ
ムにおいて、プロセッサが記憶装置からデータを読み出
すときに、データを先読みしてバッファメモリに格納
し、プロセッサのデータ読み出しを効率的に行うための
データ先読み装置に関するものである。
と、これらからアクセスされる記憶装置からなるシステ
ムにおいて、プロセッサが記憶装置からデータを読み出
すときに、データを先読みしてバッファメモリに格納
し、プロセッサのデータ読み出しを効率的に行うための
データ先読み装置に関するものである。
【０００２】
【従来の技術】図６は、従来のデータ先読み装置の構成
及びデータ先読み装置とプロセッサ、記憶装置との接続
を示す図である。図６において、１ａ，ｂはプロセッ
サ、２ａ，ｂはプロセッサ１ａ，ｂにそれぞれ接続され
るデータ先読み装置、３はデータ先読み装置２ａ，ｂが
接続される共通バス、４はデータ先読み装置２ａ，ｂ、
共通バス３経由でプロセッサ１ａ，ｂからアクセスされ
る記憶装置、５はプロセッサ１ａ，ｂにそれぞれに接続
され、複数のプロセッサ１ａ，ｂ間で記憶装置４へのア
クセス権を制御する排他制御機構、６ａ，ｂはデータ先
読み装置２を構成するバッファメモリ、７ａ，ｂはデー
タ先読み装置２を構成し、バッファメモリ６ａ，ｂの制
御を行うバッファメモリ管理部、８ａ，ｂはデータ先読
み装置２ａ，ｂを構成し、バッファメモリ６ａ，ｂに記
憶されている記憶装置４のデータのアドレスを格納する
バッファアドレスメモリである。
及びデータ先読み装置とプロセッサ、記憶装置との接続
を示す図である。図６において、１ａ，ｂはプロセッ
サ、２ａ，ｂはプロセッサ１ａ，ｂにそれぞれ接続され
るデータ先読み装置、３はデータ先読み装置２ａ，ｂが
接続される共通バス、４はデータ先読み装置２ａ，ｂ、
共通バス３経由でプロセッサ１ａ，ｂからアクセスされ
る記憶装置、５はプロセッサ１ａ，ｂにそれぞれに接続
され、複数のプロセッサ１ａ，ｂ間で記憶装置４へのア
クセス権を制御する排他制御機構、６ａ，ｂはデータ先
読み装置２を構成するバッファメモリ、７ａ，ｂはデー
タ先読み装置２を構成し、バッファメモリ６ａ，ｂの制
御を行うバッファメモリ管理部、８ａ，ｂはデータ先読
み装置２ａ，ｂを構成し、バッファメモリ６ａ，ｂに記
憶されている記憶装置４のデータのアドレスを格納する
バッファアドレスメモリである。
【０００３】次に動作について説明する。データ先読み
装置とは、複数のプロセッサ間の通信を行うために、記
憶装置の一部（通信するための領域）のデータを、あら
かじめ一括してバッファメモリに蓄える装置である。
装置とは、複数のプロセッサ間の通信を行うために、記
憶装置の一部（通信するための領域）のデータを、あら
かじめ一括してバッファメモリに蓄える装置である。
【０００４】プロセッサ１ａ，ｂのいずれかが記憶装置
４をアクセスするとき、まず排他的制御機構５により、
記憶装置４の使用権を獲得する。獲得できない場合は、
獲得できるまで待つことになる。
４をアクセスするとき、まず排他的制御機構５により、
記憶装置４の使用権を獲得する。獲得できない場合は、
獲得できるまで待つことになる。
【０００５】プロセッサ１ａが使用権を獲得した場合、
プロセッサ１ａはデータ先読み装置２ａを経由して記憶
装置４をアクセスするが、データ先読み装置２ａのバッ
ファメモリ６ａに格納されているデータは、他のプロセ
ッサ１ｂにより記憶装置４のデータが書き換えられるた
め、記憶装置４内の現在のデータと異なっていることが
ある。
プロセッサ１ａはデータ先読み装置２ａを経由して記憶
装置４をアクセスするが、データ先読み装置２ａのバッ
ファメモリ６ａに格納されているデータは、他のプロセ
ッサ１ｂにより記憶装置４のデータが書き換えられるた
め、記憶装置４内の現在のデータと異なっていることが
ある。
【０００６】そこで、プロセッサ１ａはバッファメモリ
６ａの無効化を行う。無効化とは、メモリを初期化する
ことであり、例えばデータが有効であることを示すフラ
グを０にすることである。バッファメモリ６ａの無効化
を行った後、記憶装置４へのリードアクセスを行い、終
了すると排他制御権を解放する。
６ａの無効化を行う。無効化とは、メモリを初期化する
ことであり、例えばデータが有効であることを示すフラ
グを０にすることである。バッファメモリ６ａの無効化
を行った後、記憶装置４へのリードアクセスを行い、終
了すると排他制御権を解放する。
【０００７】
【発明が解決しようとする課題】従来のデータ先読み装
置においては、上記のようにデータ先読み装置２ａのバ
ッファメモリ６ａの無効化を行うために、プロセッサ１
ａがデータ先読み装置２ａに無効化を命令する必要があ
り、そのため、プロセッサ１ａからデータ先読み装置２
ａへのアクセス回数が増えるという問題があった。
置においては、上記のようにデータ先読み装置２ａのバ
ッファメモリ６ａの無効化を行うために、プロセッサ１
ａがデータ先読み装置２ａに無効化を命令する必要があ
り、そのため、プロセッサ１ａからデータ先読み装置２
ａへのアクセス回数が増えるという問題があった。
【０００８】例えば、データ先読み装置２ａに対して４
バイト単位でアクセスするプロセッサ１ａが、共通バス
３を経由して、記憶装置４のアドレス０番地から１６バ
イトリードを行う場合を例にとり説明する。
バイト単位でアクセスするプロセッサ１ａが、共通バス
３を経由して、記憶装置４のアドレス０番地から１６バ
イトリードを行う場合を例にとり説明する。
【０００９】図７に示すように、 (1) 排他制御によるアクセス権を獲得する。 (2) バッファメモリを無効化する。 (3) 記憶装置（アドレス０）の４バイトをリードする
（バッファミスヒット） (4) 記憶装置からバッファメモリへデータを転送する。 (5) 記憶装置（アドレス４）の４バイトをリードする。 (6) 記憶装置（アドレス８）の４バイトをリードする。 (7) 記憶装置（アドレス１２）の４バイトをリードす
る。 (8) 排他制御権の解放 の順序でアドレス０番地からの１６バイトリード処理を
行う。
（バッファミスヒット） (4) 記憶装置からバッファメモリへデータを転送する。 (5) 記憶装置（アドレス４）の４バイトをリードする。 (6) 記憶装置（アドレス８）の４バイトをリードする。 (7) 記憶装置（アドレス１２）の４バイトをリードす
る。 (8) 排他制御権の解放 の順序でアドレス０番地からの１６バイトリード処理を
行う。
【００１０】図７の場合、プロセッサ１ａからデータ先
読み装置２ａへのアクセス回数は、上記(2) 、(3) 、
(5) 、(6) 、(7) の計５回である。少量のデータを頻繁
にアクセスする場合、これらのアクセスによりオーバー
ヘッドが生じ、処理性能の低下を招くことになる。
読み装置２ａへのアクセス回数は、上記(2) 、(3) 、
(5) 、(6) 、(7) の計５回である。少量のデータを頻繁
にアクセスする場合、これらのアクセスによりオーバー
ヘッドが生じ、処理性能の低下を招くことになる。
【００１１】この発明は、上記のような問題点を解決す
るためになされたものであり、複数のプロセッサ間でデ
ータ交信を行う記憶装置の領域のうち、あらかじめ一部
のアドレスを特定アドレスとして設定しておき、この特
定アドレスへのリードアクセスにより、データ先読み装
置自身がデータバッファを無効化し、プロセッサからデ
ータ先読み装置へのアクセス回数を減らすことを目的と
する。
るためになされたものであり、複数のプロセッサ間でデ
ータ交信を行う記憶装置の領域のうち、あらかじめ一部
のアドレスを特定アドレスとして設定しておき、この特
定アドレスへのリードアクセスにより、データ先読み装
置自身がデータバッファを無効化し、プロセッサからデ
ータ先読み装置へのアクセス回数を減らすことを目的と
する。
【００１２】
【課題を解決するための手段】請求項１に係る発明は、
外部の記憶装置から予め設定されたブロックごとに読み
出されたデータを蓄えるバッファメモリと、上記バッフ
ァメモリに格納されたデータのアドレスを蓄える第１の
アドレスメモリと、上記バッファメモリに格納されたデ
ータのアドレスのうち予め定められた一部を蓄える第２
のアドレスメモリと、上記バッファメモリを管理するメ
モリ管理手段とを備え、上記第２のアドレスメモリに蓄
えられているアドレスに対応するデータが、上記バッフ
ァメモリから読み出されるとき、上記バッファメモリの
内容を無効にするものである。
外部の記憶装置から予め設定されたブロックごとに読み
出されたデータを蓄えるバッファメモリと、上記バッフ
ァメモリに格納されたデータのアドレスを蓄える第１の
アドレスメモリと、上記バッファメモリに格納されたデ
ータのアドレスのうち予め定められた一部を蓄える第２
のアドレスメモリと、上記バッファメモリを管理するメ
モリ管理手段とを備え、上記第２のアドレスメモリに蓄
えられているアドレスに対応するデータが、上記バッフ
ァメモリから読み出されるとき、上記バッファメモリの
内容を無効にするものである。
【００１３】請求項２に係る発明は、外部の記憶装置か
ら予め設定されたブロックごとに読み出されたデータを
蓄えるバッファメモリと、上記バッファメモリに格納さ
れたデータのアドレスを蓄える第１のアドレスメモリ
と、上記バッファメモリに格納されたデータのアドレス
のうち予め定められた一部を蓄える第２のアドレスメモ
リと、上記バッファメモリを管理するメモリ管理手段と
を備え、上記バッファメモリの容量を、外部の記憶装置
から読み出すデータのブロックの大きさと同等にしたも
のである。
ら予め設定されたブロックごとに読み出されたデータを
蓄えるバッファメモリと、上記バッファメモリに格納さ
れたデータのアドレスを蓄える第１のアドレスメモリ
と、上記バッファメモリに格納されたデータのアドレス
のうち予め定められた一部を蓄える第２のアドレスメモ
リと、上記バッファメモリを管理するメモリ管理手段と
を備え、上記バッファメモリの容量を、外部の記憶装置
から読み出すデータのブロックの大きさと同等にしたも
のである。
【００１４】請求項３に係る発明は、第２のアドレスメ
モリに蓄えられているアドレスに対応するデータ以外の
データが、上記バッファメモリから読み出されるとき、
上記バッファメモリの内容を無効にする要求を受けつけ
るものである。
モリに蓄えられているアドレスに対応するデータ以外の
データが、上記バッファメモリから読み出されるとき、
上記バッファメモリの内容を無効にする要求を受けつけ
るものである。
【００１５】
【作用】請求項１に係る発明において、メモリ管理手段
が、第２のアドレスメモリに蓄えられているアドレスに
対応するデータが、バッファメモリから読み出されるこ
とを検知することにより、データ先読み装置自身がバッ
ファメモリの内容を無効化し、データ転送を行う。
が、第２のアドレスメモリに蓄えられているアドレスに
対応するデータが、バッファメモリから読み出されるこ
とを検知することにより、データ先読み装置自身がバッ
ファメモリの内容を無効化し、データ転送を行う。
【００１６】請求項２に係る発明において、バッファメ
モリの無効化を行わず、データの転送のみを行う。
モリの無効化を行わず、データの転送のみを行う。
【００１７】請求項３に係る発明において、メモリ管理
手段が、第２のアドレスメモリに蓄えられているアドレ
スに対応するデータが、バッファメモリから読み出され
ることを検知することにより、データ先読み装置自身が
バッファメモリの内容を無効にするとともに、第２のア
ドレスメモリに蓄えられているアドレスに対応するデー
タ以外のデータが、上記バッファメモリから読み出され
るときには、バッファメモリの内容を無効にする要求を
受けつけることにより、無効化を行う。
手段が、第２のアドレスメモリに蓄えられているアドレ
スに対応するデータが、バッファメモリから読み出され
ることを検知することにより、データ先読み装置自身が
バッファメモリの内容を無効にするとともに、第２のア
ドレスメモリに蓄えられているアドレスに対応するデー
タ以外のデータが、上記バッファメモリから読み出され
るときには、バッファメモリの内容を無効にする要求を
受けつけることにより、無効化を行う。
【００１８】
実施例１ 以下、この発明の一実施例について図を用いて説明す
る。図１は、この発明にかかわるデータ先読み装置の構
成及びデータ先読み装置とプロセッサ、記憶装置との接
続を示す図である。図１において、１ａ，ｂはプロセッ
サ、２ａ，ｂはプロセッサ１ａ，ｂにそれぞれ接続され
るデータ先読み装置、３はデータ先読み装置２ａ，ｂが
接続される共通バス、４はデータ先読み装置２ａ，ｂ、
共通バス３経由でプロセッサ１ａ，ｂからアクセスされ
る記憶装置、５はプロセッサ１ａ，ｂに接続され、複数
のプロセッサ１ａ，ｂ間で記憶装置４へのアクセス権を
制御する排他制御機構、６ａ，ｂはデータ先読み装置２
ａ，ｂを構成し、記憶装置４からのデータを蓄えるバッ
ファメモリ、７ａ，ｂはデータ先読み装置２ａ，ｂを構
成し、バッファメモリ６ａ，ｂの制御を行うバッファメ
モリ管理部、８ａ，ｂはデータ先読み装置２ａ，ｂを構
成し、バッファメモリ６ａ，ｂに記憶されている記憶装
置４のデータのアドレスを格納するバッファアドレスメ
モリ、９ａ，ｂは特定アドレスを格納する特定アドレス
メモリである。
る。図１は、この発明にかかわるデータ先読み装置の構
成及びデータ先読み装置とプロセッサ、記憶装置との接
続を示す図である。図１において、１ａ，ｂはプロセッ
サ、２ａ，ｂはプロセッサ１ａ，ｂにそれぞれ接続され
るデータ先読み装置、３はデータ先読み装置２ａ，ｂが
接続される共通バス、４はデータ先読み装置２ａ，ｂ、
共通バス３経由でプロセッサ１ａ，ｂからアクセスされ
る記憶装置、５はプロセッサ１ａ，ｂに接続され、複数
のプロセッサ１ａ，ｂ間で記憶装置４へのアクセス権を
制御する排他制御機構、６ａ，ｂはデータ先読み装置２
ａ，ｂを構成し、記憶装置４からのデータを蓄えるバッ
ファメモリ、７ａ，ｂはデータ先読み装置２ａ，ｂを構
成し、バッファメモリ６ａ，ｂの制御を行うバッファメ
モリ管理部、８ａ，ｂはデータ先読み装置２ａ，ｂを構
成し、バッファメモリ６ａ，ｂに記憶されている記憶装
置４のデータのアドレスを格納するバッファアドレスメ
モリ、９ａ，ｂは特定アドレスを格納する特定アドレス
メモリである。
【００１９】次に動作について説明する。図２にプロセ
ッサのリード処理の概要を示す。 (1) プロセッサ１ａ，ｂのいずれかが記憶装置４をアク
セスするとき、まず排他的制御機構５により、記憶装置
４の使用権を獲得する。獲得できない場合は、獲得でき
るまで待つことになる。
ッサのリード処理の概要を示す。 (1) プロセッサ１ａ，ｂのいずれかが記憶装置４をアク
セスするとき、まず排他的制御機構５により、記憶装置
４の使用権を獲得する。獲得できない場合は、獲得でき
るまで待つことになる。
【００２０】(2) プロセッサ１ａが使用権を獲得した場
合、プロセッサ１ａはデータ先読み装置２ａを経由して
記憶装置４をアクセスする。データのリードはデータブ
ロックの特定アドレスを基準にして規則的に行われるの
で、プロセッサ１ａはまず特定アドレスのデータから読
むことになる。ここで特定アドレスは、一定の大きさ
の、例えば１６バイトバウンダリーのデータブロックご
とに、例えば先頭、末尾のアドレスをいう。
合、プロセッサ１ａはデータ先読み装置２ａを経由して
記憶装置４をアクセスする。データのリードはデータブ
ロックの特定アドレスを基準にして規則的に行われるの
で、プロセッサ１ａはまず特定アドレスのデータから読
むことになる。ここで特定アドレスは、一定の大きさ
の、例えば１６バイトバウンダリーのデータブロックご
とに、例えば先頭、末尾のアドレスをいう。
【００２１】(3) しかし、データ先読み装置２ａのバッ
ファメモリ６ａに格納されているデータは、他のプロセ
ッサ１ｂにより記憶装置４のデータが書き換えられるた
め、記憶装置４内の現在のデータをリードしバッファメ
モリ６ａに格納する。 (4) (1) で獲得した制御権を解放する。
ファメモリ６ａに格納されているデータは、他のプロセ
ッサ１ｂにより記憶装置４のデータが書き換えられるた
め、記憶装置４内の現在のデータをリードしバッファメ
モリ６ａに格納する。 (4) (1) で獲得した制御権を解放する。
【００２２】ところで、上記(2) において、バッファメ
モリ６ａのデータの無効化（初期化）をする必要がある
が、この発明のデータ先読み装置は、バッファメモリの
無効化の条件として、「アクセスしたアドレスのデータ
がバッファメモリにない」ということだけでなく、「特
定アドレスへのリードである」という条件を追加するこ
とにより、プロセッサのデータ先読み装置に対するバッ
ファメモリの無効化を明示的に行う必要がなくなる。
モリ６ａのデータの無効化（初期化）をする必要がある
が、この発明のデータ先読み装置は、バッファメモリの
無効化の条件として、「アクセスしたアドレスのデータ
がバッファメモリにない」ということだけでなく、「特
定アドレスへのリードである」という条件を追加するこ
とにより、プロセッサのデータ先読み装置に対するバッ
ファメモリの無効化を明示的に行う必要がなくなる。
【００２３】つまり、この発明にかかわるデータ先読み
装置においては、データ先読み装置２ａ自身が自動的に
バッファメモリ６ａの無効化を行うため、プロセッサ１
ａがデータ先読み装置２ａに無効化を命令する必要がな
く、そのため、プロセッサ１ａからデータ先読み装置２
ａへのアクセス回数の増加を抑えることができる。
装置においては、データ先読み装置２ａ自身が自動的に
バッファメモリ６ａの無効化を行うため、プロセッサ１
ａがデータ先読み装置２ａに無効化を命令する必要がな
く、そのため、プロセッサ１ａからデータ先読み装置２
ａへのアクセス回数の増加を抑えることができる。
【００２４】次に具体例を用いて、上記の動作をさらに
詳細に説明する。例えば、データ先読み装置２ａに対し
て４バイト単位でアクセスするプロセッサ１ａが、共通
バス３を経由して、記憶装置４のデータブロックのアド
レス０番地から１６バイトリードを行うものとする。
詳細に説明する。例えば、データ先読み装置２ａに対し
て４バイト単位でアクセスするプロセッサ１ａが、共通
バス３を経由して、記憶装置４のデータブロックのアド
レス０番地から１６バイトリードを行うものとする。
【００２５】図３に示すように、以下のステップにした
がって処理される。 (1) 排他制御によるアクセス権を獲得する。 (2) 記憶装置（アドレス０）の４バイトをリードする。 プロセッサ１ａは、データ先読み装置２ａに対して記憶
装置４のアドレス０番地への４バイトリードを行うが、
０番地はブロックの先頭アドレスであって、特定アドレ
スであるから、バッファメモリ管理部７ａがこのことを
検知し、バッファメモリ６ａの無効化を行う。無効化
は、例えばメモリの初期化、データが有効であることを
示すフラグを０にすることにより行う。このことによ
り、プロセッサ１ａはアドレス０のデータを読むことが
できなくなる（バッファミスヒット）ため、次に示すよ
うに記憶装置４からデータをリードする。
がって処理される。 (1) 排他制御によるアクセス権を獲得する。 (2) 記憶装置（アドレス０）の４バイトをリードする。 プロセッサ１ａは、データ先読み装置２ａに対して記憶
装置４のアドレス０番地への４バイトリードを行うが、
０番地はブロックの先頭アドレスであって、特定アドレ
スであるから、バッファメモリ管理部７ａがこのことを
検知し、バッファメモリ６ａの無効化を行う。無効化
は、例えばメモリの初期化、データが有効であることを
示すフラグを０にすることにより行う。このことによ
り、プロセッサ１ａはアドレス０のデータを読むことが
できなくなる（バッファミスヒット）ため、次に示すよ
うに記憶装置４からデータをリードする。
【００２６】(3) 記憶装置４からバッファメモリ６ａへ
データを転送する。 バッファメモリ管理部７ａは、共通バス３を経由して記
憶装置４に対してアドレス０番地から１６バイト分先読
みを行う。すなわち、図５に示すように記憶装置４のア
ドレスマップ１２に定義されたプロセッサ間の通信のた
めの領域である一部の領域１４（データブロック）をバ
ッファメモリへ転送することにより、記憶装置４の領域
１４はバッファメモリ６ａの内容１１になる。なお領域
１３は記憶装置４の領域１２に設けられた、領域１４を
おくことのできる領域である。図５では領域１４は先頭
（０番地）に置かれている。
データを転送する。 バッファメモリ管理部７ａは、共通バス３を経由して記
憶装置４に対してアドレス０番地から１６バイト分先読
みを行う。すなわち、図５に示すように記憶装置４のア
ドレスマップ１２に定義されたプロセッサ間の通信のた
めの領域である一部の領域１４（データブロック）をバ
ッファメモリへ転送することにより、記憶装置４の領域
１４はバッファメモリ６ａの内容１１になる。なお領域
１３は記憶装置４の領域１２に設けられた、領域１４を
おくことのできる領域である。図５では領域１４は先頭
（０番地）に置かれている。
【００２７】このとき、バッファアドレスメモリ８ａに
は、バッファメモリ６ａに格納された内容１１に対応し
てバッファアドレスが設定される。すなわち、図４に示
すように、ブロックの大きさは１６バイトであり、４バ
イトごとにデータを読み込むことに対応して、アドレス
０、４、８、１２がセットされる。また、ブロックの大
きさが３２バイト以上のときには、上記のアドレスに加
え、アドレス１６、２０・・・が設定される。このう
ち、図中のアドレス０及びアドレス１６は特定アドレス
である。なお図４、５において、アドレスは１６進表記
である。データ転送完了後、プロセッサ１ａはアドレス
０から４バイト（図４の１５の領域）をリードする。
は、バッファメモリ６ａに格納された内容１１に対応し
てバッファアドレスが設定される。すなわち、図４に示
すように、ブロックの大きさは１６バイトであり、４バ
イトごとにデータを読み込むことに対応して、アドレス
０、４、８、１２がセットされる。また、ブロックの大
きさが３２バイト以上のときには、上記のアドレスに加
え、アドレス１６、２０・・・が設定される。このう
ち、図中のアドレス０及びアドレス１６は特定アドレス
である。なお図４、５において、アドレスは１６進表記
である。データ転送完了後、プロセッサ１ａはアドレス
０から４バイト（図４の１５の領域）をリードする。
【００２８】(4) 記憶装置（アドレス４）の４バイトを
リードする。 プロセッサ１ａが、アドレス４番地への４バイトのリー
ドを行うと、バッファメモリ管理部７ａは、バッファア
ドレスメモリ８ａにアドレス４が書かれていることから
バッファヒットしたことを知り、記憶装置４へのアクセ
スは行わず、バッファメモリ６ａのアドレス４番地に相
当するデータをプロセッサ１に返す。
リードする。 プロセッサ１ａが、アドレス４番地への４バイトのリー
ドを行うと、バッファメモリ管理部７ａは、バッファア
ドレスメモリ８ａにアドレス４が書かれていることから
バッファヒットしたことを知り、記憶装置４へのアクセ
スは行わず、バッファメモリ６ａのアドレス４番地に相
当するデータをプロセッサ１に返す。
【００２９】(5) 記憶装置（アドレス８）の４バイトを
リードする。 アドレス４番地におけるリードと同様である。 (6) 記憶装置（アドレス１２）の４バイトをリードす
る。 アドレス４番地におけるリードと同様である。 (7) 排他制御権の解放 排他制御機構５にて排他制御権を解放し、他のプロセッ
サに使用権を譲る。
リードする。 アドレス４番地におけるリードと同様である。 (6) 記憶装置（アドレス１２）の４バイトをリードす
る。 アドレス４番地におけるリードと同様である。 (7) 排他制御権の解放 排他制御機構５にて排他制御権を解放し、他のプロセッ
サに使用権を譲る。
【００３０】図３の場合、プロセッサ１ａからデータ先
読み装置２ａへのアクセス回数は、上記(2) 、(4) 、
(5) 、(6) の計４回であり、データ無効命令が不要にな
るため、従来のデータ先読み装置に比べ１回減少する。
プロセッサ１ｂの場合も同様である。
読み装置２ａへのアクセス回数は、上記(2) 、(4) 、
(5) 、(6) の計４回であり、データ無効命令が不要にな
るため、従来のデータ先読み装置に比べ１回減少する。
プロセッサ１ｂの場合も同様である。
【００３１】バッファメモリ６ａからの読み込み動作は
以上の通りであるが、書き込み動作については、プロセ
ッサ１ａは、データをバッファメモリ６ａに書き込むと
ともに、記憶装置４にも書き込むストアスルー方式で行
われる。もっとも、この方式に限らず、書き込み動作は
ストアイン方式でもよい。
以上の通りであるが、書き込み動作については、プロセ
ッサ１ａは、データをバッファメモリ６ａに書き込むと
ともに、記憶装置４にも書き込むストアスルー方式で行
われる。もっとも、この方式に限らず、書き込み動作は
ストアイン方式でもよい。
【００３２】なお、特定アドレスはプロセッサ１ａ，１
ｂ、データ先読み装置２ａ，２ｂごとに異なっていても
よい。またプロセッサは３以上であってもよい。
ｂ、データ先読み装置２ａ，２ｂごとに異なっていても
よい。またプロセッサは３以上であってもよい。
【００３３】実施例２ なお、上記の例では、バッファメモリのサイズが先読み
データのサイズより大きいが、バッファメモリのサイズ
を先読みのデータブロックのサイズと等しく設定しても
よく、この場合、バッファメモリの無効化という処理を
せずに、記憶装置からの先読みデータをセットし、バッ
ファアドレスの該当アドレスを登録するだけでよい。デ
ータ転送によって無効化と同様の効果が得られるからで
ある。
データのサイズより大きいが、バッファメモリのサイズ
を先読みのデータブロックのサイズと等しく設定しても
よく、この場合、バッファメモリの無効化という処理を
せずに、記憶装置からの先読みデータをセットし、バッ
ファアドレスの該当アドレスを登録するだけでよい。デ
ータ転送によって無効化と同様の効果が得られるからで
ある。
【００３４】例えば、データブロックが１６バイトであ
るとき、バッファメモリ６ａ，６ｂのサイズを１６バイ
トにしておく。そして、プロセッサ１ａが特定アドレス
をリードすると、ただちに記憶装置４からバッファメモ
リ６ａへデータ転送をするものとする。すると、バッフ
ァメモリ６ａの内容はすべて最新の、記憶装置４の内容
と同一のものとなるから、バッファ６ａの無効化する必
要はなくなる。
るとき、バッファメモリ６ａ，６ｂのサイズを１６バイ
トにしておく。そして、プロセッサ１ａが特定アドレス
をリードすると、ただちに記憶装置４からバッファメモ
リ６ａへデータ転送をするものとする。すると、バッフ
ァメモリ６ａの内容はすべて最新の、記憶装置４の内容
と同一のものとなるから、バッファ６ａの無効化する必
要はなくなる。
【００３５】この場合も、図３の場合と同様に、アクセ
ス回数は (2) 記憶装置（アドレス０）の４バイトリード 特定アドレスのアクセスにより、無効化せずにデータ転
送を行う。 (4) 記憶装置（アドレス４）の４バイトリード (5) 記憶装置（アドレス８）の４バイトリード (6) 記憶装置（アドレス１２）の４バイトリード の計４回であり、従来のデータ先読み装置に比べ１回減
少する。
ス回数は (2) 記憶装置（アドレス０）の４バイトリード 特定アドレスのアクセスにより、無効化せずにデータ転
送を行う。 (4) 記憶装置（アドレス４）の４バイトリード (5) 記憶装置（アドレス８）の４バイトリード (6) 記憶装置（アドレス１２）の４バイトリード の計４回であり、従来のデータ先読み装置に比べ１回減
少する。
【００３６】実施例３ また、上記の例では、プロセッサは、必ず特定アドレス
からアクセスするとしたが、特定アドレス以外の番地か
らアクセスされるときは、バッファメモリの内容を無効
化する要求のみ受けつける機能を持つことにより、プロ
セッサが特定アドレス以外をアクセスする場合にも対応
することができる。
からアクセスするとしたが、特定アドレス以外の番地か
らアクセスされるときは、バッファメモリの内容を無効
化する要求のみ受けつける機能を持つことにより、プロ
セッサが特定アドレス以外をアクセスする場合にも対応
することができる。
【００３７】
【発明の効果】以上のように、請求項１及び請求項３の
発明によれば、データ先読み装置内のバッファメモリの
無効化の命令を特定アドレスへのアクセスという形で実
現したので、プロセッサからデータ先読み装置へのアク
セス回数を減らすことができる。
発明によれば、データ先読み装置内のバッファメモリの
無効化の命令を特定アドレスへのアクセスという形で実
現したので、プロセッサからデータ先読み装置へのアク
セス回数を減らすことができる。
【００３８】また、請求項２の発明によれば、データ先
読み装置内のバッファメモリの容量を、データブロック
の大きさと同等にしたので、無効化の命令が不要にな
り、プロセッサからデータ先読み装置へのアクセス回数
を減らすことができる。
読み装置内のバッファメモリの容量を、データブロック
の大きさと同等にしたので、無効化の命令が不要にな
り、プロセッサからデータ先読み装置へのアクセス回数
を減らすことができる。
【図１】この発明によるデータ先読み装置の一実施例を
示す図である。
示す図である。
【図２】この発明によるプロセッサのリード処理の一実
施例を示す図である。
施例を示す図である。
【図３】この発明によるプロセッサのリード処理の一実
施例の詳細を示す図である。
施例の詳細を示す図である。
【図４】この発明によるバッファメモリのアドレスマッ
プの一例を示す図である。
プの一例を示す図である。
【図５】この発明による記憶装置のアドレスマップの一
例を示す図である。
例を示す図である。
【図６】従来のデータ先読み装置を示す図である。
【図７】従来のプロセッサのリード処理の詳細を示す図
である。
である。
１ プロセッサ ２ データ先読み装置 ３ 共通バス ４ 記憶装置 ５ 排他制御機構 ６ バッファメモリ ７ バッファメモリ管理部 ８ バッファアドレスメモリ ９ 特定アドレスメモリ
Claims (3)
- 【請求項１】外部の記憶装置から予め設定されたブロッ
クごとに読み出されたデータを蓄えるバッファメモリ
と、上記バッファメモリに格納されたデータのアドレス
を蓄える第１のアドレスメモリと、上記バッファメモリ
に格納されたデータのアドレスのうち予め定められた一
部を蓄える第２のアドレスメモリと、上記第２のアドレ
スメモリに蓄えられているアドレスに対応するデータ
が、上記バッファメモリから読み出されるとき、上記バ
ッファメモリの内容を無効にするとともに、上記外部の
記憶装置から上記バッファメモリへ上記ブロックごとに
データを転送するメモリ管理手段とを備えたことを特徴
とするデータ先読み装置。 - 【請求項２】外部の記憶装置から予め設定されたブロッ
クごとに読み出されたデータを蓄え、上記ブロックの大
きさと同等の容量を持つバッファメモリと、上記バッフ
ァメモリに格納されたデータのアドレスを蓄える第１の
アドレスメモリと、上記バッファメモリに格納されたデ
ータのアドレスのうち予め定められた一部を蓄える第２
のアドレスメモリと、上記第２のアドレスメモリに蓄え
られているアドレスに対応するデータが、上記バッファ
メモリから読み出されるとき、上記外部の記憶装置から
上記バッファメモリへ上記ブロックごとにデータを転送
するメモリ管理手段とを備えたことを特徴とするデータ
先読み装置。 - 【請求項３】第２のアドレスメモリに蓄えられているア
ドレスに対応するデータ以外のデータが、上記バッファ
メモリから読み出されるとき、上記バッファメモリの内
容を無効にする要求を受けつけることを特徴とする請求
項１記載のデータ先読み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028821A JPH06243037A (ja) | 1993-02-18 | 1993-02-18 | データ先読み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028821A JPH06243037A (ja) | 1993-02-18 | 1993-02-18 | データ先読み装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243037A true JPH06243037A (ja) | 1994-09-02 |
Family
ID=12259069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5028821A Pending JPH06243037A (ja) | 1993-02-18 | 1993-02-18 | データ先読み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243037A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080220A (ja) * | 2005-09-16 | 2007-03-29 | Matsushita Electric Ind Co Ltd | メモリ制御装置。 |
| JP2007241612A (ja) * | 2006-03-08 | 2007-09-20 | Matsushita Electric Ind Co Ltd | マルチマスタシステム |
| JP2008204292A (ja) * | 2007-02-21 | 2008-09-04 | Toshiba Corp | メモリ管理システム |
| WO2011148552A1 (ja) * | 2010-05-25 | 2011-12-01 | パナソニック株式会社 | キャッシュコントローラ及びその制御方法 |
| JP2012038293A (ja) * | 2010-08-11 | 2012-02-23 | Primesense Ltd | マシンビジョン用マルチプロセッサシステムオンチップ |
-
1993
- 1993-02-18 JP JP5028821A patent/JPH06243037A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080220A (ja) * | 2005-09-16 | 2007-03-29 | Matsushita Electric Ind Co Ltd | メモリ制御装置。 |
| US7516254B2 (en) | 2005-09-16 | 2009-04-07 | Panasonic Corporation | Memory control apparatus |
| JP2007241612A (ja) * | 2006-03-08 | 2007-09-20 | Matsushita Electric Ind Co Ltd | マルチマスタシステム |
| JP2008204292A (ja) * | 2007-02-21 | 2008-09-04 | Toshiba Corp | メモリ管理システム |
| WO2011148552A1 (ja) * | 2010-05-25 | 2011-12-01 | パナソニック株式会社 | キャッシュコントローラ及びその制御方法 |
| JP2012038293A (ja) * | 2010-08-11 | 2012-02-23 | Primesense Ltd | マシンビジョン用マルチプロセッサシステムオンチップ |
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