JPH06243111A - ２つの非同期プロセッサ間でランダムアクセスメモリを共用する方法及びその方法を実施するための電子回路 - Google Patents
２つの非同期プロセッサ間でランダムアクセスメモリを共用する方法及びその方法を実施するための電子回路Info
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- JPH06243111A JPH06243111A JP5147565A JP14756593A JPH06243111A JP H06243111 A JPH06243111 A JP H06243111A JP 5147565 A JP5147565 A JP 5147565A JP 14756593 A JP14756593 A JP 14756593A JP H06243111 A JPH06243111 A JP H06243111A
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Abstract
(57)【要約】
【目的】 付加的構成要素を必要とすることなく、各プ
ロセッサからのメモリへの高速アクセスを可能とする方
法を提供する。 【構成】 第１のプロセッサ２１から出るクロック信号
ＣＬＫ１によって、メモリ２４へのアクセスがクロック
される。前記クロック信号ＣＬＫ１の周波数の半分に等
しい周波数を有する、２状態の選択信号ＤＰＲＡが発生
せしめられる。第１のプロセッサ２１によるメモリ２４
へのアクセスは、選択信号ＤＰＲＡが第１の状態にある
ときにイネーブルされ、また、第２のプロセッサ２２に
よるメモリ２４へのアクセスは、選択信号ＤＰＲＡが第
２の状態にあるときにイネーブルされる。特に、異なる
速度の２つのプロセッサ間でメモリを共用するために使
用され、そのときには速い方のプロセッサからクロック
信号ＣＬＫ１が出る。
ロセッサからのメモリへの高速アクセスを可能とする方
法を提供する。 【構成】 第１のプロセッサ２１から出るクロック信号
ＣＬＫ１によって、メモリ２４へのアクセスがクロック
される。前記クロック信号ＣＬＫ１の周波数の半分に等
しい周波数を有する、２状態の選択信号ＤＰＲＡが発生
せしめられる。第１のプロセッサ２１によるメモリ２４
へのアクセスは、選択信号ＤＰＲＡが第１の状態にある
ときにイネーブルされ、また、第２のプロセッサ２２に
よるメモリ２４へのアクセスは、選択信号ＤＰＲＡが第
２の状態にあるときにイネーブルされる。特に、異なる
速度の２つのプロセッサ間でメモリを共用するために使
用され、そのときには速い方のプロセッサからクロック
信号ＣＬＫ１が出る。
Description
【０００１】
【産業上の利用分野】本発明は、２つの非同期プロセッ
サ間でランダムアクセスメモリ（ＲＡＭ）を共用する方
法に関する。また、本発明は、この方法を実施するため
の電子回路に関する。
サ間でランダムアクセスメモリ（ＲＡＭ）を共用する方
法に関する。また、本発明は、この方法を実施するため
の電子回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】２つの
プロセッサ間でメモリを共用する一般的な手順として、
２つ知られている。第１のものは、両プロセッサに共通
の「郵便箱(mailbox) 」を使用し、それを特別なソフト
ウェアプロトコルにより管理するというものである。こ
の手順は、比較的遅くかつ複雑なものである。第２の手
順は、デュアルアクセスメモリ（デュアルポートＲＡ
Ｍ）を使用するものである。かかるメモリは、各基本メ
モリセルにおけるリード又はライトを可能とするスイッ
チング要素の二重化、アドレスをデコードする論理の二
重化、及び、２つのプロセッサ間のライトコンフリクト
を管理する論理、を含んでいる。この第２の手順は、よ
り速いという利益を有するが、その実現は、デュアルア
クセスメモリの基本構成要素が相当数であるため、費用
が多くかかる。
プロセッサ間でメモリを共用する一般的な手順として、
２つ知られている。第１のものは、両プロセッサに共通
の「郵便箱(mailbox) 」を使用し、それを特別なソフト
ウェアプロトコルにより管理するというものである。こ
の手順は、比較的遅くかつ複雑なものである。第２の手
順は、デュアルアクセスメモリ（デュアルポートＲＡ
Ｍ）を使用するものである。かかるメモリは、各基本メ
モリセルにおけるリード又はライトを可能とするスイッ
チング要素の二重化、アドレスをデコードする論理の二
重化、及び、２つのプロセッサ間のライトコンフリクト
を管理する論理、を含んでいる。この第２の手順は、よ
り速いという利益を有するが、その実現は、デュアルア
クセスメモリの基本構成要素が相当数であるため、費用
が多くかかる。
【０００３】本発明の目的は、２つの非同期プロセッサ
間でデータを交換するこれらの技術を、非常な相当数の
付加的構成要素を必要とすることなく、該各プロセッサ
の一方又は他方からのメモリへの高速アクセスを可能と
する方法を提供することにより、改良することにある。
間でデータを交換するこれらの技術を、非常な相当数の
付加的構成要素を必要とすることなく、該各プロセッサ
の一方又は他方からのメモリへの高速アクセスを可能と
する方法を提供することにより、改良することにある。
【０００４】
【課題を解決するための手段及び作用】かくして、本発
明は、第１及び第２の非同期プロセッサ間でランダムア
クセスメモリを共用する方法であって、これらのプロセ
ッサの各々が、それぞれ、データバス、アドレスバス、
リード制御ライン及びライト制御ラインを介して該メモ
リに接続されるものにおいて、該メモリへのアクセスが
クロック信号によりクロックされ、前記クロック信号の
周波数の半分に等しい周波数を有する２状態(two-stat
e) の選択信号が発生せしめられ、該第１のプロセッサ
による該メモリへのアクセスが、該選択信号が第１の状
態にあるときにイネーブルされ、及び、該第２のプロセ
ッサによる該メモリへのアクセスが、該選択信号が第２
の状態にあるときにイネーブルされる、２つの非同期プ
ロセッサ間でランダムアクセスメモリを共用する方法、
を提供する。
明は、第１及び第２の非同期プロセッサ間でランダムア
クセスメモリを共用する方法であって、これらのプロセ
ッサの各々が、それぞれ、データバス、アドレスバス、
リード制御ライン及びライト制御ラインを介して該メモ
リに接続されるものにおいて、該メモリへのアクセスが
クロック信号によりクロックされ、前記クロック信号の
周波数の半分に等しい周波数を有する２状態(two-stat
e) の選択信号が発生せしめられ、該第１のプロセッサ
による該メモリへのアクセスが、該選択信号が第１の状
態にあるときにイネーブルされ、及び、該第２のプロセ
ッサによる該メモリへのアクセスが、該選択信号が第２
の状態にあるときにイネーブルされる、２つの非同期プ
ロセッサ間でランダムアクセスメモリを共用する方法、
を提供する。
【０００５】このようにして、２つのプロセッサ間の時
分割多重化が達成される。つまり、メモリへのアクセス
は、第１のプロセッサのクロックが課する速度で、２つ
のプロセッサに対し交互に許可される。基本メモリセル
へのアクセスのためのトランジスタも、また、メモリの
アドレスデコーダも、いずれも二重化する必要はない。
さらに、ライトコンフリクトは、多重化の時分割性によ
って本質的に消去せしめられ、このことは、コンフリク
トの場合におけるプライオリティプロトコルを備えなく
ともよいものとする。
分割多重化が達成される。つまり、メモリへのアクセス
は、第１のプロセッサのクロックが課する速度で、２つ
のプロセッサに対し交互に許可される。基本メモリセル
へのアクセスのためのトランジスタも、また、メモリの
アドレスデコーダも、いずれも二重化する必要はない。
さらに、ライトコンフリクトは、多重化の時分割性によ
って本質的に消去せしめられ、このことは、コンフリク
トの場合におけるプライオリティプロトコルを備えなく
ともよいものとする。
【０００６】本方法は、各プロセッサの内の一方が他方
よりも実質的に速い場合に、特によく適している。特
に、比較的高速の信号プロセッサ（ＤＳＰ）（サイクル
タイムは典型的に６０ｎｓ）と、比較的低速の汎用プロ
セッサすなわちマイクロプロセッサ（サイクルタイムは
典型的に２００ｎｓ）と、の間で、メモリを共用しなけ
ればならないときに、この状況に遭遇する。その場合に
は、高速プロセッサのクロック信号が、メモリへのアク
セスをクロックするために使用される。これらの条件下
では、高速プロセッサは、２サイクルでメモリをアクセ
スし、割り当てられたサイクルのフェーズにおいてアド
レス、データ及び制御信号を常に与えている。また、低
速プロセッサの最小アクセスタイムは、高速プロセッサ
のサイクルタイムの２倍である。低速プロセッサのサイ
クルタイムが、高速プロセッサのサイクルタイムの少な
くとも２倍の長さであれば、メモリへのアクセスが、低
速プロセッサを遅らせることは決してない。
よりも実質的に速い場合に、特によく適している。特
に、比較的高速の信号プロセッサ（ＤＳＰ）（サイクル
タイムは典型的に６０ｎｓ）と、比較的低速の汎用プロ
セッサすなわちマイクロプロセッサ（サイクルタイムは
典型的に２００ｎｓ）と、の間で、メモリを共用しなけ
ればならないときに、この状況に遭遇する。その場合に
は、高速プロセッサのクロック信号が、メモリへのアク
セスをクロックするために使用される。これらの条件下
では、高速プロセッサは、２サイクルでメモリをアクセ
スし、割り当てられたサイクルのフェーズにおいてアド
レス、データ及び制御信号を常に与えている。また、低
速プロセッサの最小アクセスタイムは、高速プロセッサ
のサイクルタイムの２倍である。低速プロセッサのサイ
クルタイムが、高速プロセッサのサイクルタイムの少な
くとも２倍の長さであれば、メモリへのアクセスが、低
速プロセッサを遅らせることは決してない。
【０００７】本発明に係る方法によれば、完全に従来の
普通のメモリ面(plane) を該メモリの心臓部として使用
可能である。協働する監視論理もまた、非常に単純であ
る。すなわち、主に、多重化である。さらに、メモリへ
のアクセスは外部から透明である。すなわち、特別なプ
ロトコルを守る必要はない。
普通のメモリ面(plane) を該メモリの心臓部として使用
可能である。協働する監視論理もまた、非常に単純であ
る。すなわち、主に、多重化である。さらに、メモリへ
のアクセスは外部から透明である。すなわち、特別なプ
ロトコルを守る必要はない。
【０００８】本発明の第２の態様は、それぞれ、２つの
データバス、２つのアドレスバス、２つのリード制御ラ
イン及び２つのライト制御ラインを介して、第１及び第
２の非同期プロセッサに接続され得るランダムアクセス
メモリを含む電子回路において、該電子回路は、好適に
は該第１のプロセッサから出るクロック信号を受信し、
該クロック信号によって該メモリへのアクセスをクロッ
クするように構成されており、かつ、該電子回路は、前
記クロック信号の周波数の半分に等しい周波数を有する
２状態の選択信号を生成して、該選択信号が第１の状態
にあるときに該第１のプロセッサによる該メモリへのア
クセスがイネーブルされ、該選択信号が第２の状態にあ
るときに該第２のプロセッサによる該メモリへのアクセ
スがイネーブルされるようにする、アクセス管理手段を
具備する、電子回路、に関する。この回路は、上記方法
を実施するために設けられたものである。
データバス、２つのアドレスバス、２つのリード制御ラ
イン及び２つのライト制御ラインを介して、第１及び第
２の非同期プロセッサに接続され得るランダムアクセス
メモリを含む電子回路において、該電子回路は、好適に
は該第１のプロセッサから出るクロック信号を受信し、
該クロック信号によって該メモリへのアクセスをクロッ
クするように構成されており、かつ、該電子回路は、前
記クロック信号の周波数の半分に等しい周波数を有する
２状態の選択信号を生成して、該選択信号が第１の状態
にあるときに該第１のプロセッサによる該メモリへのア
クセスがイネーブルされ、該選択信号が第２の状態にあ
るときに該第２のプロセッサによる該メモリへのアクセ
スがイネーブルされるようにする、アクセス管理手段を
具備する、電子回路、に関する。この回路は、上記方法
を実施するために設けられたものである。
【０００９】本発明の他の特徴及び利益は、次の好適で
非限定的な実施例の説明を、添付図面とともに読むこと
により明らかとなるであろう。
非限定的な実施例の説明を、添付図面とともに読むこと
により明らかとなるであろう。
【００１０】
【実施例】図１は、２つのプロセッサ２１，２２間に搭
載された、本発明に係る回路２０を示す。プロセッサ２
１は、１６ビットで動作しかつ比較的短いサイクルタイ
ム（例えば６０ｎｓ）を有する信号プロセッサ（ＤＳ
Ｐ）であり、また、プロセッサ２２は、８ビットで動作
しかつ比較的長いサイクルタイム（例えば２００ｎｓ）
を有する汎用マイクロプロセッサである。その２つのプ
ロセッサは、２つの別個の集積回路チップに具体化され
る。回路２０は、信号プロセッサ２１のチップ内に収容
されることが好ましい。
載された、本発明に係る回路２０を示す。プロセッサ２
１は、１６ビットで動作しかつ比較的短いサイクルタイ
ム（例えば６０ｎｓ）を有する信号プロセッサ（ＤＳ
Ｐ）であり、また、プロセッサ２２は、８ビットで動作
しかつ比較的長いサイクルタイム（例えば２００ｎｓ）
を有する汎用マイクロプロセッサである。その２つのプ
ロセッサは、２つの別個の集積回路チップに具体化され
る。回路２０は、信号プロセッサ２１のチップ内に収容
されることが好ましい。
【００１１】電子回路２０は、ランダムアクセスメモリ
（ＲＡＭ）２４を具備し、それには、基本メモリセルの
集合２５、アクセスが要求されるセルを選択するアドレ
スデコーダ２６、及び、集合２５のセルと外部との間で
データを交換するデータインタフェース２７が伝統的に
含まれる。ここで上げた実施例においては、集合２５
は、６４×８ビットの集合であり、すなわち、そのメモ
リに書き込んだり又はそのメモリから読み取ったりする
各データ項目に関し、６アドレスビットと８データビッ
トを必要とする。
（ＲＡＭ）２４を具備し、それには、基本メモリセルの
集合２５、アクセスが要求されるセルを選択するアドレ
スデコーダ２６、及び、集合２５のセルと外部との間で
データを交換するデータインタフェース２７が伝統的に
含まれる。ここで上げた実施例においては、集合２５
は、６４×８ビットの集合であり、すなわち、そのメモ
リに書き込んだり又はそのメモリから読み取ったりする
各データ項目に関し、６アドレスビットと８データビッ
トを必要とする。
【００１２】プロセッサ２１，２２の各々は、双方向デ
ータバス２９，３０、アドレスバス３１，３２、リード
制御ライン３３，３４及びライト制御ライン３５，３６
を介して、回路２０及びメモリ２４に接続される。この
実施例においては、信号プロセッサ２１のデータバス及
びアドレスバスは、１６ビットバスであり、一方、マイ
クロプロセッサ２２のそれらは、８ビットバスである。
制御ライン３３，３４，３５，３６は、プロセッサ２
１，２２から発するリード又はライト制御信号ＲＤ１，
ＲＤ２，ＷＲ１，ＷＲ２を搬送し、それらの信号は、０
論理状態でアクティブ、１論理状態でインアクティブで
ある。
ータバス２９，３０、アドレスバス３１，３２、リード
制御ライン３３，３４及びライト制御ライン３５，３６
を介して、回路２０及びメモリ２４に接続される。この
実施例においては、信号プロセッサ２１のデータバス及
びアドレスバスは、１６ビットバスであり、一方、マイ
クロプロセッサ２２のそれらは、８ビットバスである。
制御ライン３３，３４，３５，３６は、プロセッサ２
１，２２から発するリード又はライト制御信号ＲＤ１，
ＲＤ２，ＷＲ１，ＷＲ２を搬送し、それらの信号は、０
論理状態でアクティブ、１論理状態でインアクティブで
ある。
【００１３】さらに、信号プロセッサ２１は、クロック
ライン３９によって回路２０に接続されており、そのラ
イン上で、メモリ２４へのアクセスをクロックすべく本
発明により使用されるクロック信号ＣＬＫ１を供給す
る。なお、このクロック信号ＣＬＫ１は、さらに、信号
プロセッサ２１の動作をクロックする働きをする。
ライン３９によって回路２０に接続されており、そのラ
イン上で、メモリ２４へのアクセスをクロックすべく本
発明により使用されるクロック信号ＣＬＫ１を供給す
る。なお、このクロック信号ＣＬＫ１は、さらに、信号
プロセッサ２１の動作をクロックする働きをする。
【００１４】回路２０は、クロックライン３９と、該２
つのプロセッサのリード及びライト制御ライン３３，３
４，３５，３６と、に接続されるアクセス管理論理４０
を具備する。そのアクセス管理論理は、次の各信号を供
給するように構成されている。 ・ クロック信号ＣＬＫ１の周波数の半分に等しい周波
数を有する２状態の選択信号ＤＰＲＡ（図２及び図３の
タイミング図の最初の２つのラインを参照のこと）。 ・ プロセッサ２１のリード制御ライン３３上のリード
制御信号ＲＤ１がアクティブである（ＲＤ１＝０）と
き、かつ、選択信号ＤＰＲＡ及びクロック信号ＣＬＫ１
が０状態のとき、０論理レベルを放出するリードパルス
ＰＲＤ１（図２）。 ・ プロセッサ２１のライト制御ライン３５上のライト
制御信号ＷＲ１がアクティブである（ＷＲ１＝０）と
き、かつ、選択信号ＤＰＲＡ及びクロック信号ＣＬＫ１
が０状態のとき、０論理レベルを放出するライトパルス
ＰＷＲ１（図２）。 ・ マイクロプロセッサ２２のリード制御ライン３４上
のリード制御信号ＲＤ２のアクティブ化の開始（ＲＤ２
の立ち下がりエッジ）の後、選択信号ＤＰＲＡが１状態
でクロック信号ＣＬＫ１が０状態のとき、０論理レベル
を放出するリードパルスＰＲＤ２（図３）。 ・ マイクロプロセッサ２２のライト制御ライン３６上
のライト制御信号ＷＲ２のアクティブ化の終了の後、選
択信号ＤＰＲＡが１状態でクロック信号ＣＬＫ１が０状
態のとき、０論理レベルを放出するライトパルスＰＷＲ
２（図３）。 ・ メモリ２４へのリードアクセスを可能とするため
に、０論理レベルをメモリ２４にアドレスするリードパ
ルスＲＤ。このパルスＲＤは、リードパルスＰＲＤ１，
ＰＲＤ２の内の１つと同時に生成される。 ・ メモリ２４へのリードアクセスを可能とするため
に、０論理レベルをメモリ２４にアドレスするライトパ
ルスＷＲ。このパルスＷＲは、ライトパルスＰＷＲ１，
ＰＷＲ２の内の１つと同時に生成される。 ・ 各リードパルスＰＲＤ２のクロック信号ＣＬＫ１の
１期間に等しいディレーを有して、及び、各ライトパル
スＰＷＲ２の後、０論理レベルを放出するアクノリッジ
パルスＤＴＡＣＫ（図３）。
つのプロセッサのリード及びライト制御ライン３３，３
４，３５，３６と、に接続されるアクセス管理論理４０
を具備する。そのアクセス管理論理は、次の各信号を供
給するように構成されている。 ・ クロック信号ＣＬＫ１の周波数の半分に等しい周波
数を有する２状態の選択信号ＤＰＲＡ（図２及び図３の
タイミング図の最初の２つのラインを参照のこと）。 ・ プロセッサ２１のリード制御ライン３３上のリード
制御信号ＲＤ１がアクティブである（ＲＤ１＝０）と
き、かつ、選択信号ＤＰＲＡ及びクロック信号ＣＬＫ１
が０状態のとき、０論理レベルを放出するリードパルス
ＰＲＤ１（図２）。 ・ プロセッサ２１のライト制御ライン３５上のライト
制御信号ＷＲ１がアクティブである（ＷＲ１＝０）と
き、かつ、選択信号ＤＰＲＡ及びクロック信号ＣＬＫ１
が０状態のとき、０論理レベルを放出するライトパルス
ＰＷＲ１（図２）。 ・ マイクロプロセッサ２２のリード制御ライン３４上
のリード制御信号ＲＤ２のアクティブ化の開始（ＲＤ２
の立ち下がりエッジ）の後、選択信号ＤＰＲＡが１状態
でクロック信号ＣＬＫ１が０状態のとき、０論理レベル
を放出するリードパルスＰＲＤ２（図３）。 ・ マイクロプロセッサ２２のライト制御ライン３６上
のライト制御信号ＷＲ２のアクティブ化の終了の後、選
択信号ＤＰＲＡが１状態でクロック信号ＣＬＫ１が０状
態のとき、０論理レベルを放出するライトパルスＰＷＲ
２（図３）。 ・ メモリ２４へのリードアクセスを可能とするため
に、０論理レベルをメモリ２４にアドレスするリードパ
ルスＲＤ。このパルスＲＤは、リードパルスＰＲＤ１，
ＰＲＤ２の内の１つと同時に生成される。 ・ メモリ２４へのリードアクセスを可能とするため
に、０論理レベルをメモリ２４にアドレスするライトパ
ルスＷＲ。このパルスＷＲは、ライトパルスＰＷＲ１，
ＰＷＲ２の内の１つと同時に生成される。 ・ 各リードパルスＰＲＤ２のクロック信号ＣＬＫ１の
１期間に等しいディレーを有して、及び、各ライトパル
スＰＷＲ２の後、０論理レベルを放出するアクノリッジ
パルスＤＴＡＣＫ（図３）。
【００１５】かかる各信号を供給することができる例示
のアクセス管理論理４０を、図４にて説明する。クロッ
ク信号ＣＬＫ１を受信する周波数分割器４１からの出力
として、選択信号ＤＰＲＡが生成される。信号ＤＰＲ
Ａ、ＲＤ１及びＣＬＫ１をそれぞれ受信する３つの入力
を有するＯＲゲート４２からの出力として、リードパル
スＰＲＤ１が生成される。信号ＤＰＲＡ、ＷＲ１及びＣ
ＬＫ１をそれぞれ受信する３つの入力を有するＯＲゲー
ト４３からの出力として、ライトパルスＰＷＲ１が生成
される。信号ＤＰＲＡの反転（インバータ４５を通して
得られる）、信号ＣＬＫ１、及び、信号ＲＤ２の立ち下
がりエッジに応答してフリップフロップ４６により供給
される、０論理レベルでクロック信号ＣＬＫ１の２周期
に等しい期間のパルス、をそれぞれ受信する３つの入力
を有するＯＲゲート４４からの出力として、リードパル
スＰＲＤ２が生成される。信号ＤＰＲＡの反転、信号Ｃ
ＬＫ１、及び、信号ＷＲ２の立ち上がりエッジに応答し
てフリップフロップ４８により供給される、０論理レベ
ルでクロック信号ＣＬＫ１の２周期に等しい期間のパル
ス、をそれぞれ受信する３つの入力を有するＯＲゲート
４７からの出力として、ライトパルスＰＷＲ２が生成さ
れる。パルス信号ＰＲＤ１及びＰＲＤ２をそれぞれ受信
する２つの入力を有するＡＮＤゲート４９からの出力と
して、リードパルスＲＤが生成される。パルス信号ＰＷ
Ｒ１及びＰＷＲ２をそれぞれ受信する２つの入力を有す
るＡＮＤゲート５０からの出力として、ライトパルスＷ
Ｒが生成される。クロック信号ＣＬＫ１によって駆動さ
れ、かつ、入力がパルス信号ＰＲＤ２及びＰＷＲ２をそ
れぞれ受信する２つの入力を有するＡＮＤゲート５２の
出力に接続された、Ｄタイプディレーフリップフロップ
５１からの出力として、アクノリッジパルスＤＴＡＣＫ
が生成される。
のアクセス管理論理４０を、図４にて説明する。クロッ
ク信号ＣＬＫ１を受信する周波数分割器４１からの出力
として、選択信号ＤＰＲＡが生成される。信号ＤＰＲ
Ａ、ＲＤ１及びＣＬＫ１をそれぞれ受信する３つの入力
を有するＯＲゲート４２からの出力として、リードパル
スＰＲＤ１が生成される。信号ＤＰＲＡ、ＷＲ１及びＣ
ＬＫ１をそれぞれ受信する３つの入力を有するＯＲゲー
ト４３からの出力として、ライトパルスＰＷＲ１が生成
される。信号ＤＰＲＡの反転（インバータ４５を通して
得られる）、信号ＣＬＫ１、及び、信号ＲＤ２の立ち下
がりエッジに応答してフリップフロップ４６により供給
される、０論理レベルでクロック信号ＣＬＫ１の２周期
に等しい期間のパルス、をそれぞれ受信する３つの入力
を有するＯＲゲート４４からの出力として、リードパル
スＰＲＤ２が生成される。信号ＤＰＲＡの反転、信号Ｃ
ＬＫ１、及び、信号ＷＲ２の立ち上がりエッジに応答し
てフリップフロップ４８により供給される、０論理レベ
ルでクロック信号ＣＬＫ１の２周期に等しい期間のパル
ス、をそれぞれ受信する３つの入力を有するＯＲゲート
４７からの出力として、ライトパルスＰＷＲ２が生成さ
れる。パルス信号ＰＲＤ１及びＰＲＤ２をそれぞれ受信
する２つの入力を有するＡＮＤゲート４９からの出力と
して、リードパルスＲＤが生成される。パルス信号ＰＷ
Ｒ１及びＰＷＲ２をそれぞれ受信する２つの入力を有す
るＡＮＤゲート５０からの出力として、ライトパルスＷ
Ｒが生成される。クロック信号ＣＬＫ１によって駆動さ
れ、かつ、入力がパルス信号ＰＲＤ２及びＰＷＲ２をそ
れぞれ受信する２つの入力を有するＡＮＤゲート５２の
出力に接続された、Ｄタイプディレーフリップフロップ
５１からの出力として、アクノリッジパルスＤＴＡＣＫ
が生成される。
【００１６】アクノリッジパルス信号ＤＴＡＣＫは、ア
クノリッジライン５３を介してマイクロプロセッサ２２
にアドレスされる（図１）。
クノリッジライン５３を介してマイクロプロセッサ２２
にアドレスされる（図１）。
【００１７】回路２０は、選択信号ＤＰＲＡによって制
御されるアドレスマルチプレクサ５４を更に具備する。
マルチプレクサ５４は、信号プロセッサ２１のアドレス
バス３１に接続される１６ビット入力と、アドレスラッ
チレジスタ５５を介してマイクロプロセッサ２２のアド
レスバス３２に接続される８ビット入力と、を有する。
マルチプレクサ５４の６ビット出力は、メモリ２４のア
ドレスデコーダ２６に接続される。選択信号ＤＰＲＡが
０状態にあるとき、マルチプレクサ５４は、プロセッサ
２１のアドレスバス３１に与えられるアドレスＡ１の上
位６ビットを、デコーダ２６に伝送する。選択信号ＤＰ
ＲＡが１状態にあるとき、マルチプレクサ５４は、ラッ
チレジスタ５５に存在するアドレスＡ２の上位６ビット
を、デコーダ２６に伝送する。
御されるアドレスマルチプレクサ５４を更に具備する。
マルチプレクサ５４は、信号プロセッサ２１のアドレス
バス３１に接続される１６ビット入力と、アドレスラッ
チレジスタ５５を介してマイクロプロセッサ２２のアド
レスバス３２に接続される８ビット入力と、を有する。
マルチプレクサ５４の６ビット出力は、メモリ２４のア
ドレスデコーダ２６に接続される。選択信号ＤＰＲＡが
０状態にあるとき、マルチプレクサ５４は、プロセッサ
２１のアドレスバス３１に与えられるアドレスＡ１の上
位６ビットを、デコーダ２６に伝送する。選択信号ＤＰ
ＲＡが１状態にあるとき、マルチプレクサ５４は、ラッ
チレジスタ５５に存在するアドレスＡ２の上位６ビット
を、デコーダ２６に伝送する。
【００１８】かくして、選択信号ＤＰＲＡは、０状態に
あるとき、信号プロセッサ２１によるメモリ２４へのア
クセスを可能とし、また、１状態にあるとき、マイクロ
プロセッサ２２によるメモリ２４へのアクセスを可能と
する。
あるとき、信号プロセッサ２１によるメモリ２４へのア
クセスを可能とし、また、１状態にあるとき、マイクロ
プロセッサ２２によるメモリ２４へのアクセスを可能と
する。
【００１９】マイクロプロセッサ２２のバス３２に与え
られるアドレスＡ２は、ライト制御信号ＷＲ２のアクテ
ィブ化の終わりにてレジスタ５５にラッチされる。この
ため、レジスタ５５のラッチ制御入力は、マイクロプロ
セッサ２２のライト制御ライン３６に接続される。この
リンクは、ＮＡＮＤゲート５６によってなされ、その第
２の入力は、古いライトアドレスがリードコマンド時に
レジスタ５５にラッチされたままになっているのを防ぐ
べく、マイクロプロセッサ２２のリード制御ライン３４
に接続されている。レジスタ５５は、ゲート５６から０
レベルの信号を受信するときにはパスしており、ゲート
５６から出る信号の立ち上がりエッジの時点で、収容し
ているアドレスＡ２をラッチする。
られるアドレスＡ２は、ライト制御信号ＷＲ２のアクテ
ィブ化の終わりにてレジスタ５５にラッチされる。この
ため、レジスタ５５のラッチ制御入力は、マイクロプロ
セッサ２２のライト制御ライン３６に接続される。この
リンクは、ＮＡＮＤゲート５６によってなされ、その第
２の入力は、古いライトアドレスがリードコマンド時に
レジスタ５５にラッチされたままになっているのを防ぐ
べく、マイクロプロセッサ２２のリード制御ライン３４
に接続されている。レジスタ５５は、ゲート５６から０
レベルの信号を受信するときにはパスしており、ゲート
５６から出る信号の立ち上がりエッジの時点で、収容し
ているアドレスＡ２をラッチする。
【００２０】ライトパルスＰＷＲ１は、信号プロセッサ
２１のデータバス２９と、メモリ２４のデータインタフ
ェース２７と、の間に搭載されたライトバッファ５８に
アドレスされる。バッファ５８は、パルスＰＷＲ１が０
レベルのとき、ロウインピーダンスに設定され、バス２
９に与えられる１６ビットデータ項目の内の上位８ビッ
トに対応する８ビットのデータ項目をメモリ２４にライ
トする。
２１のデータバス２９と、メモリ２４のデータインタフ
ェース２７と、の間に搭載されたライトバッファ５８に
アドレスされる。バッファ５８は、パルスＰＷＲ１が０
レベルのとき、ロウインピーダンスに設定され、バス２
９に与えられる１６ビットデータ項目の内の上位８ビッ
トに対応する８ビットのデータ項目をメモリ２４にライ
トする。
【００２１】プロセッサ２１から出るこのようなライト
シーケンスが、図２の左側部分に示されている。プロセ
ッサ２１は、そのクロック信号ＣＬＫ１の１サイクルよ
り長い期間、そのライト信号ＷＲ１をアクティブにする
一方、バス２９，３１上にデータ項目Ｄ１及びアドレス
Ａ１を与える。選択信号ＤＰＲＡが０に等しくなると
き、アクセス管理論理４０は、メモリ２４へアドレスさ
れるライトパルスＷＲと同時にライトパルスＰＷＲ１を
供給する。これら２つのパルスＰＷＲ１，ＷＲの間に、
バス３１に与えられるアドレスＡ１に基づき、マルチプ
レクサ５４によって指定されるアドレスに、データ項目
Ｄ１がライトされる。
シーケンスが、図２の左側部分に示されている。プロセ
ッサ２１は、そのクロック信号ＣＬＫ１の１サイクルよ
り長い期間、そのライト信号ＷＲ１をアクティブにする
一方、バス２９，３１上にデータ項目Ｄ１及びアドレス
Ａ１を与える。選択信号ＤＰＲＡが０に等しくなると
き、アクセス管理論理４０は、メモリ２４へアドレスさ
れるライトパルスＷＲと同時にライトパルスＰＷＲ１を
供給する。これら２つのパルスＰＷＲ１，ＷＲの間に、
バス３１に与えられるアドレスＡ１に基づき、マルチプ
レクサ５４によって指定されるアドレスに、データ項目
Ｄ１がライトされる。
【００２２】リードパルスＰＲＤ１は、メモリ２４のデ
ータインタフェース２７と、信号プロセッサ２１のデー
タバス２９と、の間に搭載されたリードバッファ５９に
アドレスされる。バッファ５９は、パルスＰＲＤ１が０
レベルのとき、ロウインピーダンスに設定され、メモリ
２４からリードされたデータ項目をデータバス２９上に
伝送する（この８ビットデータ項目は、１６ビットバス
２９上で任意の８ビットが補足されてもよい）。
ータインタフェース２７と、信号プロセッサ２１のデー
タバス２９と、の間に搭載されたリードバッファ５９に
アドレスされる。バッファ５９は、パルスＰＲＤ１が０
レベルのとき、ロウインピーダンスに設定され、メモリ
２４からリードされたデータ項目をデータバス２９上に
伝送する（この８ビットデータ項目は、１６ビットバス
２９上で任意の８ビットが補足されてもよい）。
【００２３】プロセッサ２１から出るこのようなリード
シーケンスが、図２の右側部分に示されている。プロセ
ッサ２１は、そのクロック信号ＣＬＫ１の１サイクルよ
り長い期間、そのリード信号ＲＤ１を０にしてアクティ
ブにする一方、バス３１上にアドレスＡ１を与える。選
択信号ＤＰＲＡが０に等しくなるとき、アクセス管理論
理４０は、メモリ２４にアドレスされるリードパルスＲ
Ｄと同時にリードパルスＰＲＤ１を供給する。これら２
つのパルスＰＲＤ１，ＲＤの間に、バス３１に与えられ
るアドレスＡ１に基づき、マルチプレクサ５４によって
指定されるアドレスにて、データ項目Ｄ１がメモリ２４
からリードされる。次いで、このデータ項目Ｄ１は、メ
モリ２４へのアクセスのための時間に等しい時間ｔの後
に、プロセッサ２１のデータバス２９に達する。
シーケンスが、図２の右側部分に示されている。プロセ
ッサ２１は、そのクロック信号ＣＬＫ１の１サイクルよ
り長い期間、そのリード信号ＲＤ１を０にしてアクティ
ブにする一方、バス３１上にアドレスＡ１を与える。選
択信号ＤＰＲＡが０に等しくなるとき、アクセス管理論
理４０は、メモリ２４にアドレスされるリードパルスＲ
Ｄと同時にリードパルスＰＲＤ１を供給する。これら２
つのパルスＰＲＤ１，ＲＤの間に、バス３１に与えられ
るアドレスＡ１に基づき、マルチプレクサ５４によって
指定されるアドレスにて、データ項目Ｄ１がメモリ２４
からリードされる。次いで、このデータ項目Ｄ１は、メ
モリ２４へのアクセスのための時間に等しい時間ｔの後
に、プロセッサ２１のデータバス２９に達する。
【００２４】ライトパルスＰＷＲ２は、ライトバッファ
６０にアドレスされる。ライトバッファ６０の出力は、
メモリ２４のデータインタフェース２７に接続され、ま
た、その入力は、マイクロプロセッサ２２のデータバス
３０に接続されたライトデータラッチレジスタ６１に接
続されている。バッファ６０は、パルスＰＷＲ２が０レ
ベルのとき、ロウインピーダンスに設定され、レジスタ
６１に存在する８ビットデータ項目をメモリ２４へライ
トする。レジスタ６１のラッチ制御入力は、マイクロプ
ロセッサ２２のライト制御ライン３６に接続されてい
る。レジスタ６１は、０レベルの信号ＷＲ２を受信する
ときにはパスしており、信号ＷＲ２の立ち上がりエッジ
の時点で、収容しているデータ項目Ｄ２をラッチする。
かくして、マイクロプロセッサ２２のバス３０に与えら
れるデータＤ２は、マイクロプロセッサ２２から出るラ
イト制御信号ＷＲ２のアクティブ化の終わりにてレジス
タ６１にラッチされる。
６０にアドレスされる。ライトバッファ６０の出力は、
メモリ２４のデータインタフェース２７に接続され、ま
た、その入力は、マイクロプロセッサ２２のデータバス
３０に接続されたライトデータラッチレジスタ６１に接
続されている。バッファ６０は、パルスＰＷＲ２が０レ
ベルのとき、ロウインピーダンスに設定され、レジスタ
６１に存在する８ビットデータ項目をメモリ２４へライ
トする。レジスタ６１のラッチ制御入力は、マイクロプ
ロセッサ２２のライト制御ライン３６に接続されてい
る。レジスタ６１は、０レベルの信号ＷＲ２を受信する
ときにはパスしており、信号ＷＲ２の立ち上がりエッジ
の時点で、収容しているデータ項目Ｄ２をラッチする。
かくして、マイクロプロセッサ２２のバス３０に与えら
れるデータＤ２は、マイクロプロセッサ２２から出るラ
イト制御信号ＷＲ２のアクティブ化の終わりにてレジス
タ６１にラッチされる。
【００２５】マイクロプロセッサ２２から出るメモリ２
４へのライトのシーケンスが、図３の左側部分に示され
ている。マイクロプロセッサ２２は、そのライト制御信
号ＷＲ２をアクティブにする（ＷＲ２＝０）一方、バス
３０，３２上にデータ項目Ｄ２及びアドレスＡ２を与え
る。図３のラインＬＡＴＣＨ６１及びＬＡＴＣＨ５５に
よって示されるように、ライト制御信号ＷＲ２のアクテ
ィブ化の終わり（ＷＲ２の立ち上がりエッジ）にて、デ
ータ項目Ｄ２がレジスタ６１にラッチされ、アドレスＡ
２がレジスタ５５にラッチされる。選択信号ＤＰＲＡが
１に等しくなるとき、アクセス管理論理４０は、メモリ
２４へアドレスされるライトパルスＷＲと同時にライト
パルスＰＷＲ２を供給する。これら２つのパルスＰＷＲ
２，ＷＲの間に、レジスタ６１にラッチされたデータ項
目Ｄ２は、メモリ２４へ伝送され、レジスタ５５にラッ
チされたアドレスＡ２に基づき、マルチプレクサ５４に
よって指定されたアドレスにライトされる。これによっ
て、マイクロプロセッサ２２から出るライトデータ項目
が、常に、ライト制御信号ＷＲ２の立ち上がりエッジの
時点においてデータバス３０上に存在するものである、
ということが保証される。データ項目Ｄ２が実際にライ
トされた後に、アクセス管理論理はアクノリッジパルス
ＤＴＡＣＫを供給し、そのパルスはアクノリッジライン
５３によってマイクロプロセッサ２２に通信されて、メ
モリ２４が更なるアクセス用に利用可能であることをそ
れに伝える。
４へのライトのシーケンスが、図３の左側部分に示され
ている。マイクロプロセッサ２２は、そのライト制御信
号ＷＲ２をアクティブにする（ＷＲ２＝０）一方、バス
３０，３２上にデータ項目Ｄ２及びアドレスＡ２を与え
る。図３のラインＬＡＴＣＨ６１及びＬＡＴＣＨ５５に
よって示されるように、ライト制御信号ＷＲ２のアクテ
ィブ化の終わり（ＷＲ２の立ち上がりエッジ）にて、デ
ータ項目Ｄ２がレジスタ６１にラッチされ、アドレスＡ
２がレジスタ５５にラッチされる。選択信号ＤＰＲＡが
１に等しくなるとき、アクセス管理論理４０は、メモリ
２４へアドレスされるライトパルスＷＲと同時にライト
パルスＰＷＲ２を供給する。これら２つのパルスＰＷＲ
２，ＷＲの間に、レジスタ６１にラッチされたデータ項
目Ｄ２は、メモリ２４へ伝送され、レジスタ５５にラッ
チされたアドレスＡ２に基づき、マルチプレクサ５４に
よって指定されたアドレスにライトされる。これによっ
て、マイクロプロセッサ２２から出るライトデータ項目
が、常に、ライト制御信号ＷＲ２の立ち上がりエッジの
時点においてデータバス３０上に存在するものである、
ということが保証される。データ項目Ｄ２が実際にライ
トされた後に、アクセス管理論理はアクノリッジパルス
ＤＴＡＣＫを供給し、そのパルスはアクノリッジライン
５３によってマイクロプロセッサ２２に通信されて、メ
モリ２４が更なるアクセス用に利用可能であることをそ
れに伝える。
【００２６】リードパルスＰＲＤ２は、メモリ２４のデ
ータインタフェース２７に接続されたリードデータラッ
チレジスタ６３のラッチ制御入力にアドレスされる。レ
ジスタ６３は、パルス信号ＰＲＤ２が０レベルにあると
きにはパスしており、この信号ＰＲＤ２の立ち上がりエ
ッジの時点で、収容しているデータ項目をラッチする。
かくして、メモリ２４から出るデータＤ２は、リードパ
ルスＰＲＤ２の各立ち上がりエッジでもってレジスタ６
３にラッチされる。ラッチレジスタ６３の出力は、リー
ドバッファ６４の入力に接続され、リードバッファ６４
の出力は、マイクロプロセッサ２２のデータバス３０に
接続されている。バッファ６４は、マイクロプロセッサ
２２から出るリード制御信号ＲＤ２によって制御され
る。すなわち、ＲＤ２＝０のとき、バッファ６４は、ロ
ウインピーダンスにあって、ラッチレジスタ６３とバス
３０との間の通信をもたらし、そうして、レジスタ６３
に存在するデータ項目をマイクロプロセッサ２２へ伝送
する。
ータインタフェース２７に接続されたリードデータラッ
チレジスタ６３のラッチ制御入力にアドレスされる。レ
ジスタ６３は、パルス信号ＰＲＤ２が０レベルにあると
きにはパスしており、この信号ＰＲＤ２の立ち上がりエ
ッジの時点で、収容しているデータ項目をラッチする。
かくして、メモリ２４から出るデータＤ２は、リードパ
ルスＰＲＤ２の各立ち上がりエッジでもってレジスタ６
３にラッチされる。ラッチレジスタ６３の出力は、リー
ドバッファ６４の入力に接続され、リードバッファ６４
の出力は、マイクロプロセッサ２２のデータバス３０に
接続されている。バッファ６４は、マイクロプロセッサ
２２から出るリード制御信号ＲＤ２によって制御され
る。すなわち、ＲＤ２＝０のとき、バッファ６４は、ロ
ウインピーダンスにあって、ラッチレジスタ６３とバス
３０との間の通信をもたらし、そうして、レジスタ６３
に存在するデータ項目をマイクロプロセッサ２２へ伝送
する。
【００２７】マイクロプロセッサ２２から発するメモリ
２４からのリードのシーケンスが、図３の右側部分に示
されている。マイクロプロセッサ２２は、そのリード制
御信号ＲＤ２をアクティブにする（ＲＤ２＝０）一方、
バス３２上にアドレスＡ２を与える。ＲＤ２＝０になる
と、ＮＡＮＤゲート５６は０状態の信号を生成し、その
ため、レジスタ５５はパス状態となり、アドレスＡ２は
マルチプレクサ５４の入力に到達する。選択信号ＤＰＲ
Ａが１に等しくなるとき、アクセス管理論理４０は、メ
モリ２４へアドレスされるリードパルスＲＤと同時にリ
ードパルスＰＲＤ２を供給する。これら２つのパルスの
間に、アドレスＡ２に基づき、マルチプレクサ５４によ
って指定されたアドレスにてメモリ２４からリードされ
たデータ項目Ｄ２は、図３のＬＡＴＣＨライン６３によ
って示されるように、メモリ２４へのアクセスタイムに
等しいディレーｔを有して、ラッチレジスタ６３に現れ
る。リードパルスＰＲＤ２の終わり（ＰＲＤ２の立ち上
がりエッジ）にて、データ項目Ｄ２がレジスタ６３にラ
ッチされる。データ項目Ｄ２がこのようにラッチされた
後、アクセス管理論理４０がアクノリッジパルスＤＴＡ
ＣＫを供給し、このパルスはアクノリッジライン５３に
よってマイクロプロセッサ２２に通信される。そして、
マイクロプロセッサ２２は、リードされたデータ項目Ｄ
２の実際の受信に必要となる時間の間、そのリード制御
信号ＲＤ２のアクティブ化を維持可能である。次いで、
それは、信号ＲＤ２を１にしてインアクティブとし、メ
モリ２４へのアクセスをディセーブルする。
２４からのリードのシーケンスが、図３の右側部分に示
されている。マイクロプロセッサ２２は、そのリード制
御信号ＲＤ２をアクティブにする（ＲＤ２＝０）一方、
バス３２上にアドレスＡ２を与える。ＲＤ２＝０になる
と、ＮＡＮＤゲート５６は０状態の信号を生成し、その
ため、レジスタ５５はパス状態となり、アドレスＡ２は
マルチプレクサ５４の入力に到達する。選択信号ＤＰＲ
Ａが１に等しくなるとき、アクセス管理論理４０は、メ
モリ２４へアドレスされるリードパルスＲＤと同時にリ
ードパルスＰＲＤ２を供給する。これら２つのパルスの
間に、アドレスＡ２に基づき、マルチプレクサ５４によ
って指定されたアドレスにてメモリ２４からリードされ
たデータ項目Ｄ２は、図３のＬＡＴＣＨライン６３によ
って示されるように、メモリ２４へのアクセスタイムに
等しいディレーｔを有して、ラッチレジスタ６３に現れ
る。リードパルスＰＲＤ２の終わり（ＰＲＤ２の立ち上
がりエッジ）にて、データ項目Ｄ２がレジスタ６３にラ
ッチされる。データ項目Ｄ２がこのようにラッチされた
後、アクセス管理論理４０がアクノリッジパルスＤＴＡ
ＣＫを供給し、このパルスはアクノリッジライン５３に
よってマイクロプロセッサ２２に通信される。そして、
マイクロプロセッサ２２は、リードされたデータ項目Ｄ
２の実際の受信に必要となる時間の間、そのリード制御
信号ＲＤ２のアクティブ化を維持可能である。次いで、
それは、信号ＲＤ２を１にしてインアクティブとし、メ
モリ２４へのアクセスをディセーブルする。
【００２８】好適な実施例に言及しつつ本発明を説明し
てきたが、この実施例は限定的なものではないこと、及
び、本発明の範囲から逸脱することなくそれに対してい
ろいろな修正を施すことができること、が理解されるで
あろう。
てきたが、この実施例は限定的なものではないこと、及
び、本発明の範囲から逸脱することなくそれに対してい
ろいろな修正を施すことができること、が理解されるで
あろう。
【００２９】かくして、クロック信号ＣＬＫ１を、信号
プロセッサ２１から発するものとして説明してきたが、
クロックによって回路２０に直接供給され、回路２０か
らプロセッサ２１へ伝送されるようにすることもできる
し、そうでなければ、該クロックから回路２０とプロセ
ッサ２１とに並列に達するようにすることもできるであ
ろう。
プロセッサ２１から発するものとして説明してきたが、
クロックによって回路２０に直接供給され、回路２０か
らプロセッサ２１へ伝送されるようにすることもできる
し、そうでなければ、該クロックから回路２０とプロセ
ッサ２１とに並列に達するようにすることもできるであ
ろう。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
付加的構成要素を必要とすることなく、各プロセッサの
一方又は他方からのメモリへの高速アクセスを可能とす
る方法が提供され、すなわち、２つの非同期プロセッサ
間でデータを交換する技術が改良される。
付加的構成要素を必要とすることなく、各プロセッサの
一方又は他方からのメモリへの高速アクセスを可能とす
る方法が提供され、すなわち、２つの非同期プロセッサ
間でデータを交換する技術が改良される。
【図１】本発明に係る電子回路のブロック図である。
【図２】図１の回路の動作を説明するタイミング図であ
る。
る。
【図３】図１の回路の動作を説明するタイミング図であ
る。
る。
【図４】図１の回路内に収容されたアクセス管理論理手
段の図である。
段の図である。
２０…本発明に係る電子回路 ２１，２２…プロセッサ ２４…メモリ ２５…基本メモリセルの集合 ２６…アドレスデコーダ ２７…データインタフェース ２９，３０…双方向データバス ３１，３２…アドレスバス ３３，３４…リード制御ライン ３５，３６…ライト制御ライン ３９…クロックライン ４０…アクセス管理論理 ４１…周波数分割器 ５３…アクノリッジライン ５４…アドレスマルチプレクサ ５５…アドレスラッチレジスタ ５６…ＮＡＮＤゲート ５８，６０…ライトバッファ ５９，６４…リードバッファ ６１…ライトデータラッチレジスタ ６３…リードデータラッチレジスタ
Claims (13)
- 【請求項１】 第１及び第２の非同期プロセッサ（２
１，２２）間でランダムアクセスメモリ（２４）を共用
する方法であって、これらのプロセッサの各々が、それ
ぞれ、データバス（２９，３０）、アドレスバス（３
１，３２）、リード制御ライン（３３，３４）及びライ
ト制御ライン（３５，３６）を介して該メモリ（２４）
に接続されるものにおいて、 該メモリ（２４）へのアクセスがクロック信号（ＣＬＫ
１）によりクロックされ、 前記クロック信号（ＣＬＫ１）の周波数の半分に等しい
周波数を有する２状態の選択信号（ＤＰＲＡ）が発生せ
しめられ、 該第１のプロセッサ（２１）による該メモリ（２４）へ
のアクセスが、該選択信号（ＤＰＲＡ）が第１の状態に
あるときにイネーブルされ、及び、 該第２のプロセッサ（２２）による該メモリ（２４）へ
のアクセスが、該選択信号（ＤＰＲＡ）が第２の状態に
あるときにイネーブルされる、 ２つの非同期プロセッサ間でランダムアクセスメモリを
共用する方法。 - 【請求項２】 該選択信号（ＤＰＲＡ）は、該第１のプ
ロセッサ（２１）のアドレスバス（３１）に接続された
入力と、該第２のプロセッサ（２２）のアドレスバス
（３２）に接続された入力と、該メモリ（２４）のアド
レスデコーダ（２６）に接続された出力と、を有するア
ドレスマルチプレクサ（５４）を制御すべく使用され
る、請求項１に記載の方法。 - 【請求項３】 さらに該第１のプロセッサ（２１）の動
作をクロックする働きをする信号がクロック信号（ＣＬ
Ｋ１）として使用される、請求項１又は請求項２に記載
の方法。 - 【請求項４】 該第２のプロセッサ（２２）から該メモ
リ（２４）へデータ項目（Ｄ２）をライトすべく、次の
各ステップ、すなわち、 該第２のプロセッサ（２２）のライト制御ライン（３
６）上のライト制御信号（ＷＲ２）をアクティブにする
ステップと、 該第２のプロセッサ（２２）の、該データバス（３０）
上に該データ項目（Ｄ２）を、かつ、該アドレスバス
（３２）上にアドレス（Ａ２）を、与えるステップと、 該ライト制御信号（ＷＲ２）のアクティブ化の終わり
に、該データ項目（Ｄ２）と該アドレス（Ａ２）とを、
各レジスタ（６１，５５）にラッチするステップと、 該ラッチされたデータ項目を該メモリ（２４）の指定さ
れたアドレスに伝送すべく、該選択信号（ＤＰＲＡ）が
その第２の状態にあるとき、ライトパルス（ＰＷＲ２）
を生成するステップと、 が実行される、請求項３に記載の方法。 - 【請求項５】 前記ライトパルス（ＰＷＲ２）の後に、
該第２のプロセッサ（２２）へアクノリッジ信号（ＤＴ
ＡＣＫ）がアドレスされる、請求項４に記載の方法。 - 【請求項６】 該第２のプロセッサ（２２）から該メモ
リ（２４）のデータ項目（Ｄ２）をリードすべく、次の
各ステップ、すなわち、 該第２のプロセッサ（２２）のリード制御ライン（３
４）上のリード制御信号（ＲＤ２）をアクティブにする
ステップと、 該第２のプロセッサ（２２）の該アドレスバス（３２）
上にアドレス（Ａ２）を与えるステップと、 該メモリ（２４）の指定されたアドレスにて該データ項
目（Ｄ２）をリードすべく、該リード制御信号（ＲＤ
２）のアクティブ化の開始の後に、該選択信号（ＤＰＲ
Ａ）がその第２の状態にあるときリードパルス（ＰＲＤ
２）を生成するステップと、 該リードパルス（ＰＲＤ２）の終わりに、該リード制御
信号（ＲＤ２）がアクティブである限り該第２のプロセ
ッサ（２２）の該データバス（３０）と通信するレジス
タ（６３）に、該リードされたデータ項目をラッチする
ステップと、 が実行される、請求項３から請求項５までのいずれか１
項に記載の方法。 - 【請求項７】 前記リードパルス（ＰＲＤ２）の後に、
該第２のプロセッサ（２２）へアクノリッジ信号（ＤＴ
ＡＣＫ）がアドレスされる、請求項６に記載の方法。 - 【請求項８】 それぞれ、２つのデータバス（２９，３
０）、２つのアドレスバス（３１，３２）、２つのリー
ド制御ライン（３３，３４）及び２つのライト制御ライ
ン（３５，３６）を介して、第１及び第２の非同期プロ
セッサ（２１，２２）に接続され得るランダムアクセス
メモリ（２４）を含む電子回路において、 該電子回路は、クロック信号（ＣＬＫ１）を受信し、該
クロック信号（ＣＬＫ１）によって該メモリ（２４）へ
のアクセスをクロックするように構成されており、か
つ、 該電子回路は、前記クロック信号（ＣＬＫ１）の周波数
の半分に等しい周波数を有する２状態の選択信号（ＤＰ
ＲＡ）を生成して、該選択信号（ＤＰＲＡ）が第１の状
態にあるときに該第１のプロセッサ（２１）による該メ
モリ（２４）へのアクセスがイネーブルされ、該選択信
号（ＤＰＲＡ）が第２の状態にあるときに該第２のプロ
セッサ（２２）による該メモリ（２４）へのアクセスが
イネーブルされるようにする、アクセス管理手段（４
０）を具備する、 電子回路。 - 【請求項９】 該クロック信号（ＣＬＫ１）は、該第１
のプロセッサ（２１）から出るクロックライン（３９）
によって受信される、請求項８に記載の電子回路。 - 【請求項１０】 該２つのアドレスバス（３１，３２）
にそれぞれ接続される２つの入力と、該メモリ（２４）
のアドレスデコーダ（２６）に接続される出力と、を有
し、該選択信号（ＤＰＲＡ）によって制御される、アド
レスマルチプレクサ（５４）を具備する、請求項９に記
載の電子回路。 - 【請求項１１】 該アドレスマルチプレクサの入力は、
アドレスラッチレジスタ（５５）を介して、該第２のプ
ロセッサ（２２）のアドレスバス（３２）に接続され、 該回路は、さらに、該第２のプロセッサ（２２）の該デ
ータバス（３０）に接続される入力と、ライトバッファ
（６０）に接続される出力と、を有するライトデータラ
ッチレジスタ（６１）を具備し、 これら２つのレジスタ（５５，６１）のラッチは、該第
２のプロセッサ（２２）のライト制御ライン（３６）上
のライト制御信号（ＷＲ２）のアクティブ化の終わりに
よって制御され、 該ライトバッファ（６０）は、該アクセス管理手段（４
０）に接続され、該第２のプロセッサ（２２）のライト
制御ライン（３６）上のライト制御信号（ＷＲ２）のア
クティブ化の終わりの後、かつ、該選択信号（ＤＰＲ
Ａ）がその第２の状態にあるとき、発生せしめられるラ
イトパルス（ＰＷＲ２）を受信し、 該ライトバッファ（６０）は、該ライトパルス（ＰＷＲ
２）の受信時、該ライトデータラッチレジスタ（６１）
に存在するデータ項目（Ｄ２）を伝送するように構成さ
れている、 請求項１０に記載の電子回路。 - 【請求項１２】 該メモリ（２４）に接続された入力
と、リードバッファ（６４）を介して該第２のプロセッ
サ（２２）のデータバス（３０）に接続された出力と、
を有するリードデータラッチレジスタ（６３）を具備
し、 このレジスタ（６３）のラッチは、該第２のプロセッサ
（２２）のリード制御ライン（３４）上のリード制御信
号（ＲＤ２）のアクティブ化の開始の後、該選択信号
（ＤＰＲＡ）が第２の状態にあるとき、該アクセス管理
手段（４０）によって発生せしめられたリードパルス
（ＰＲＤ２）の終わりによって制御され、 該リードバッファ（６４）は、該リード制御信号（ＲＤ
２）がアクティブの間、該リードデータラッチレジスタ
（６３）に存在するデータ項目（Ｄ２）を伝送するよう
に構成されている、 請求項９から請求項１１までのいずれか１項に記載の電
子回路。 - 【請求項１３】 該第１のプロセッサ（２１）を更に含
む集積回路チップに収容される、請求項９から請求項１
２までのいずれか１項に記載の電子回路。
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|---|---|---|---|
| FR9207507A FR2692698A1 (fr) | 1992-06-19 | 1992-06-19 | Procédé pour partager une mémoire à accès direct entre deux processeurs asynchrones et circuit électronique pour la mise en Óoeuvre de ce procédé. |
| FR9207507 | 1992-06-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243111A true JPH06243111A (ja) | 1994-09-02 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007508607A (ja) * | 2003-10-08 | 2007-04-05 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 複数のプロセッサと１つのメモリシステムを有するシステムのためのメモリインタフェース |
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Families Citing this family (12)
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|---|---|---|---|---|
| JPH0816530A (ja) * | 1994-07-04 | 1996-01-19 | Kurieiteibu Design:Kk | コプロセサシステムおよび補助演算機能付外部メモリ装置 |
| JP3661235B2 (ja) * | 1995-08-28 | 2005-06-15 | 株式会社日立製作所 | 共有メモリシステム、並列型処理装置並びにメモリｌｓｉ |
| WO1999022307A1 (en) * | 1997-10-27 | 1999-05-06 | Mitsubishi Denki Kabushiki Kaisha | Data interface and high-speed communication system using the same |
| JP2004522235A (ja) * | 2001-07-18 | 2004-07-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 多重プロセッサデバイスにおける不揮発性メモリ装置と方法 |
| EP1338956A1 (fr) * | 2002-02-20 | 2003-08-27 | STMicroelectronics S.A. | Dispositif électronique de traitement de données, en particulier processeur audio pour un décodeur audio/vidéo |
| US7917673B2 (en) * | 2003-09-20 | 2011-03-29 | Samsung Electronics Co., Ltd. | Communication device and method having a shared local memory |
| FR2888017B1 (fr) * | 2005-07-01 | 2007-08-31 | Atmel Nantes Sa Sa | Dispositif d'arbitrage asynchrone et microcontroleur comprenant un tel dispositif d'arbitrage |
| KR100855587B1 (ko) * | 2007-01-17 | 2008-09-01 | 삼성전자주식회사 | 메일박스 영역을 가지는 멀티 패스 액세스블 반도체 메모리장치 및 그에 따른 메일박스 액세스 제어방법 |
| DE102007028802B4 (de) * | 2007-06-22 | 2010-04-08 | Qimonda Ag | Integrierte Logikschaltung und Verfahren zum Herstellen einer integrierten Logikschaltung |
| US7941594B2 (en) * | 2007-09-21 | 2011-05-10 | Freescale Semiconductor, Inc. | SDRAM sharing using a control surrogate |
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| CN103729312B (zh) * | 2012-10-11 | 2016-12-21 | 中国航空工业集团公司第六三一研究所 | 基于异步fifo的多路异步数据同步方法 |
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| JPS61166668A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | 多重プロセツサ制御方式 |
| DE3502721A1 (de) * | 1985-01-28 | 1986-07-31 | Robert Bosch Gmbh, 7000 Stuttgart | Multiprozessorsystem |
| US5179665A (en) * | 1987-06-24 | 1993-01-12 | Westinghouse Electric Corp. | Microprocessor information exchange with updating of messages by asynchronous processors using assigned and/or available buffers in dual port memory |
| US5263150A (en) * | 1990-04-20 | 1993-11-16 | Chai I Fan | Computer system employing asynchronous computer network through common memory |
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- 1993-06-18 JP JP5147565A patent/JPH06243111A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007508607A (ja) * | 2003-10-08 | 2007-04-05 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 複数のプロセッサと１つのメモリシステムを有するシステムのためのメモリインタフェース |
| WO2020021551A1 (en) * | 2018-07-24 | 2020-01-30 | Jerusalem College Of Technology | System for implementing shared lock free memory implementing composite assignment |
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