JPH06244239A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06244239A JPH06244239A JP5030606A JP3060693A JPH06244239A JP H06244239 A JPH06244239 A JP H06244239A JP 5030606 A JP5030606 A JP 5030606A JP 3060693 A JP3060693 A JP 3060693A JP H06244239 A JPH06244239 A JP H06244239A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- peripheral region
- short
- semiconductor
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】素子側表面から半導体基板に電位付与が可能な
ＳＯＩ半導体装置を提供する。 【構成】半導体層３は中間絶縁膜２により半導体基板１
から絶縁される。半導体基板１に達する凹部９の側面に
敷設された短絡導体１０は半導体基板１と周辺領域部３
ｂとを短絡し、これにより半導体基板１には周辺領域部
３ｂと同じ電位が付与される。周辺領域部３ｂは素子形
成領域部と同様に例えばバンプ７を通じて配線基板８か
ら電位を付与される。したがって、フリップチップ、Ｔ
ＡＢなどの方法で配線基板８にバンプを介してチップを
接続する場合でも半導体基板１に一定電位を付与するこ
とができる。
ＳＯＩ半導体装置を提供する。 【構成】半導体層３は中間絶縁膜２により半導体基板１
から絶縁される。半導体基板１に達する凹部９の側面に
敷設された短絡導体１０は半導体基板１と周辺領域部３
ｂとを短絡し、これにより半導体基板１には周辺領域部
３ｂと同じ電位が付与される。周辺領域部３ｂは素子形
成領域部と同様に例えばバンプ７を通じて配線基板８か
ら電位を付与される。したがって、フリップチップ、Ｔ
ＡＢなどの方法で配線基板８にバンプを介してチップを
接続する場合でも半導体基板１に一定電位を付与するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、フリップチップ、ＴＡ
Ｂなどの非ワイヤボンデンング形式で実装されるＳＯＩ
半導体装置に関し、特にその半導体基板電位固定技術に
関する。
Ｂなどの非ワイヤボンデンング形式で実装されるＳＯＩ
半導体装置に関し、特にその半導体基板電位固定技術に
関する。
【０００２】
【従来の技術】半導体基板上に中間絶縁膜を介して半導
体層が配設されるＳＯＩ（シリコンオンインシュレー
タ）半導体装置は高耐圧用途に好適である。このＳＯＩ
半導体装置は、一般の半導体装置と同様に、ワイヤボン
ディングによりリードに個別に接続されるのが通常であ
り、この場合には、半導体基板はリードと同時に打ち抜
かれたアイランドと呼ばれる金属片上に導電性接着剤な
どで接着され、接地されることができる。
体層が配設されるＳＯＩ（シリコンオンインシュレー
タ）半導体装置は高耐圧用途に好適である。このＳＯＩ
半導体装置は、一般の半導体装置と同様に、ワイヤボン
ディングによりリードに個別に接続されるのが通常であ
り、この場合には、半導体基板はリードと同時に打ち抜
かれたアイランドと呼ばれる金属片上に導電性接着剤な
どで接着され、接地されることができる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記Ｓ
ＯＩ半導体装置においても、多ピン化などに対応して、
ワイヤボンデンング以外のフリップチップやＴＡＢとい
った実装（コンタクト）方式の採用する場合、これら実
装方式ではチップの上記半導体層と配線基板の導体配線
とをバンプを介して接続するので、半導体基板への電位
付与が困難となるという問題が生じた。
ＯＩ半導体装置においても、多ピン化などに対応して、
ワイヤボンデンング以外のフリップチップやＴＡＢとい
った実装（コンタクト）方式の採用する場合、これら実
装方式ではチップの上記半導体層と配線基板の導体配線
とをバンプを介して接続するので、半導体基板への電位
付与が困難となるという問題が生じた。
【０００４】半導体基板が浮遊（フローティング）電位
となると、例えば半導体基板の電位変動が素子の動作特
にしきい値電位に影響を与え、素子の動作マージンが縮
小してしまう。本発明は上記問題点に鑑みなされたもの
であり、素子側表面から半導体基板に電位付与が可能な
ＳＯＩ半導体装置を提供することを、その目的としてい
る。
となると、例えば半導体基板の電位変動が素子の動作特
にしきい値電位に影響を与え、素子の動作マージンが縮
小してしまう。本発明は上記問題点に鑑みなされたもの
であり、素子側表面から半導体基板に電位付与が可能な
ＳＯＩ半導体装置を提供することを、その目的としてい
る。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に中間絶縁膜を介して半導体層を有し、前
記半導体層は、前記半導体層の一部領域を絶縁分離して
形成され素子形成用の素子形成領域部と、前記素子形成
領域部以外の前記半導体層からなる周辺領域部とを備え
る半導体装置において、前記周辺領域部に穿設されて前
記半導体基板に達する凹部と、前記凹部の側面に敷設さ
れて前記周辺領域部及び前記半導体基板を短絡する短絡
導体とを備えることを特徴としている。
半導体基板上に中間絶縁膜を介して半導体層を有し、前
記半導体層は、前記半導体層の一部領域を絶縁分離して
形成され素子形成用の素子形成領域部と、前記素子形成
領域部以外の前記半導体層からなる周辺領域部とを備え
る半導体装置において、前記周辺領域部に穿設されて前
記半導体基板に達する凹部と、前記凹部の側面に敷設さ
れて前記周辺領域部及び前記半導体基板を短絡する短絡
導体とを備えることを特徴としている。
【０００６】好適な態様において、前記凹部はスクライ
ブ領域近傍に穿設され、前記凹部の側面はスクライブ端
面の一部を構成する。
ブ領域近傍に穿設され、前記凹部の側面はスクライブ端
面の一部を構成する。
【０００７】
【作用及び発明の効果】半導体層は中間絶縁膜により半
導体基板から絶縁される。半導体層の各素子形成領域部
は周辺領域部から電気的に絶縁されるとともに互いに電
気的に絶縁されている。周辺領域部から半導体基板に達
する凹部の側面に敷設された短絡導体は、半導体基板と
周辺領域部とを短絡し、これにより半導体基板には周辺
領域部と同じ電位が付与される。周辺領域部は素子形成
領域部と同様に例えばバンプを通じて配線基板から電位
付与される。
導体基板から絶縁される。半導体層の各素子形成領域部
は周辺領域部から電気的に絶縁されるとともに互いに電
気的に絶縁されている。周辺領域部から半導体基板に達
する凹部の側面に敷設された短絡導体は、半導体基板と
周辺領域部とを短絡し、これにより半導体基板には周辺
領域部と同じ電位が付与される。周辺領域部は素子形成
領域部と同様に例えばバンプを通じて配線基板から電位
付与される。
【０００８】以上説明したように、本発明の半導体装置
は、半導体層の周辺領域部から半導体基板に達する凹部
の側面に敷設された短絡導体により、周辺領域部から半
導体基板に電位付与することができ、その結果、フリッ
プチップ、ＴＡＢ、接着式などの方法で配線基板にバン
プを介してチップを接続するだけで、半導体基板に一定
電位を付与することができ、外部ノイズその他の影響に
より半導体基板の電位が変動して素子の耐ノイズマージ
ンが縮小するのを防止することができる。
は、半導体層の周辺領域部から半導体基板に達する凹部
の側面に敷設された短絡導体により、周辺領域部から半
導体基板に電位付与することができ、その結果、フリッ
プチップ、ＴＡＢ、接着式などの方法で配線基板にバン
プを介してチップを接続するだけで、半導体基板に一定
電位を付与することができ、外部ノイズその他の影響に
より半導体基板の電位が変動して素子の耐ノイズマージ
ンが縮小するのを防止することができる。
【０００９】
【実施例】（実施例１）本発明を適用したＳＯＩ半導体
装置のチップ平面図を図２に、そのフリップチップ実装
部分断面図を図１に示す。この半導体装置は、Ｐ型シリ
コンからなる半導体基板１上に熱酸化シリコン酸化膜か
らなる中間絶縁膜２を挟んでＮ- 型の半導体層３が張り
合わせ手法により形成されており、いわゆるＳＯＩ半導
体装置となっている。なお、図２ではチップのスクライ
ブ端面１１近傍が拡大図示されており、半導体層３とし
て後述の周辺領域部３ｂが図示されている。周辺領域部
３ｂの表面には、Ｎ+ コンタクト領域３１、３２が形成
されている。
装置のチップ平面図を図２に、そのフリップチップ実装
部分断面図を図１に示す。この半導体装置は、Ｐ型シリ
コンからなる半導体基板１上に熱酸化シリコン酸化膜か
らなる中間絶縁膜２を挟んでＮ- 型の半導体層３が張り
合わせ手法により形成されており、いわゆるＳＯＩ半導
体装置となっている。なお、図２ではチップのスクライ
ブ端面１１近傍が拡大図示されており、半導体層３とし
て後述の周辺領域部３ｂが図示されている。周辺領域部
３ｂの表面には、Ｎ+ コンタクト領域３１、３２が形成
されている。
【００１０】４はフィールド酸化膜であり、５はパッシ
ベーション用のプラズマ窒化シリコン膜であり、周縁部
のフィールド酸化膜４上には接地電極ラインを構成する
アルミ電極６がチップ全周に沿って敷設されている。ま
た、アルミ電極６の所定位置に対して位置して両膜４，
５をエッチングしてバンプ電極コンタクト用の開口９１
が形成され、アルミ電極６がＮ+ コンタクト領域３１に
コンタクトされている。上記バンプ電極コンタクト用の
開口９１にはバンプ電極７が形成されており、バンプ電
極７はアルミナ板からなる配線基板８の表面に印刷され
た接地電位ライン８１に押接されている。
ベーション用のプラズマ窒化シリコン膜であり、周縁部
のフィールド酸化膜４上には接地電極ラインを構成する
アルミ電極６がチップ全周に沿って敷設されている。ま
た、アルミ電極６の所定位置に対して位置して両膜４，
５をエッチングしてバンプ電極コンタクト用の開口９１
が形成され、アルミ電極６がＮ+ コンタクト領域３１に
コンタクトされている。上記バンプ電極コンタクト用の
開口９１にはバンプ電極７が形成されており、バンプ電
極７はアルミナ板からなる配線基板８の表面に印刷され
た接地電位ライン８１に押接されている。
【００１１】更にこの発明では、半導体基板１のスクラ
イブ端面１１に沿って、周辺領域部３ｂに凹溝（正確に
言えばスクライビングにより半割り凹溝となっている）
９が穿設されており、この凹溝９の底面は半導体基板１
の表面に達している。そして凹溝９に面するフィールド
酸化膜４、周辺領域部３ｂ及び中間絶縁膜２の側面に
は、アルミ電極からなり半導体基板１の表面に達する短
絡電極１０が垂直に敷設され、短絡電極１０は周辺領域
部３ｂと半導体基板１とを短絡している。これにより、
接地電位が印加されている接地電位ライン８１は、周辺
領域部３ｂ、短絡電極１０を通じて半導体基板１を接地
電位に保つ。なお、図１において凹溝９の側面に露出し
て周辺領域部３ｂの表面部にドープされたＮ+ コンタク
ト領域３２は、Ｎ+ コンタクト領域３１と同工程で形成
されるものであり、短絡電極１０の接触抵抗を低減する
ものである。
イブ端面１１に沿って、周辺領域部３ｂに凹溝（正確に
言えばスクライビングにより半割り凹溝となっている）
９が穿設されており、この凹溝９の底面は半導体基板１
の表面に達している。そして凹溝９に面するフィールド
酸化膜４、周辺領域部３ｂ及び中間絶縁膜２の側面に
は、アルミ電極からなり半導体基板１の表面に達する短
絡電極１０が垂直に敷設され、短絡電極１０は周辺領域
部３ｂと半導体基板１とを短絡している。これにより、
接地電位が印加されている接地電位ライン８１は、周辺
領域部３ｂ、短絡電極１０を通じて半導体基板１を接地
電位に保つ。なお、図１において凹溝９の側面に露出し
て周辺領域部３ｂの表面部にドープされたＮ+ コンタク
ト領域３２は、Ｎ+ コンタクト領域３１と同工程で形成
されるものであり、短絡電極１０の接触抵抗を低減する
ものである。
【００１２】図１では、プラズマ窒化シリコン膜５は短
絡電極１０もパッシベーションしている。また、図２に
示すように、チップの半導体層３には、周辺領域部３ｂ
から絶縁分離技術により電気的に分離され、かつ、互い
に絶縁分離技術により電気的に分離された複数の素子形
成領域部３ａが形成されており、各素子形成領域部３ａ
には各種トランジスタ又はダイオードの少なくとも一種
が形成されている。
絡電極１０もパッシベーションしている。また、図２に
示すように、チップの半導体層３には、周辺領域部３ｂ
から絶縁分離技術により電気的に分離され、かつ、互い
に絶縁分離技術により電気的に分離された複数の素子形
成領域部３ａが形成されており、各素子形成領域部３ａ
には各種トランジスタ又はダイオードの少なくとも一種
が形成されている。
【００１３】図３に図１の半導体装置の周辺領域部３ｂ
と素子形成領域部３ａとの境界部断面を拡大図示する。
２１はトレンチ形成、ポリシリコン埋め込み技術により
形成されて、素子形成領域部３ａの全周を電気的に分離
する絶縁物分離領域であって、３５はＰＭＯＳトランジ
スタのソース領域である。図３から、接地電位付与用の
アルミ電極６は、定間隔で周辺領域部３ｂの表面に形成
されたＮ+ コンタクト領域（ただし、バンプ電極７は持
たない）３１ａにコンタクトされて、接地抵抗が低減さ
れている。
と素子形成領域部３ａとの境界部断面を拡大図示する。
２１はトレンチ形成、ポリシリコン埋め込み技術により
形成されて、素子形成領域部３ａの全周を電気的に分離
する絶縁物分離領域であって、３５はＰＭＯＳトランジ
スタのソース領域である。図３から、接地電位付与用の
アルミ電極６は、定間隔で周辺領域部３ｂの表面に形成
されたＮ+ コンタクト領域（ただし、バンプ電極７は持
たない）３１ａにコンタクトされて、接地抵抗が低減さ
れている。
【００１４】次に、このＳＯＩ半導体装置の製造方法を
説明する。まず、図４に示すように、上記説明した半導
体装置におけるパッシベーション用のプラズマ窒化シリ
コン膜５を形成する前までの段階を作製する。したがっ
て、Ｎ+ コンタクト領域３１、３１ａ、３２、３５は形
成され、その他、各素子形成領域部３ａの各導電型の半
導体領域は形成されている。
説明する。まず、図４に示すように、上記説明した半導
体装置におけるパッシベーション用のプラズマ窒化シリ
コン膜５を形成する前までの段階を作製する。したがっ
て、Ｎ+ コンタクト領域３１、３１ａ、３２、３５は形
成され、その他、各素子形成領域部３ａの各導電型の半
導体領域は形成されている。
【００１５】この段階までの製造プロセスは周知のＳＯ
Ｉ半導体装置と同じであり、かつ、本実施例の要部では
ないので説明を省略する。ただし、図４においてウエハ
ーの周辺領域部３ｂには、スクライブ予定領域に位置し
てＮ+ コンタクト領域３２が形成されている。次に、図
５に示すようにホトリソ法及び異方性エッチング（ＲＩ
Ｅ）法によりスクライブ予定領域に沿ってスクライブ予
定領域より広幅にフィールド酸化膜４、周辺領域部３ｂ
及び中間絶縁膜２を順次、で凹溝９を穿設する。その
後、約１μｍ厚のアルミニウム層１０ａを形成する。
Ｉ半導体装置と同じであり、かつ、本実施例の要部では
ないので説明を省略する。ただし、図４においてウエハ
ーの周辺領域部３ｂには、スクライブ予定領域に位置し
てＮ+ コンタクト領域３２が形成されている。次に、図
５に示すようにホトリソ法及び異方性エッチング（ＲＩ
Ｅ）法によりスクライブ予定領域に沿ってスクライブ予
定領域より広幅にフィールド酸化膜４、周辺領域部３ｂ
及び中間絶縁膜２を順次、で凹溝９を穿設する。その
後、約１μｍ厚のアルミニウム層１０ａを形成する。
【００１６】次に、図６に示すようにホトリソ法及び異
方性エッチング（ＲＩＥ）法により凹溝９の側面を除い
て、アルミニウム層１０ａを除去して、短絡電極１０を
形成する。この短絡電極１０は周辺領域部３ｂの側面と
半導体基板１の表面とを短絡する。次に、従来と同様の
プロセスにて図１に示すようｎ+ コンタクト領域３１へ
の開口を形成し、アルミ電極６を形成後、プラズマＣＶ
Ｄ法によりプラズマ窒化シリコン膜を形成し、開口９１
およびバンプ電極７を順次形成する。当然、バンプ電極
７は図１に示すアルミ電極６だけではなく、各素子形成
領域部３ａのアルミコンタクト電極（図示せず）上にも
形成される。
方性エッチング（ＲＩＥ）法により凹溝９の側面を除い
て、アルミニウム層１０ａを除去して、短絡電極１０を
形成する。この短絡電極１０は周辺領域部３ｂの側面と
半導体基板１の表面とを短絡する。次に、従来と同様の
プロセスにて図１に示すようｎ+ コンタクト領域３１へ
の開口を形成し、アルミ電極６を形成後、プラズマＣＶ
Ｄ法によりプラズマ窒化シリコン膜を形成し、開口９１
およびバンプ電極７を順次形成する。当然、バンプ電極
７は図１に示すアルミ電極６だけではなく、各素子形成
領域部３ａのアルミコンタクト電極（図示せず）上にも
形成される。
【００１７】次に、図８に示すように、テスト後、スク
ライブ予定領域に沿ってウエハーをスクライブし、良品
のチップを配線基板８の所定位置に配置し、圧接する。
なお、図１では理解を助けるために配線基板８を上にし
て図示している。上記した各異方性エッチング、プラズ
マＣＶＤのプロセス条件については当業者に周知のプロ
セスで形成できるので、説明は省略する。
ライブ予定領域に沿ってウエハーをスクライブし、良品
のチップを配線基板８の所定位置に配置し、圧接する。
なお、図１では理解を助けるために配線基板８を上にし
て図示している。上記した各異方性エッチング、プラズ
マＣＶＤのプロセス条件については当業者に周知のプロ
セスで形成できるので、説明は省略する。
【００１８】以上説明した本実施例のＳＯＩ半導体装置
では、フェースダウンボンディングを採用しているにも
かかわらず、半導体基板１と周辺領域部３ｂとがスクラ
イブ端面１１に沿って凹溝９と、この凹溝９の側面に沿
って垂直に形成され半導体基板１と周辺領域部３ｂとを
短絡する短絡電極１０とを有しているので、バンプ電極
７により半導体基板１に給電することができ、半導体基
板１の電位固定により、その電位変動を抑止し、この電
位変動による素子の耐ノイズマージンの減少を防止する
ことができる。
では、フェースダウンボンディングを採用しているにも
かかわらず、半導体基板１と周辺領域部３ｂとがスクラ
イブ端面１１に沿って凹溝９と、この凹溝９の側面に沿
って垂直に形成され半導体基板１と周辺領域部３ｂとを
短絡する短絡電極１０とを有しているので、バンプ電極
７により半導体基板１に給電することができ、半導体基
板１の電位固定により、その電位変動を抑止し、この電
位変動による素子の耐ノイズマージンの減少を防止する
ことができる。
【００１９】また、この実施例では短絡電極１０をスク
ライブ領域上に設けているので、短絡電極１０によりチ
ップの素子配置可能面積が減少することがなく、かつ、
素子配列レイアウトの邪魔となることが無い。なお、短
絡電極１０と半導体基板１との接触抵抗を低減するため
に、半導体基板１特にその表面部の不純物濃度を予め高
濃度化することが好ましい。
ライブ領域上に設けているので、短絡電極１０によりチ
ップの素子配置可能面積が減少することがなく、かつ、
素子配列レイアウトの邪魔となることが無い。なお、短
絡電極１０と半導体基板１との接触抵抗を低減するため
に、半導体基板１特にその表面部の不純物濃度を予め高
濃度化することが好ましい。
【００２０】更に上記説明では、フリップチップ接続を
例としたが、バンプ電極７を用いるフェースダウンボン
ディングであれば、ＴＡＢ形式や接着剤使用形式のＳＯ
Ｉ半導体装置チップにも適用できることは当然である。 （実施例２）他の実施例を図８を参照して説明する。
例としたが、バンプ電極７を用いるフェースダウンボン
ディングであれば、ＴＡＢ形式や接着剤使用形式のＳＯ
Ｉ半導体装置チップにも適用できることは当然である。 （実施例２）他の実施例を図８を参照して説明する。
【００２１】この実施例では、チップのスクライブ端面
から離れたチップ中央部において、凹溝９ａを穿設し、
短絡電極１０ａを設けたものである。したがってこの実
施例では、凹溝９ａの全側面に短絡電極１０が形成され
ることになる。また、短絡電極１０は高濃度ポリシリコ
ンとした。更に、半導体基板１と半導体層３の周辺領域
部３ｂと短絡電極１０とは同導電型とし、短絡電極１０
から半導体基板１へオートドープによるＮ+ コンタクト
領域１４を形成して、接触抵抗を低減している。
から離れたチップ中央部において、凹溝９ａを穿設し、
短絡電極１０ａを設けたものである。したがってこの実
施例では、凹溝９ａの全側面に短絡電極１０が形成され
ることになる。また、短絡電極１０は高濃度ポリシリコ
ンとした。更に、半導体基板１と半導体層３の周辺領域
部３ｂと短絡電極１０とは同導電型とし、短絡電極１０
から半導体基板１へオートドープによるＮ+ コンタクト
領域１４を形成して、接触抵抗を低減している。
【００２２】この実施例によれば、チップ中央部におけ
る半導体基板１と周辺領域部３ｂとを低抵抗で接続する
ことができる。また、実施例１と実施例２とは同時工程
で実施可能である。
る半導体基板１と周辺領域部３ｂとを低抵抗で接続する
ことができる。また、実施例１と実施例２とは同時工程
で実施可能である。
【図１】本発明装置の一実施例を示す断面図である。
【図２】図１の装置の平面図である。
【図３】図１の装置の他方向の断面図である。
【図４】図１の装置の製造プロセスを示す断面図であ
る。
る。
【図５】図１の装置の製造プロセスを示す断面図であ
る。
る。
【図６】図１の装置の製造プロセスを示す断面図であ
る。
る。
【図７】図１の装置の製造プロセスを示す断面図であ
る。
る。
【図８】本発明装置の他実施例を示す断面図である。
１は半導体基板、２は中間絶縁膜、３は半導体層、３ａ
は半導体層３の素子形成領域部、３ｂは半導体層３の周
辺領域部３ｂ、５はプラズマ窒化シリコン膜、６はアル
ミ電極、７はバンプ電極、８は配線基板、９は凹溝、１
０は短絡電極、１１はスクライブ端面である。
は半導体層３の素子形成領域部、３ｂは半導体層３の周
辺領域部３ｂ、５はプラズマ窒化シリコン膜、６はアル
ミ電極、７はバンプ電極、８は配線基板、９は凹溝、１
０は短絡電極、１１はスクライブ端面である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 治 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (2)
- 【請求項１】 半導体基板上に中間絶縁膜を介して半導
体層を有し、前記半導体層は、前記半導体層の一部領域
を絶縁分離して形成され素子形成用の素子形成領域部
と、前記素子形成領域部以外の前記半導体層からなる周
辺領域部とを備える半導体装置において、 前記周辺領域部に穿設されて前記半導体基板に達する凹
部と、前記凹部の側面に敷設されて前記周辺領域部及び
前記半導体基板を短絡する短絡導体とを備えることを特
徴とする半導体装置。 - 【請求項２】 前記凹部はスクライブ領域近傍に穿設さ
れ、前記凹部の側面はスクライブ端面の一部を構成する
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03060693A JP3269536B2 (ja) | 1993-02-19 | 1993-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03060693A JP3269536B2 (ja) | 1993-02-19 | 1993-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244239A true JPH06244239A (ja) | 1994-09-02 |
| JP3269536B2 JP3269536B2 (ja) | 2002-03-25 |
Family
ID=12308539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03060693A Expired - Lifetime JP3269536B2 (ja) | 1993-02-19 | 1993-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269536B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459125B2 (en) | 1998-02-26 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | SOI based transistor inside an insulation layer with conductive bump on the insulation layer |
| US6492683B2 (en) | 2000-09-28 | 2002-12-10 | Nec Corporation | Semiconductor device with SOI structure and method of manufacturing the same |
| US6657312B2 (en) | 2001-03-14 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device in which bump used for fixing potential of silicon substrate can be easily formed |
| US6661076B2 (en) | 2000-11-29 | 2003-12-09 | Nec Electronics Corporation | Semiconductor device |
| JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN102194773A (zh) * | 2010-03-15 | 2011-09-21 | 精工电子有限公司 | 半导体装置及其制造方法 |
| US9541614B2 (en) | 2011-04-11 | 2017-01-10 | Hitachi, Ltd. | High frequency coil unit and magnetic resonance imaging apparatus |
-
1993
- 1993-02-19 JP JP03060693A patent/JP3269536B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459125B2 (en) | 1998-02-26 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | SOI based transistor inside an insulation layer with conductive bump on the insulation layer |
| US6492683B2 (en) | 2000-09-28 | 2002-12-10 | Nec Corporation | Semiconductor device with SOI structure and method of manufacturing the same |
| US6541314B2 (en) | 2000-09-28 | 2003-04-01 | Nec Corporation | Semiconductor device with SOI structure and method of manufacturing the same |
| EP1193760A3 (en) * | 2000-09-28 | 2005-03-16 | NEC Electronics Corporation | Semiconductor device with SOI structure and method of manufacturing the same |
| US6661076B2 (en) | 2000-11-29 | 2003-12-09 | Nec Electronics Corporation | Semiconductor device |
| US6657312B2 (en) | 2001-03-14 | 2003-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device in which bump used for fixing potential of silicon substrate can be easily formed |
| DE10205122B4 (de) * | 2001-03-14 | 2004-11-25 | Mitsubishi Denki K.K. | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| JP2008283216A (ja) * | 2008-07-28 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN102194773A (zh) * | 2010-03-15 | 2011-09-21 | 精工电子有限公司 | 半导体装置及其制造方法 |
| JP2011192846A (ja) * | 2010-03-15 | 2011-09-29 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| US9541614B2 (en) | 2011-04-11 | 2017-01-10 | Hitachi, Ltd. | High frequency coil unit and magnetic resonance imaging apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3269536B2 (ja) | 2002-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5512102B2 (ja) | 半導体装置 | |
| US6022797A (en) | Method of manufacturing through holes in a semiconductor device | |
| JPS6134967A (ja) | Ｖｌｓｉ集積回路装置用の入力保護構成体 | |
| JP2002164547A (ja) | 半導体装置 | |
| JP3269536B2 (ja) | 半導体装置 | |
| US7372164B2 (en) | Semiconductor device with parallel interconnects | |
| US20260013161A1 (en) | Semiconductor device and method of manufacturing the same | |
| US5106780A (en) | Semiconductor device and method of manufacturing the same | |
| JPH07123138B2 (ja) | 半導体装置の製造方法 | |
| CN100502000C (zh) | 半导体装置 | |
| CN115394737A (zh) | 晶片封装体及其制造方法 | |
| US5014109A (en) | Miniaturization of a contact hole in a semiconductor device | |
| JP2005353997A (ja) | 半導体装置及びその製造方法 | |
| JP3135968B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH05326844A (ja) | 半導体集積回路 | |
| JP3242478B2 (ja) | 高耐圧半導体装置 | |
| CN111354699B (zh) | 半导体元件 | |
| JP3417482B2 (ja) | 半導体装置の製造方法 | |
| JP2707483B2 (ja) | 半導体装置の製造方法 | |
| KR100324936B1 (ko) | 반도체장치의 패드 | |
| JPS58197882A (ja) | 半導体装置の製造方法 | |
| JP2005039014A (ja) | 半導体装置およびその製造方法 | |
| JPH0864631A (ja) | ボンディングパッド | |
| JPH05175273A (ja) | ボンディングパッドの構造 | |
| JP2000114299A (ja) | 半導体集積装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |