JPH06244252A - 集積回路及びその製造方法 - Google Patents
集積回路及びその製造方法Info
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- JPH06244252A JPH06244252A JP50A JP5139793A JPH06244252A JP H06244252 A JPH06244252 A JP H06244252A JP 50 A JP50 A JP 50A JP 5139793 A JP5139793 A JP 5139793A JP H06244252 A JPH06244252 A JP H06244252A
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- integrated circuit
- electrodes
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005259 measurement Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 21
- 239000004020 conductor Substances 0.000 abstract description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract 2
- 239000000523 sample Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
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- 238000000691 measurement method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 オンウエハによる高周波特性の測定を容易に
する。 【構成】 半導体ウエハ基板上の回路の表面上の端子
１，４と裏面上の端子６，７とを電気的に接続するバイ
アホール３，５を、スクライブ領域２に設ける。裏面上
の端子６，７を用いて回路の高周波特性を測定して、こ
の測定後にスクライブ領域２により基板を切断してチッ
プ化する。 【効果】 高周波特性の測定が容易になる。測定後の基
板切断の際にはバイアホール３，５が除去され、チップ
化後の特性上の影響がない。
する。 【構成】 半導体ウエハ基板上の回路の表面上の端子
１，４と裏面上の端子６，７とを電気的に接続するバイ
アホール３，５を、スクライブ領域２に設ける。裏面上
の端子６，７を用いて回路の高周波特性を測定して、こ
の測定後にスクライブ領域２により基板を切断してチッ
プ化する。 【効果】 高周波特性の測定が容易になる。測定後の基
板切断の際にはバイアホール３，５が除去され、チップ
化後の特性上の影響がない。
Description
【０００１】
【産業上の利用分野】本発明は集積回路及びその製造方
法に関し、特にモノリシックマイクロ波集積回路に関す
る。
法に関し、特にモノリシックマイクロ波集積回路に関す
る。
【０００２】
【従来の技術】従来のモノリシックマイクロ波集積回路
の接地方法は主として、ボンディングワイヤによる方法
とバイアホール（貫通孔）を用いて接地する方法が採ら
れてきた。１０［ＧＨZ ］以下の比較的周波数が低い領
域ではボンディングワイヤによる接地方法が採られる。
しかし、ミリ波等の高い周波数領域では、ボンディング
ワイヤによる接地方法はインダクタンスが高いためにモ
ノリシックマイクロ波集積回路が特性劣化するのでバイ
アホールによる接地方法が多く用いられる。
の接地方法は主として、ボンディングワイヤによる方法
とバイアホール（貫通孔）を用いて接地する方法が採ら
れてきた。１０［ＧＨZ ］以下の比較的周波数が低い領
域ではボンディングワイヤによる接地方法が採られる。
しかし、ミリ波等の高い周波数領域では、ボンディング
ワイヤによる接地方法はインダクタンスが高いためにモ
ノリシックマイクロ波集積回路が特性劣化するのでバイ
アホールによる接地方法が多く用いられる。
【０００３】バイアホールは作成工程上、透明なガラス
板等の支持板にモノリシックマイクロ波集積回路の裏面
を表にして貼りつけ、裏面からバイアホールを加工する
方法が一般的に行われる。
板等の支持板にモノリシックマイクロ波集積回路の裏面
を表にして貼りつけ、裏面からバイアホールを加工する
方法が一般的に行われる。
【０００４】
【発明が解決しようとする課題】最近はオンウエハによ
る測定技術が発達し、ミリ波でもオンウエハの測定プロ
ーブによってＳパラメータ等の高周波特性を精度良く測
定することが可能となってきた。
る測定技術が発達し、ミリ波でもオンウエハの測定プロ
ーブによってＳパラメータ等の高周波特性を精度良く測
定することが可能となってきた。
【０００５】しかし、上述したバイアホールを用いたモ
ノリシックマイクロ波集積回路では、ウエハ状態ではガ
ラス板等に貼りつけてしまうため、オンウエハ測定する
ことができない。したがって、特開平２−２７７４６号
公報に開示されているように、ウエハからチップ化した
状態で測定したり、コプレーナ回路やＦＥＴ単体を裏面
のバイアホール工程する前に測定したりしていた。
ノリシックマイクロ波集積回路では、ウエハ状態ではガ
ラス板等に貼りつけてしまうため、オンウエハ測定する
ことができない。したがって、特開平２−２７７４６号
公報に開示されているように、ウエハからチップ化した
状態で測定したり、コプレーナ回路やＦＥＴ単体を裏面
のバイアホール工程する前に測定したりしていた。
【０００６】チップ化してオンウエハで測定する例が図
２に示されている。これは、高周波プローブ１０１の接
地電極１０７と集積回路１０２のバイアホール１００の
電極１０４とを電気的に接触させ、高周波プローブの信
号ライン１０６とモノリシックマイクロ波集積回路の入
出力端子１０３とを電気的に接触させて測定を行うもの
である。なお、１０５は電源端子、１０８は電源プロー
ブである。
２に示されている。これは、高周波プローブ１０１の接
地電極１０７と集積回路１０２のバイアホール１００の
電極１０４とを電気的に接触させ、高周波プローブの信
号ライン１０６とモノリシックマイクロ波集積回路の入
出力端子１０３とを電気的に接触させて測定を行うもの
である。なお、１０５は電源端子、１０８は電源プロー
ブである。
【０００７】このチップ化して測定する方法では、チッ
プ毎に高周波プローブ１０１と電源プローブ１０８とを
アライメントする必要があり、時間がかかるため、選別
等には向かないという欠点がある。コプレーナ回路にし
てバイアホールを形成する前に測定する方法では、バイ
アホールを形成した前後で伝送線路の構成が変化するた
めに特性が変化し、やはり高周波での選別作業には適し
ていないという欠点がある。
プ毎に高周波プローブ１０１と電源プローブ１０８とを
アライメントする必要があり、時間がかかるため、選別
等には向かないという欠点がある。コプレーナ回路にし
てバイアホールを形成する前に測定する方法では、バイ
アホールを形成した前後で伝送線路の構成が変化するた
めに特性が変化し、やはり高周波での選別作業には適し
ていないという欠点がある。
【０００８】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的はオンウエハによる
高周波特性の測定を容易に行うことのできる集積回路及
びその製造方法を提供することである。
めになされたものであり、その目的はオンウエハによる
高周波特性の測定を容易に行うことのできる集積回路及
びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】上記欠点を解決するため
本発明による集積回路は、半導体ウエハ基板のスクライ
ブ領域に設けられ前記基板の一主表面上の電極と他主表
面上の電極とを電気的に接続する貫通孔を有し、前記他
主表面上の電極を用いて自回路の電気的特性を測定する
ようにしたことを特徴とする。
本発明による集積回路は、半導体ウエハ基板のスクライ
ブ領域に設けられ前記基板の一主表面上の電極と他主表
面上の電極とを電気的に接続する貫通孔を有し、前記他
主表面上の電極を用いて自回路の電気的特性を測定する
ようにしたことを特徴とする。
【００１０】また、本発明による集積回路の製造方法
は、半導体ウエハ基板上の回路の一主表面上の電極と他
主表面上の電極とを電気的に接続する貫通孔を、前記基
板のスクライブ領域に設ける第１のステップと、前記他
主表面上の電極を用いて前記回路の電気的特性を測定し
て、この測定後に前記スクライブ領域により前記基板を
切断してチップ化する第２のステップとを含むことを特
徴とする。
は、半導体ウエハ基板上の回路の一主表面上の電極と他
主表面上の電極とを電気的に接続する貫通孔を、前記基
板のスクライブ領域に設ける第１のステップと、前記他
主表面上の電極を用いて前記回路の電気的特性を測定し
て、この測定後に前記スクライブ領域により前記基板を
切断してチップ化する第２のステップとを含むことを特
徴とする。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明による集積回路の一実施例の
概略構成図であり、ウエハの表面（ａ）と裏面（ｂ）と
が示されている。図において、表面（ａ）のＦＥＴ８
は、高周波入出力端子１及び電源端子４に接続されてい
る。そして、表面（ａ）の高周波入出力端子１を、スク
ライブ領域２に形成したバイアホール３を介して裏面に
接続する。電源端子４も同様に、バイアホール５によっ
て裏面に接続する。裏面（ｂ）では、マイクロストリッ
プラインの接地導体とコプレーナ線路化した測定用の高
周波入出力端子６を電極として形成し、また電源端子４
とバイアホール５で接続された端子７を電極として形成
する。なお、ウエハ上のすべての回路について同様に端
子を形成するものとする。
概略構成図であり、ウエハの表面（ａ）と裏面（ｂ）と
が示されている。図において、表面（ａ）のＦＥＴ８
は、高周波入出力端子１及び電源端子４に接続されてい
る。そして、表面（ａ）の高周波入出力端子１を、スク
ライブ領域２に形成したバイアホール３を介して裏面に
接続する。電源端子４も同様に、バイアホール５によっ
て裏面に接続する。裏面（ｂ）では、マイクロストリッ
プラインの接地導体とコプレーナ線路化した測定用の高
周波入出力端子６を電極として形成し、また電源端子４
とバイアホール５で接続された端子７を電極として形成
する。なお、ウエハ上のすべての回路について同様に端
子を形成するものとする。
【００１３】かかる構成によれば、裏面のバイアホール
形成工程完了後、高周波入出力端子６に高周波プローブ
を接触させ、電源端子７に電源用プローブを接触させれ
ば高周波測定を行うことが可能になる。
形成工程完了後、高周波入出力端子６に高周波プローブ
を接触させ、電源端子７に電源用プローブを接触させれ
ば高周波測定を行うことが可能になる。
【００１４】ここで、バイアホールによる測定上の影響
は、バイアホール部のインダクタンスとして考えること
ができるが、バイアホールを形成する場合、モノリシッ
クマイクロ波集積回路の半導体基板厚は１０［μｍ］程
度と少なく、バイアホールのインダクタンスは小さいた
めほとんど無視できる。
は、バイアホール部のインダクタンスとして考えること
ができるが、バイアホールを形成する場合、モノリシッ
クマイクロ波集積回路の半導体基板厚は１０［μｍ］程
度と少なく、バイアホールのインダクタンスは小さいた
めほとんど無視できる。
【００１５】つまり、本実施例による集積回路は、以下
のように製造するのである。すなわち、半導体ウエハ基
板上の回路の表面電極と裏面電極とを電気的に接続する
貫通孔（バイアホール）を基板上のスクライブ用領域に
設ける。その後にその裏面電極を用いて回路の高周波特
性を測定して、この測定後にスクライブ領域により基板
を切断してチップ化するのである。そして、高周波測定
後、スクライブ領域２はチップ化するために除去され、
バイアホール３，５も除去される。そのため、裏面部の
端子と表面部の端子とは分離されるため、チップ化後の
特性上の影響はないのである。
のように製造するのである。すなわち、半導体ウエハ基
板上の回路の表面電極と裏面電極とを電気的に接続する
貫通孔（バイアホール）を基板上のスクライブ用領域に
設ける。その後にその裏面電極を用いて回路の高周波特
性を測定して、この測定後にスクライブ領域により基板
を切断してチップ化するのである。そして、高周波測定
後、スクライブ領域２はチップ化するために除去され、
バイアホール３，５も除去される。そのため、裏面部の
端子と表面部の端子とは分離されるため、チップ化後の
特性上の影響はないのである。
【００１６】従来のようにチップ化して測定する場合
は、チップ毎に方向が定まらないので高周波プローブを
アライメントする必要があった。これに対し、本実施例
ではウエハ状態であるため、従来のテスタと同様の方法
でウエハとしてのアライメントで測定が可能である。そ
して、最終のチップ化した状態とほぼ同様の伝送線路の
状態として測定できるため高周波選別の方法として有効
である。
は、チップ毎に方向が定まらないので高周波プローブを
アライメントする必要があった。これに対し、本実施例
ではウエハ状態であるため、従来のテスタと同様の方法
でウエハとしてのアライメントで測定が可能である。そ
して、最終のチップ化した状態とほぼ同様の伝送線路の
状態として測定できるため高周波選別の方法として有効
である。
【００１７】なお、高周波特性に限らず、各種の電気的
特性を測定できる。
特性を測定できる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
裏面からバイアホールを形成する工程を持つモノリシッ
クマイクロ波集積回路において表面電極と裏面電極とを
電気的に接続する貫通孔をスクライブ領域に設けること
により、高周波測定による選別が効率良く行え、不良混
入率を下げることができるという効果がある。
裏面からバイアホールを形成する工程を持つモノリシッ
クマイクロ波集積回路において表面電極と裏面電極とを
電気的に接続する貫通孔をスクライブ領域に設けること
により、高周波測定による選別が効率良く行え、不良混
入率を下げることができるという効果がある。
【図１】本発明の実施例による集積回路の概略構成図で
ある。
ある。
【図２】従来の集積回路の高周波測定方法の概略図であ
る。
る。
１，６ 高周波入出力端子 ２ スクライブ領域 ３，５ バイアホール ４，７ 電源端子 ８ ＦＥＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】ここで、バイアホールによる測定上の影響
は、バイアホール部のインダクタンスとして考えること
ができるが、バイアホールを形成する場合、モノシリッ
クマイクロ波集積回路の半導体基板厚は１００［μｍ］
程度と少なく、バイアホールのインダクタンスは小さい
ためほとんど無視できる。
は、バイアホール部のインダクタンスとして考えること
ができるが、バイアホールを形成する場合、モノシリッ
クマイクロ波集積回路の半導体基板厚は１００［μｍ］
程度と少なく、バイアホールのインダクタンスは小さい
ためほとんど無視できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】本発明の実施例による集積回路の概略構成図で
あり、（ａ）はウエハの表面、（ｂ）はウエハの裏面で
ある。
あり、（ａ）はウエハの表面、（ｂ）はウエハの裏面で
ある。
Claims (2)
- 【請求項１】 半導体ウエハ基板のスクライブ領域に設
けられ前記基板の一主表面上の電極と他主表面上の電極
とを電気的に接続する貫通孔を有し、前記他主表面上の
電極を用いて自回路の電気的特性を測定するようにした
ことを特徴とする集積回路。 - 【請求項２】 半導体ウエハ基板上の回路の一主表面上
の電極と他主表面上の電極とを電気的に接続する貫通孔
を、前記基板のスクライブ領域に設ける第１のステップ
と、前記他主表面上の電極を用いて前記回路の電気的特
性を測定して、この測定後に前記スクライブ領域により
前記基板を切断してチップ化する第２のステップとを含
むことを特徴とする集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051397A JPH088288B2 (ja) | 1993-02-17 | 1993-02-17 | 集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5051397A JPH088288B2 (ja) | 1993-02-17 | 1993-02-17 | 集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244252A true JPH06244252A (ja) | 1994-09-02 |
| JPH088288B2 JPH088288B2 (ja) | 1996-01-29 |
Family
ID=12885813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5051397A Expired - Lifetime JPH088288B2 (ja) | 1993-02-17 | 1993-02-17 | 集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088288B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686224B2 (en) | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952860A (ja) * | 1982-09-20 | 1984-03-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1993
- 1993-02-17 JP JP5051397A patent/JPH088288B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952860A (ja) * | 1982-09-20 | 1984-03-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686224B2 (en) | 2001-09-13 | 2004-02-03 | Nec Electronics Corporation | Chip manufacturing method for cutting test pads from integrated circuits by sectioning circuit chips from circuit substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088288B2 (ja) | 1996-01-29 |
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