JPS5952860A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS5952860A
JPS5952860A JP16551382A JP16551382A JPS5952860A JP S5952860 A JPS5952860 A JP S5952860A JP 16551382 A JP16551382 A JP 16551382A JP 16551382 A JP16551382 A JP 16551382A JP S5952860 A JPS5952860 A JP S5952860A
Authority
JP
Japan
Prior art keywords
electrode
voltage
integrated circuit
currents
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP16551382A
Other languages
English (en)
Other versions
JPH0245339B2 (ja
Inventor
Sadahiro Hayamizu
速水　貞博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP16551382A priority Critical patent/JPH0245339B2/ja
Publication of JPS5952860A publication Critical patent/JPS5952860A/ja
Publication of JPH0245339B2 publication Critical patent/JPH0245339B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316—Testing of analog circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、微少電流測定の簡便化・高速化のための付加
回路をもつ半導体集積回路装置に関するものである。
従来、半導体素子、特にＣ！ＭＯ８論理ＩＣ等のリーク
電流を測定してその素子の良・不良を判断しようとする
時、第１図のブロック回路図に示すように、被測定端子
と電圧源との間に電流計を挿入し、電流値を読んで判断
していた。第１図において（１）〜（４）は電圧源、（
５）は電流計、（６）は半導体集積回路装置の被測定端
子、（７）〜（９）は被測定端子（６）以外の入力端子
、（！０）は被測定素子である。
第１図に示す方法は、被測定端子（６）のリーク電流を
測定しようとする時、半導体集積回路装置の性格上偶発
的な欠陥がいつも存在することを考慮し、被測定端子（
６）以外の入力端子（７）〜（９）により被測定素子（
ＩＯ＋がとり得る全ての状態を電圧源（２１〜（４）で
設定し、その全ての状態での電流値を電流計（５）で読
むという方法であった。
上記の従来の方法では、被測定素子（１０１のとり得る
すべての状態についての電流値を読む必要があり、通常
のＩＣ自動テスタで測定をなう場合、１測定に約５〜１
０ｍ５必要となり、例えば入力端子が８個あるＩＣの場
合、１個の入力端子についてのこり７本の全組み合せで
ある２　通りの各状態における測定を行うことになり、
１０ｍｓ　Ｘ　１２Ｂの時間がかかるという欠点があっ
た。
本発明は上Ｎ＋２の欠点を改良するためになされた′も
ので、入力端子のリーク電流を電圧Ｇこ変換し１）−り
電流の大小を電圧比較器で判定することにより高速試験
が行なえる半導体集積回路装置を提供することを目的と
している。
以下、本発明を一実施例に基づいて説明する。
第２図は本発明による半導体集積回路装置のウェハ状態
にあるときの要部を示す平面図である。
第２図において、（＋２１　、　（１５）　、　（ｌｉ
ｔ）はポンディングパッドと称しＩＣの外部電極と工Ｃ
とを電気的に接続する電極、（Ｉ＋）　、　（１４１、
（＋７１は拡散抵抗、明示のため斜線を施した領域（２
０）は■ｃを各チップに分割する時の切ジしろとなる領
域であるヌクライブライン、（＋３１　、　（１６）　
、　（＋９＋はスクライプライン（２ｔｌｊ上に設けら
れたテストパッドを示し、この実施例での基板はＮ−基
板で、拡散抵抗（川、θ４）、θηはＰ形の拡散抵抗で
適当な抵抗値をもつものとする。
またＮ−基板上にＰ形の拡散抵抗を設けることはＣＭＯ
９標準ロジックエＣの入力端子に通常付加されている手
段である。
第２図の構成において、電極０５）がらの微少電流を測
定しようとする時、電極θ５）と同時にテストパッド（
１６）にも検査用端子を接触させ、テストパッド（１６
）に電圧源を接続し、電極（１５）の電圧計を接続して
おく。仮りに電極θ６）からの流れ込み、又は流れ出し
電流が規定された値より大きい場合、拡散抵抗（１４）
により規定以上の電圧降下となり、電極（１６）での電
圧値はテストバンド０６）での電圧値と異なった値とな
り、電極（１５）の電圧測定を行うことにより電流測定
が可能となる。
通常の論理ＩＣデスクは、機能試験を能率良く高速で行
うための霜、圧比較器部分と電圧印加電流測定及び１に
流部加電圧測定の直流測定部分とから構成されているが
、本発明を適用したＩＣには電流測定が電圧比較器によ
り行なえるため高速試験が可能となる。
また、テストパッド（１３）　、　（＋６ｊ　、　Ｑｑ
）は検査端子を接触させる目的のために設けるため大き
さは６０〜１００μｍロ程度で十分に目的を錦すること
かでき、また、スクライブライン上に設けられているた
め、チツプザイズを太きぐすること（１１ｃい。
上記実施例では、抵抗領域をＰルの拡散抵抗としたが、
ポリシリコンまたは薄膜抵抗でもよく、また半導体集積
回路装置を形成する基板がＰ形基板の場合はＮ形拡散抵
抗等を使用することができる０ 以上のように本発明による半導体集積回路装置において
は、スクライブライン上にテストハツトを設け、このテ
ストパッドとポンディングパッドとの間に接続された抵
抗領域を使用することにより電流測定が電圧測定により
行えるため、高速試験が行え、また、テストパッドをス
クライブライン上に設けたことによりＩＣのチップザイ
ズは大きくならないため、ＩＣのコストは本発明を適用
しないものと同じにおさえることができるなどの効果が
ある。
【図面の簡単な説明】
第１図は従来の一般のテスト方法を示すブロック回路−
、第２図は本発明による半導体集積回路装置の一実施例
のウェハ状態にあるときの要部の平面図である。 図において、（１１＋　、　＋＋４）　、θηは拡散抵
抗（抵抗領域）、（１２１１０５１、（１８）は電極（
第１の電極）、＋１３１　、　Ｑｅ）　。 （１９）はテストパッド（第２の電極）　、（２０）は
スクライブラインである。 代理人　　葛　野　信　−（外１名） 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 半導体集積回路装置用基板上に設けられた外部端子とり
    出し用の第１の電極、一端が上記第１の電極と電気的に
    接続された抵抗領域、および上記半導体集積回路装置用
    基板上のスクライプライン上に設けられ上記抵抗領域の
    他端が接続された第２の電極を備えたことを特徴とする
    半導体集積回路装置。
JP16551382A 1982-09-20 1982-09-20 Handotaishusekikairosochi Expired - Lifetime JPH0245339B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16551382A JPH0245339B2 (ja) 1982-09-20 1982-09-20 Handotaishusekikairosochi

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16551382A JPH0245339B2 (ja) 1982-09-20 1982-09-20 Handotaishusekikairosochi

Publications (2)

Publication Number Publication Date
JPS5952860A true JPS5952860A (ja) 1984-03-27
JPH0245339B2 JPH0245339B2 (ja) 1990-10-09

Family

ID=15813819

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16551382A Expired - Lifetime JPH0245339B2 (ja) 1982-09-20 1982-09-20 Handotaishusekikairosochi

Country Status (1)

Country Link
JP (1) JPH0245339B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6331131A (ja) * 1986-07-25 1988-02-09 Toshiba Corp 半導体ウエハ
JPS6379643U (ja) * 1986-11-11 1988-05-26
US5214657A (en) * 1990-09-21 1993-05-25 Micron Technology, Inc. Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers
US5285082A (en) * 1989-11-08 1994-02-08 U.S. Philips Corporation Integrated test circuits having pads provided along scribe lines
JPH06244252A (ja) * 1993-02-17 1994-09-02 Nec Corp 集積回路及びその製造方法
DE19645568A1 (de) * 1996-03-18 1997-09-25 Mitsubishi Electric Corp Halbleiterscheibe, Halbleiterbauelement und Herstellungsverfahren für das Halbleiterbauelement
US5923047A (en) * 1997-04-21 1999-07-13 Lsi Logic Corporation Semiconductor die having sacrificial bond pads for die test
US6228684B1 (en) 1998-12-28 2001-05-08 Fujitsu Limited Wafer-level package, a method of manufacturing thereof and a method of manufacturing semiconductor devices from such a wafer-level package

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6331131A (ja) * 1986-07-25 1988-02-09 Toshiba Corp 半導体ウエハ
JPS6379643U (ja) * 1986-11-11 1988-05-26
US5285082A (en) * 1989-11-08 1994-02-08 U.S. Philips Corporation Integrated test circuits having pads provided along scribe lines
US5214657A (en) * 1990-09-21 1993-05-25 Micron Technology, Inc. Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers
JPH06244252A (ja) * 1993-02-17 1994-09-02 Nec Corp 集積回路及びその製造方法
DE19645568B4 (de) * 1996-03-18 2005-03-03 Mitsubishi Denki K.K. Herstellungsverfahren für ein Halbleiterbauelement
DE19645568A1 (de) * 1996-03-18 1997-09-25 Mitsubishi Electric Corp Halbleiterscheibe, Halbleiterbauelement und Herstellungsverfahren für das Halbleiterbauelement
US5982042A (en) * 1996-03-18 1999-11-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor wafer including semiconductor device
CN1095197C (zh) * 1996-03-18 2002-11-27 三菱电机株式会社 半导体晶片
US5923047A (en) * 1997-04-21 1999-07-13 Lsi Logic Corporation Semiconductor die having sacrificial bond pads for die test
US6228684B1 (en) 1998-12-28 2001-05-08 Fujitsu Limited Wafer-level package, a method of manufacturing thereof and a method of manufacturing semiconductor devices from such a wafer-level package
US6762431B2 (en) 1998-12-28 2004-07-13 Fujitsu Limited Wafer-level package with test terminals
US7071487B2 (en) 1998-12-28 2006-07-04 Fujitsu Limited Wafer-level package having test terminal
CN100372109C (zh) * 1998-12-28 2008-02-27 富士通株式会社 晶片级封装及其制造方法以及由其制造半导体器件的方法
US7399990B2 (en) 1998-12-28 2008-07-15 Fujitsu Limited Wafer-level package having test terminal
US7642551B2 (en) 1998-12-28 2010-01-05 Fujitsu Microelectronics Limited Wafer-level package having test terminal

Also Published As

Publication number Publication date
JPH0245339B2 (ja) 1990-10-09

Similar Documents

Publication Publication Date Title
US11428722B2 (en) Resistance test method using kelvin structure
JPS6144371A (ja) 半導体試験装置
JPS5952860A (ja) 半導体集積回路装置
US5760600A (en) Test device for insulated-gate field effect transistor and testing circuit and testing method using the same
JP2858390B2 (ja) 縦型半導体装置の特性測定方法
GB1503935A (en) Monolithically integrated semiconductor elements
JPH06258384A (ja) 集積回路試験用電流測定装置および集積回路
US6239609B1 (en) Reduced voltage quiescent current test methodology for integrated circuits
US12287364B2 (en) Test system and test device
JP3202669B2 (ja) 電気的特性測定方法
US6102962A (en) Method for estimating quiescent current in integrated circuits
JP3093216B2 (ja) 半導体装置及びその検査方法
Ferguson High fault coverage of in-circuit IC pin faults with a vectorless test technique using parasitic transistors
US12500128B2 (en) Four-terminal resistance testing structure
JPS6231148A (ja) 半導体装置
JPS60177277A (ja) 集積回路の特性試験方法
JP2000046896A (ja) 半導体ｃｍｏｓ集積回路の試験装置
JPH06105733B2 (ja) 集積回路装置
JPS6371669A (ja) 電子回路装置の検査方法
JP2919312B2 (ja) 半導体装置の検査方法
JPH0992843A (ja) 半導体センサの製造方法
JP2007085735A (ja) 半導体装置の検査方法
JPH027449A (ja) 半導体装置
JPS59147443A (ja) 半導体基板
JPH04217341A (ja) 半導体集積回路装置