JPH06244688A - 制御された遅延デジタルクロック信号発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 単一のクロック入力信号からデジタル回路用
のいくつかのクロック信号を発生させることのできる位
相シフト回路を得る。 【構成】 本発明の制御された遅延デジタルクロック信
号を発生させる発生器は、クロック信号およびそれの相
補信号から少なくとも２つの正勾配の区間と少なくとも
２つの負勾配の区間とを含むランプ信号を発生させる手
段、前記区間の勾配を個別に制御する手段、ランプ信号
を矩形信号へ変換するためのトリガー回路手段、前記変
換の結果の遅延した矩形クロック信号を前記クロック信
号およびそれの相補信号と論理的に組み合わせて、ラン
プ信号中に含まれる異なる勾配の区間と同じ数の遅延し
たデジタルクロック信号を得るための手段を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ式の移送シフタ
ーに関するものであり、更に詳細には制御された遅延デ
ジタルクロック信号を発生させるための移送シフターに
関するものである。

【０００２】

【発明の概要】本発明の１つの目的は、単一のクロック
入力信号から、デジタル回路のためのいくつかのクロッ
ク信号を発生させることのできる回路を製造することで
ある。

【０００３】本発明の別の１つの目的は、予め定められ
た位相関係を有するクロック信号を発生させ、またシス
テムのクロック入力信号の偶数倍のクロック信号を発生
させることである。

【０００４】従って、本発明の目的は制御された遅延ク
ロック信号のデジタル発生器であって、それが、クロッ
ク信号およびそれの相補信号から少なくとも２つの正の
勾配の区間と少なくとも２つの負の勾配の区間とを含む
ランプ信号を発生させる手段、前記区間の勾配を個別に
制御する手段、ランプ状の信号を矩形の遅延クロック信
号へ変換するためのトリガー回路の手段、前記変換の結
果の矩形信号を前記クロック信号およびそれの相補信号
との論理組み合わせを実現してランプ信号中に含まれる
異なる勾配の区間と同じ数の遅延したデジタルクロック
信号を得ることを目的とする手段、を有することを特徴
とする。

【０００５】本発明の１つの特徴に従えば、前記ランプ
信号を発生させるための手段は、供給電圧とアースとの
間に２個ずつ２組に直列接続につながれた第１、第２、
第３、および第４の電流源を含み、前記第１と第３の電
流源の間および前記第２と第４の電流源の間に、それぞ
れ発生器出力クロック信号によって制御され、電流源と
反対側のそれらの端子によってコンデンサーへつながれ
たスイッチが直列に接続されている。前記第１と第２の
電流源および前記第３と第４の電流源は、それぞれ差動
増幅器の出力によって制御されており、差動増幅器の第
１の入力は基準電圧を受け取り、他方の入力はエラー電
圧積分コンデンサーへつながれ、そのエラー電圧は、ま
ず最初に、ランプ信号の第１の正勾配の区間と第１の負
勾配の区間に対応して発生器出力クロック信号によって
駆動されるスイッチを介して供給電圧へつながれ、次
に、ランプ信号の第２の正勾配の区間と第２の負勾配の
区間に対応して発生器出力クロック信号によって駆動さ
れるスイッチを介してアースへつながれる別のコンデン
サーの充電時間の差によって発生するようになってい
る。ここで、前記積分コンデンサーは前記クロック信号
およびそれの相補信号によって制御されるスイッチを介
して前記他のコンデンサーへつながれている。

【０００６】本発明の他の特徴に従えば： −前記発生器は更に、前記ランプ信号を矩形信号へ変換
するための前記回路によって発せられる遅延したクロッ
ク信号を安定化させる手段、前記ランプ信号の高、低ピ
ークの値を検出する手段、前記高、低ピーク値を高、低
の基準電圧と比較して、供給電圧とアースとの間につな
がれた電流源の制御を修正するためのエラー信号を発生
させるための手段、をそれぞれランプ信号を発生させる
手段の前後に含んでいる。

【０００７】−前記変換の結果の矩形信号をクロック信
号およびそれの相補クロック信号と論理的に組み合わせ
る手段が、２つのＡＮＤゲートであって、それらの入力
の１つによって前記ランプ信号を矩形信号へ変換するた
めの増幅器の出力へつながれ、それらの他方の入力によ
ってそれぞれクロック信号とそれの相補クロック信号と
へつながれた２つのＡＮＤゲートと、２つのＮＯＲゲー
トであって、それらの入力の１つによって前記ランプ信
号を矩形信号へ変換するための増幅器の出力へつなが
れ、それらの他方の入力によってそれぞれ相補クロック
信号とクロック信号とへつながれた２つのＮＯＲゲート
を含んでいる。

【０００８】−前記ランプ信号のピーク値を検出する手
段は、スイッチ付きコンデンサー回路によって構成され
るピーク検出器を含み、前記基準電圧はスイッチ付きコ
ンデンサー発生器によって生成される。

【０００９】−前記ランプ信号発生器のコンデンサー
は、前記ランプ信号を矩形信号へ変換するための増幅器
と並列につながれる。

【００１０】本発明は、単に一例を示すのみではあるが
以下の説明よって、そして図面を参照することによっ
て、より良く理解できるであろう。

【００１１】

【実施例】図１に示された回路の目的は、基準クロック
信号から遅延した信号を発生させることである。この回
路は、電圧で制御される発振器なしに、位相ロッキング
ループとして振る舞うことが意図されている。入力信号
と出力信号との間に生成される遅延は２つのループによ
って制御される。

【００１２】本発明の原理は三角波を発生させることで
あって、それの振幅は第１のループによって制御され
る。この三角波の波形は４つの区間から構成され、それ
らの２つは正の勾配、２つは負の勾配を有している。こ
れら区間の各々の勾配は制御ループによって個別に制御
される。トリガー回路を用いてこの三角波形を矩形波へ
変換することによって遅延した信号が生成できる。

【００１３】入力信号ＣＫの形、三角波ランプ信号の
形、および遅延した出力クロック信号ＣＫＱの形が図２
に示されている。

【００１４】本発明に従う回路設計の第１の方法が図１
に示されている。

【００１５】この回路は主要な部品として、この回路の
供給電圧とアースとの間に直列につながれた第１の電流
源Ｉ１と第２の電流源Ｉ２を含み、それらの間にそれぞ
れこの回路の出力信号Ｔ１、Ｔ２によって制御される２
つのスイッチＩＴ１、ＩＴ２が挿入されている。

【００１６】スイッチＩＴ１とＩＴ２の接続点には、信
号ＣＫＢによって制御されるスイッチＩＴ３を介して、
アースへもつながれた積分コンデンサーＣＥＴ１Ｔ２が
つながれている。

【００１７】スイッチＩＴ１とＩＴ２の接続点を別のコ
ンデンサーＣ２がアースへつないでいる。

【００１８】コンデンサーＣＥＴ１Ｔ２は差動増幅器Ａ
ＭＰＬ１の負の入力へつながれ、それの正の入力は共通
モード信号ＶＣＭへつながれている。

【００１９】直上で述べたのと同様な回路が、第３およ
び第４の電流源Ｉ３、Ｉ４、スイッチＩＴ４、ＩＴ５、
ＩＴ６、コンデンサーＣＥＴ３Ｔ４、Ｃ３、および差動
増幅器ＡＭＰＬ２を手段として実現されている。

【００２０】スイッチＩＴ４とＩＴ５はそれぞれ出力信
号Ｔ３、Ｔ４によって制御され、他方、スイッチＩＴ６
はクロック信号ＣＫによって制御される。

【００２１】増幅器ＡＭＰＬ１およびＡＭＰＬ２の出力
はそれぞれ電流源Ｉ５、Ｉ６およびＩ７、Ｉ８を制御す
る。

【００２２】電流源Ｉ５とＩ７は直列につながれ、それ
らの間には回路出力信号Ｔ１およびＴ３によって制御さ
れるスイッチＩＴ７およびＩＴ８が挿入されている。

【００２３】電流源Ｉ６とＩ８は直列につながれ、それ
らの間には回路出力信号Ｔ２とＴ４によってそれぞれ制
御されるスイッチＩＴ９とＩＴ１０が挿入されている。

【００２４】電流源Ｉ５とＩ６は電流源Ｉ９を介して供
給電圧ＶＤＤへつながれ、電流源Ｉ７とＩ８は電流源Ｉ
１０を介してアースへつながれている。

【００２５】スイッチＩＴ７とＩＴ８およびＩＴ９とＩ
Ｔ１０の接続点はコンデンサーＣ４の１つの端子へつな
がれ、コンデンサーＣ４の他方の端子はアースへつなが
れている。

【００２６】直上で説明した回路は異なる勾配の区間を
有するランプ信号の発生器を構成する。ここの例では、
ランプ信号は２つの正勾配の区間と２つの負勾配の区間
とを有する。（図２）

【００２７】コンデンサーＣ４はまた、増幅器ＡＭＰＬ
０の入力へつながれ、この増幅器の出力は遅延したクロ
ック信号ＣＫＱを供給する。

【００２８】コンデンサーＣ４はまた、ピーク検出器Ｅ
Ｃ１へつながれ、このピーク検出器の出力は差動増幅器
ＡＭＰＬ３の１つの入力へつながれている。この増幅器
の他方の入力へは高レベルの基準信号ＲＥＦＨが受信さ
れる。

【００２９】増幅器ＡＭＰＬ３の出力は電流源Ｉ９を制
御する。

【００３０】コンデンサーＣＩＨがピーク検出器ＥＣ１
とアースとの間につながれている。

【００３１】同様にして、コンデンサーＣ４は、差動増
幅器ＡＭＰＬ４の１つの入力へつながれたピーク検出器
ＥＣ２によってこの増幅器へつながれ、この増幅器は電
流源Ｉ１０を制御する。コンデンサーＣＩＬがこのピー
ク検出器とアースとの間につながれ、増幅器ＡＭＰＬ４
の他方の入力へは低レベルの基準信号ＲＥＦＬがつなが
れている。

【００３２】出力信号ＣＫＱを与える増幅器ＡＭＰＬ０
の出力は、２つのＮＯＲゲートＮＯ０およびＮＯ１と、
２つのＡＮＤゲートＡ０とＡ１の第１入力へつながれて
いる。

【００３３】ＮＯＲゲートＮＯ０の第２入力はクロック
信号ＣＫＢを受信し、ＮＯＲゲートＮＯ１の第２入力は
クロック信号ＣＫを受信する。

【００３４】ＡＮＤゲートＡ０とＡ１の第２入力は、そ
れぞれ信号ＣＫとＣＫＢを受信する。

【００３５】ゲートＮＯ０、Ａ０、Ａ１、およびＮＯ１
の出力はそれぞれ、信号Ｔ１、Ｔ２、Ｔ３、およびＴ４
を与える。

【００３６】ＲＡＭＰと名付けた三角波形は４つの電流
源Ｉ５、Ｉ６、Ｉ７、およびＩ８とコンデンサーＣ４と
によって生成される。各電流源は、入力クロック信号Ｃ
Ｋおよびそれの相補信号ＣＫＢと遅延した出力信号ＣＫ
Ｑとの４つの論理組み合わせを表す信号Ｔ１、Ｔ２、Ｔ
３、およびＴ４によって個別にスイッチングされる。

【００３７】信号ＣＫは、増幅器ＡＭＰＬ０手段によっ
てランプ（ＲＡＭＰ）信号を矩形信号へ変換することに
よって得られる。

【００３８】信号ＣＫとＣＫＱとの論理組み合わせは論
理ゲートＮＯ０、Ａ０、Ａ１、およびＮＯ１によって生
成される。

【００３９】信号ＣＫＢはクロック信号ＣＫの論理反転
によって得られる。信号ＣＫＢとＣＫＱとの間のＮＯＲ
演算はゲートＮＯ０によって行われ、それによって図３
に示された信号Ｔ１が得られる。

【００４０】信号ＣＫとＣＫＱとの間のＡＮＤ（ＥＴ）
演算はゲートＡ０によって行われ、図３に示された信号
Ｔ２が発生する。信号ＣＫＢとＣＫＱとの間のＡＮＤ
（ＥＴ）演算はゲートＡ１によって行われ、信号Ｔ３
が、そして信号ＣＫとＣＫＱとの間のＮＯＲ（ＮＯＴ．
ＯＲ）演算はゲートＮＯ１によって行われ、信号Ｔ４
が、それぞれ図３に示されたように発生する。

【００４１】ランプ信号を構成する各区間の勾配は信号
Ｔ１、Ｔ２、Ｔ３、およびＴ４の時間幅に依存し、更に
ランプ信号発生器の電流源Ｉ５ないしＩ８からの電流値
に依存する。

【００４２】信号Ｔ１とＩ５が第１の増加区間を決め
る。信号Ｔ２とＩ６が第２の増加区間を決める。信号Ｔ
３とＩ７が第１の減少区間を決める。信号Ｔ４とＩ８が
第２の減少区間を決める。

【００４３】図３は上に述べた信号の波形と相互関係を
示す。信号Ｔ１が信号Ｔ２に等しく、信号Ｔ３が信号Ｔ
４に等しい時には、クロック信号ＣＫとＣＫＱは矩形と
なる。

【００４４】信号Ｔ１とＴ２間、および信号Ｔ３とＴ４
間の時間幅の差を測定することで、Ｉ６に対する電流Ｉ
５の値、およびＩ８に対する電流Ｉ７の値を制御して時
間幅誤差を最小にするためのエラー信号が得られる。

【００４５】この信号Ｔ１とＴ２の間のエラー計算は、
それぞれ信号Ｔ１、Ｔ２によってスイッチングされる電
流源Ｉ１とＩ２、スイッチＩＴ１、ＩＴ２、およびコン
デンサーＣ２を用いて行われる。信号Ｔ１がスイッチＩ
Ｔ１を閉じている間はコンデンサーＣ２は電流Ｉ０によ
って充電され、そしてスイッチＩＴ２を閉じる信号Ｔ２
が存在する間は同じコンデンサーＣ２は電流Ｉ０で放電
する。

【００４６】もしＴ１とＴ２が同じ時間幅であれば、コ
ンデンサーＣ２の電荷の変動はＴ１、Ｔ２の期間の終わ
りには０に等しい。さもなければ、コンデンサーＣ２の
端子にエラー電圧が現れる。

【００４７】ＥＴ１Ｔ２として示したこのエラー電圧
は、次に、信号ＣＫＢによって制御されるスイッチＩＴ
３を介してコンデンサーＣＥＴ１Ｔ２中へ積分される。
この積分されたエラー信号は差動の入力および出力を備
える増幅器ＡＭＰＬ１の正の入力を制御する。この増幅
器の出力は電流源Ｉ５とＩ６の相対的な値を制御するた
めに使用され、それによって信号Ｔ１とＴ２との時間幅
の差を減らすようにされる。増幅器ＡＭＰＬ１の正入力
は共通モード電圧ＶＣＭへつながれている。

【００４８】同様に、信号Ｔ３とＴ４との間のエラー計
算は、それぞれ信号Ｔ３とＴ４によってスイッチングさ
れる電流源Ｉ３とＩ４、コンデンサーＣＥＴ３Ｔ４、ク
ロック信号ＣＫによって制御され、コンデンサーＣ３を
増幅器ＡＭＰＬ２へつなぐスイッチＩＴ６によって行わ
れる。

【００４９】図４はエラー信号の評価の波形とタイミン
グチャート（クロノモグラム）を示す。

【００５０】上述の説明において、信号ＣＫとＣＫＱが
矩形の場合は、エラー信号は０に等しい。充電と放電の
電流の値を異なる値に選ぶことで、エラー計算を改変で
き、結果の位相シフトは９０度からずれてくる。この特
性は任意の位相シフトを持つクロック信号を発生させる
場合に有用である。

【００５１】図５は、コンデンサーＣ２の充電電流と放
電電流の比を別のものとし、コンデンサーＣ３の充電電
流と放電電流を違えた場合のＣＫとＣＫＱの波形を示
す。

【００５２】三角波のランプ（ＲＡＭＰ）波形を矩形信
号へ変換することによって遅延する信号ＣＫＱが発生す
るのであるから、判断のしきい値は雑音によって影響さ
れ、遅延したクロック信号中に不安定性を導入する。

【００５３】この現象を最小化するために、三角波のラ
ンプ信号波形の振幅は供給電圧に対して最適化され、信
号／雑音比の増大を許容し、従って広範囲の供給電圧に
おいて不安定性を低減させる最大の振幅を得るようにさ
れる。

【００５４】振幅制御回路ＡＭＰＬ３、ＡＭＰＬＥ４
は、ランプ信号の高ピーク値をＲＥＦＨの基準信号と比
較し、また低ピーク値を低レベル基準信号ＲＥＦＬと比
較する。

【００５５】検出器ＥＣ１で構成されるピーク測定回路
は高ピーク値をコンデンサーＣＩＨ中に蓄積する。エラ
ー増幅器ＡＭＰＬ３はコンデンサーＣＩＨの端子におけ
る電圧と基準電圧ＲＥＦＨとの間の差を測定し、このエ
ラー信号を用いて電流源Ｉ９によるコンデンサーＣ４の
充電電流の平均値を制御する（もし時間幅エラーがなけ
ればＩ５＝Ｉ９でＩ６＝Ｉ９、そしてもしエラーがあれ
ばＩ５＝Ｉ９＋Ｅｐ、Ｉ６＝Ｉ９−Ｅｐ）。同じシステ
ムを用いて、検出器ＥＣ２で構成されるピーク測定回
路、エラー増幅器ＡＭＰＬ４、基準しきい値ＲＥＦＬお
よび電流源Ｉ１０、、そしてＩ７とＩ８の平均値によっ
て、ランプ信号の低ピーク値制御が行われる。三角波信
号の振幅を供給電圧ＶＤＤに対して最適化するために、
基板をソースへつながれたＭＯＳデバイスまたは抵抗を
手段として構成される電圧分割装置によって、この供給
電圧から基準電圧が生成される。

【００５６】第１の設計はＣＭＯＳ技術で利用できる抵
抗が電圧の係数に依存するという欠点を有する。

【００５７】第２の設計はより正確であるが、ＭＯＳデ
バイスのしきい値のために低い供給電圧が許容されな
い。上述の設計のこれらの欠点を回避するために、図６
に示すようにスイッチ付きにコンデンサーを備える回路
を用いて基準電圧発生器を構成した。図６はその点を除
けば図１の回路と類似した回路を示すものである。

【００５８】高ピーク検出回路は、コンデンサーＣＲ
Ｈ、スイッチＩＴ１１ないしＩＴ１４、および増幅器Ａ
ＭＰＬ３で構成される。コンデンサーＣＲＨは、クロッ
ク信号ＣＫによって制御されるスイッチＴ１４を介して
ランプ信号と電圧ＶＤＤとの間につながれる。基準電圧
発生器の一部を構成するコンデンサーＣＧＤは、それ自
身がスイッチＩＴ１１を介してアースへつながれ、また
直接的にＶＤＤへつながれている。信号ＣＫＢの時間幅
全体に亘って、コンデンサーＣＲＨとＣＧＤは両方とも
にスイッチＩＴ１２とＩＴ１３を通してコンデンサーＣ
ＩＨへつながれている。

【００５９】この動作の結果が、例えばＶＤＤ／２に制
御された共通モード電圧ＶＣＭと比較され、そのエラー
電圧がコンデンサーＣ４の平均負荷電流Ｉ９の値を制御
する。

【００６０】同じシステムが用いられて、コンデンサー
ＣＲＬおよびＣＶＤＤと、信号ＣＫＢ、ＣＫ、ＣＫ、お
よびＣＫＢによってそれぞれ制御されるスイッチＩＴ１
５、ＩＴ１６、ＩＴ１７、およびＩＴ１８とを手段とし
てランプ信号の低ピーク振幅が制御される。

【００６１】増幅器ＡＭＰＬ４はエラー計算を行い、電
流源Ｉ１０を制御する。電流源Ｉ１０は三角波ランプ信
号の負の勾配を制御するＩ７とＩ８の平均電流に等しい
電流を供給する。

【００６２】ここで、本発明の第２の設計について図７
を参照しながら説明することにする。ランプ信号発生器
に関しては、これは図６の対応する回路と同様であり、
コンデンサーＣ４の接続だけが異なる。

【００６３】この構造は、システムの寄生要素に対する
感度を低下させることによって特性改善を図っている。
この第２の設計では、コンデンサーＣ４は増幅器ＡＭＰ
Ｌ０へ帰還コンデンサーとしてつながれ、それの出力は
ゲートＮＯ０、Ａ０、Ａ１、およびＮＯ１の対応する入
力へ補助増幅器ＡＭＰＬ５を介して接続されている。増
幅器ＡＭＰＬ０とＡＭＰＬ５との間にはピーク検出器回
路がつながれている。これはシステムを電流源Ｉ５ない
しＩ８を電圧敏感性から独立させ、従ってそれらの共通
モードはもはや電圧変動によって影響されないようにな
る。この接続は仮想アースとなる。

【００６４】別の特長は、検出器回路のコンデンサーＣ
ＲＨ１とＣＲＬ１がここでは増幅器ＡＭＰＬ０の出力へ
つながれており、もはやコンデンサーＣ４に対する寄生
要素ではないという事実にある。

【００６５】この設計は、ランプ信号が第１の設計で述
べたランプ信号の反転であることを意味する。

【００６６】図７は特に、ピーク検出回路が、クロック
信号ＣＫによって制御されるスイッチＩＴ２３を介して
供給電圧ＶＤＤとアースとの間につながれたコンデンサ
ーＣＶＤＤ１を含むことを示している。コンデンサーＣ
ＶＤＤ１はまた増幅器ＡＭＰＬ３の第１入力へつなが
れ、それの第２入力は基準信号ＶＣＭを受信する。増幅
器ＡＭＰＬ３の第１入力へは、アースへつながれたコン
デンサーＣＩＬもつながれている。

【００６７】増幅器ＡＭＰＬ０の出力へはスイッチＩＴ
２６を介してコンデンサーＣＲＬ１がつながれている。
別のスイッチＩＴ２５がこのコンデンサーを増幅器ＡＭ
ＰＬ３の第１入力へつないでいる。

【００６８】スイッチＩＴ２３とＩＴ２６は信号ＣＫに
よって制御され、またスイッチＩＴ２４とＩＴ２５は信
号ＣＫＢによって制御される。

【００６９】コンデンサーＣＲＨ１とＣＧＤ１と、信号
ＣＫＢ、ＣＫ、ＣＫ、およびＣＫＢによってそれぞれ制
御されるスイッチＩＴ１９、ＩＴ２０、ＩＴ２１、およ
びＩＴ２２、および増幅器ＡＭＰＬ４を手段として実現
される同様な設計が電流源Ｉ１０を制御する。

【００７０】図８に示すように、いくつかの制御信号は
反転させなければならない。

【００７１】図９は図７に示した構造をＣＭＯＳデバイ
スを用いて実現する場合の可能な設計を示す。

【００７２】この図の部品で図７の回路の部品に対応す
るものには同じ参照記号を付してある。

【００７３】図９の回路は、電流源Ｉ１、Ｉ２とＩ３、
Ｉ４を構成するＣＭＯＳトランジスターがそれぞれ電流
源Ｓ１、Ｓ２のステージへつながれている点が図７の回
路とは異なっている。

【００７４】ゲートＮＯ０、Ａ０、Ａ１、およびＮＯ１
の出力にはインバーターＩＮＶ１ないしＩＮＶ４がつな
がれ、それらは出力信号Ｔ１ないしＴ４を、この回路の
各部品を制御するために用いられる信号Ｔ１ＢないしＴ
４Ｂへ反転させる。

【００７５】直上で述べたデバイスは、それがこの型の
技術で利用できる部品のみを使用していることから、簡
単なＣＭＯＳデジタル技術に特に適している。

【００７６】標準的なデジタルＣＭＯＳ技術に使用した
場合、本提案構造は正しく定義された位相シフトを有す
るクロック信号を体系的に生成することを許容する。こ
れらの構造をいくつかカスケード接続することによっ
て、クロック周波数の倍増や前記クロック信号の位相間
の任意の関係の生成を許容できる。

【００７７】以上の説明に関して更に以下の項を開示す
る。 （１） 制御された遅延デジタルクロック信号を発生さ
せる発生器であって、それが、クロック信号ＣＫおよび
それの相補信号ＣＫＢから、少なくとも２つの正の勾配
の区間と少なくとも２つの負の勾配の区間とを含むラン
プ信号を発生させる手段Ｉ５、Ｉ６、Ｉ７、Ｉ８、Ｉ
９、Ｉ１０、ＩＴ７、ＩＴ８、ＩＴ９、ＩＴ１０、Ｃ
４、前記区間の勾配を個別に制御する手段Ｉ１、Ｉ２、
ＩＴ１、ＩＴ２、ＩＴ３、Ｃ２、ＣＥＴ１Ｔ２、ＡＭＰ
Ｌ１、Ｉ３、Ｉ４、ＩＴ４、ＩＴ５、ＩＴ６、Ｃ３、Ｃ
ＥＴ３Ｔ４、ＡＭＰＬ２、ランプ状の信号ＲＡＭＰを矩
形の遅延クロック信号ＣＫＱへ変換するためのトリガー
回路ＡＭＰＬ０手段、前記変換の結果の遅延した矩形ク
ロック信号ＣＫＱを前記クロック信号ＣＫおよびそれの
相補信号ＣＫＢと論理的に組み合わせてランプ信号中に
含まれる異なる勾配の区間と同じ数の遅延したデジタル
クロック信号を得るための手段ＮＯ０、Ａ０、Ａ１、Ｎ
Ｏ１、を有することを特徴とする発生器。 （２） 第１項記載の制御された遅延デジタルクロック
信号発生器であって、ランプ信号を発生させる前記手段
が、供給電圧ＶＤＤとアースとの間に２個ずつ２組に直
列接続された第１、第２、第３、および第４の電流源Ｉ
５、Ｉ６、Ｉ７、Ｉ８を含み、第１と第３の電流源Ｉ
５、Ｉ７の間、および第２と第４の電流源Ｉ６、Ｉ８の
間に、発生器の出力クロック信号Ｔ１、Ｔ３、Ｔ２、Ｔ
４によってそれぞれ制御され、電流源と反対側の端子を
コンデンサーＣ４へつながれたスイッチＩＴ７、ＩＴ
８、ＩＴ９、ＩＴ１０を直列につながれており、ここに
おいて、前記第１と第２の電流源Ｉ５、Ｉ６および前記
第３と第４の電流源Ｉ７、Ｉ８がそれぞれ差動増幅器Ａ
ＭＰＬ１、ＡＭＰＬ２の出力によって制御され、それら
の差動増幅器の１入力が基準電圧ＶＣＭを受け取り、他
方の入力がエラー電圧ＥＴ１Ｔ２、ＥＴ３Ｔ４を積分す
るためのコンデンサーＣＥＴ１Ｔ２、ＣＥＴ３Ｔ４へつ
ながれており、前記エラー電圧が、最初に、ランプ信号
ＲＡＭＰの第１の正の勾配の区間と第１の負の勾配の区
間に対応して発生器の出力クロック信号Ｔ１、Ｔ３によ
って駆動されるスイッチＩＴ１、ＩＴ４を介して供給電
圧ＶＤＤへつながれ、次に、ランプ信号ＲＡＭＰの第２
の正の勾配の区間と第２の負の勾配の区間に対応して発
生器の出力クロック信号Ｔ２、Ｔ４によって駆動される
スイッチＩＴ２、ＩＴ５を介してアースへつながれる別
のコンデンサーＣ２、Ｃ３の充電時間Ｔ１の差から生ず
るものであり、ここにおいて前記積分用コンデンサーＣ
ＥＴ１Ｔ２、ＣＥＴ３Ｔ４が前記クロック信号およびそ
れの相補信号ＣＫＢ、ＣＫによって制御されるスイッチ
によって他のコンデンサーＣ２、Ｃ３へつながれている
こと、を特徴とする発生器。 （３） 第１項または第２項記載の制御された遅延デジ
タルクロック信号発生器であって、それが更に、ランプ
信号を矩形信号へ変換するための回路によって供給され
る遅延したクロック信号の安定化を図る手段、ランプ信
号ＲＡＭＰの高、低ピーク値を検出する手段ＥＣ１、Ｃ
ＩＨ、ＥＣ２、ＣＩＬ、高、低ピーク値を高、低の基準
電圧ＲＥＦＨ、ＲＥＦＬと比較して、供給電圧ＶＤＤと
アースとの間につながれた修正電流源Ｔ９、Ｔ１０を制
御するためのエラー信号を発生させるための手段ＡＭＰ
Ｌ３、ＡＭＰＬ４を、それぞれランプ信号ＲＡＭＰ発生
手段Ｉ３、Ｉ６、Ｉ７、Ｉ１０の前後に含むことを特徴
とする発生器。 （４） 第１項ないし第３項の任意の項記載の制御され
た遅延デジタルクロック信号発生器であって、前記変換
の結果の矩形信号ＣＣＫＱをクロック信号ＣＫおよび相
補クロック信号ＣＫＢと論理的に組み合わせるための前
記手段が、入力の１つをランプ信号ＲＡＭＰを矩形信号
ＣＫＱへ変換するための増幅器ＡＭＰＬ０の出力へつな
がれ、他の入力をクロック信号ＣＫおよび相補クロック
信号ＣＫＢへそれぞれつながれた２つのＡＮＤゲートＡ
０、Ａ１と、入力の１つをランプ信号ＲＡＭＰを矩形信
号へ変換するための増幅器ＡＭＰＬ０の出力へつなが
れ、他の入力を相補クロック信号ＣＫＢおよびクロック
信号ＣＫへそれぞれつながれた２つのＮＯＲゲートＮＯ
０、ＮＯ１を含んでいることを特徴とする発生器。 （５） 第４項または第５項記載の制御された遅延デジ
タルクロック信号発生器であって、ランプ信号ＲＡＭＰ
のピーク値を検出する前記手段が、スイッチ付きのコン
デンサーＣＲＨ、ＣＩＨ、ＩＴ１３、ＩＴ１４、ＣＲ
Ｌ、ＣＩＬ、ＩＴ１５、ＩＴ１６を備えた回路で構成さ
れたピーク検出器を含むこと、およびそこにおいて前記
基準電圧がスイッチ付きのコンデンサーを備えた発生器
ＣＧＤ、ＩＴ１１、ＩＴ１２、ＣＶＤＤ、ＩＴ１７、Ｉ
Ｔ１８によって生成されるようになっていることを特徴
とする発生器。 （６） 第１項ないし第５項の任意の項記載の制御され
た遅延デジタルクロック信号発生器であって、ランプ信
号の発生器Ｉ５、Ｉ６、Ｉ７、Ｉ８のコンデンサーＣ４
がランプ信号ＲＡＭＰを矩形信号へ変換するための増幅
器ＡＭＰＬ０に帰還的につながれていることを特徴とす
る発生器。 （７） 制御された遅延デジタルクロック信号を発生さ
せる発生器であって、それが、クロック信号ＣＫおよび
それの相補信号ＣＫＢから少なくとも２つの正勾配の区
間と少なくとも２つの負勾配の区間とを含むランプ信号
を発生させる手段Ｉ５、Ｉ６、Ｉ７、Ｉ８、Ｉ９、Ｉ１
０、ＩＴ７、ＩＴ８、ＩＴ９、ＩＴ１０、Ｃ４、前記区
間の勾配を個別に制御するための手段Ｉ１、Ｉ２、ＩＴ
１、ＩＴ２、ＩＴ３、Ｃ２、ＣＥＴ１Ｔ２、ＡＭＰＬ
１、Ｉ３、Ｉ４、ＩＴ４、ＩＴ５、ＩＴ６、Ｃ３、ＣＥ
Ｔ３Ｔ４、ＡＭＰＬ２、ランプ信号ＲＡＭＰを矩形信号
ＣＫＱへ変換するためのトリガー回路ＡＭＰＬ０を備え
た手段、前記変換の結果の遅延した矩形クロック信号Ｃ
ＫＱを前記クロック信号ＣＫおよびそれの相補信号ＣＫ
Ｂと論理的に組み合わせて、ランプ信号中に含まれる異
なる勾配の区間と同じ数の遅延したデジタルクロック信
号を得るための手段ＮＯ０、Ａ０、Ａ１、ＮＯ１を含む
ことを特徴とする発生器。

【図面の簡単な説明】

【図１】基準クロック信号から遅延信号を発生させるよ
うに設計された回路。

【図２】図１の回路の第１のループによって得られる信
号の時間図。

【図３】図２の３個の信号と、図１の回路によって得ら
れる互いに位相がずれた４個のクロック信号の時間図。

【図４】エラー信号評価の波形およびタイミングチャー
ト（クロノモグラム）。

【図５】図１の回路の第１のコンデンサーに関する充電
電流と放電電流の比を別の値にし、また第２のコンデン
サーに関する充電電流と放電電流を違えた場合の入出力
クロック波形。

【図６】図１の位相シフト回路を用いた非常に詳細な電
気回路図。

【図７】本発明に従う位相シフト回路設計の第２の方法
を示す電気回路図。

【図８】図７の回路の各点での信号の時間図。

【図９】本発明に従う装置の実際的な設計方法。

【符号の説明】

ＣＫ クロック信号 ＣＫＢ 相補信号 ＣＫＱ 遅延クロック信号 ＡＭＰＬ１，ＡＭＰＬ２ 差動増幅器 Ｉ１〜Ｉ１０ 電流源 ＩＴ１〜ＩＴ１０ スイッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 制御された遅延デジタルクロック信号を
   発生させる発生器であって、それが、クロック信号（Ｃ
   Ｋ）およびそれの相補信号（ＣＫＢ）から、少なくとも
   ２つの正の勾配の区間と少なくとも２つの負の勾配の区
   間とを含むランプ信号を発生させる手段（Ｉ５、Ｉ６、
   Ｉ７、Ｉ８、Ｉ９、Ｉ１０、ＩＴ７、ＩＴ８、ＩＴ９、
   ＩＴ１０、Ｃ４）、前記区間の勾配を個別に制御する手
   段（Ｉ１、Ｉ２、ＩＴ１、ＩＴ２、ＩＴ３、Ｃ２、ＣＥ
   Ｔ１Ｔ２、ＡＭＰＬ１、Ｉ３、Ｉ４、ＩＴ４、ＩＴ５、
   ＩＴ６、Ｃ３、ＣＥＴ３Ｔ４、ＡＭＰＬ２）、ランプ状
   の信号（ＲＡＭＰ）を矩形の遅延クロック信号（ＣＫ
   Ｑ）へ変換するためのトリガー回路（ＡＭＰＬ０）手
   段、前記変換の結果の遅延した矩形クロック信号（ＣＫ
   Ｑ）を前記クロック信号（ＣＫ）およびそれの相補信号
   （ＣＫＢ）と論理的に組み合わせてランプ信号中に含ま
   れる異なる勾配の区間と同じ数の遅延したデジタルクロ
   ック信号を得るための手段（ＮＯ０、Ａ０、Ａ１、ＮＯ
   １）、を有することを特徴とする発生器。